JPH0269017A - 時間軸誤差補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、時間軸誤差補正回路、特にＣＭＯＳインバー
タの多段縦続接続回路よりなる遅延素子におけるＣＭＯ
Ｓインバータの多段縦続接続回路の電源電圧を時間軸誤
差補正用制御信号で変化させることにより遅延素子の入
出力信号間に生じる時間遅延によって時間軸誤差の対象
にされている信号の時間軸誤差が補正されるようにした
時間軸誤差補正回路に関する。

（従来の技術） 記録再生素子と記録媒体とを相対的に変位させた状態で
、記録再生の対象にされている信号の記録再生動作が行
われるような記録再生装置においては、記録再生素子と
記録媒体との相対的な変位量が時間軸上で変化すること
により信号中に時間軸誤差が生じる。

前記した信号中の時間軸誤差を補正するために、信号中
に記録しである参照信号と、動作の安定な基準信号源で
発生させた基準信号とを比較して得た誤差信号により遅
延時間が変化される可変遅延素子あるいは可変遅延回路
に、前記した時間軸誤差を含んでいる信号を通過させる
ようにした時間軸誤差補正回路としては、従来から例え
ば物理的遅延線、分布定数回路、ＢＢＤ（電荷転送素子
）ＣＯＤ（電荷結合素子）等を遅延素子として用いた各
種の構成形態のものが知られている。

ところで、遅延量が制御信号によって可変できる可変遅
延素子や可変遅延回路として、それを遅延線や分布定数
回路などによって構成した場合には、構成が複雑な割り
に可変遅延特性の良好なものが得られず、また、転送に
電気的なりロックパルスを使用するＢＢＤ＋ＣＯＤなど
で構成された可変遅延回路では、遅延の対象にされる信
号がクロックでサンプリングされているために、時間軸
上での信号の分解能を高めるのには高い繰返し周波数の
クロックパルスが必要とされるが、クロックパルスの周
波数として高い繰返し周波数のものが用いられた場合に
は、所要の遅延時間を得るためのＢＢＤ、ＣＯＤなどの
構成素子の段数が多くなるということが問題になる。

前記した従来の一般的な可変遅延素子における欠点のな
い可変遅延素子として、近年になってＣＭＯＳインバー
タの多段縦続接続回路の電源電圧を変化させることによ
りＣＭＯＳインバータの多段縦続接続回路の入出力信号
間の遅延量を可変にするようにした構成形態の遅延素子
、すなわち、第７図に示されているようなＣＭＯＳイン
バータにおいては入出力間で信号に遅延が生じること、
及び前記の入出力間にお−ける信号の遅延時間が印加電
圧の変化に応じて変化することなどの従来から知られて
いる技術事項に基づき、それの電源電圧を変化させるこ
とによりＣＭＯＳインバータの多段縦続接続回路の入出
力信号間の遅延量を可変できるようにした可変遅延素子
が着目されるようになった。

第７図において５はＰチャネルＭＯ３−ＦＥＴトランジ
スタ、６はＮチャネルＭｏ８−　ＦＥＴトランジスタで
あり、ＰチャネルＭＯ３−ＦＥＴトランジスタ５と、Ｎ
チャネルＭｏ５−ＦＥＴトランジスタ６とは、両者のゲ
ートが共通接続されるとともに、両者のドレインが共通
接続されていて、ＰチャネルＭＯ８−ＦＥＴトランジス
タ５のソースに電源Ｖｄが接続され、ＮチャネルＭｏ８
−ＦＥＴトランジスタ６のソースが接地されていて、前
記した回路はＣＭＯＳインバータを構成しており、入力
端子３に信号が供給された場合には、出力端子４に入力
信号の極性が反転された状態の出力信号が現われる。な
お、第７図中の１は電流を示している。

前記した第７図に示されているＣＭＯＳイン八−タは、
入出力端子３，４間の信号に時間遅延が生じるが、前記
した入出力端３，４間で生じる信号の時間遅延量は、電
源電圧によってＭＯＳ−ＦＥＴトランジスタのコンダク
タンスが変化することによりＣＭＯＳインバータの電源
電圧Ｖｄに依存しており、遅延時間は電源電圧が低い程
大きく、かつ、電源電圧が低い程、遅延時間の変化率が
大である。

第８図は第７図示のＣＭＯＳインバータを多段に縦続接
続することにより所定の大きな遅延時間が得られるよう
にした遅延素子であり、この遅延素子は、それの遅延時
間が電源電圧Ｖｄの変化に対して変化する可変遅延素子
ＶＤＬとして機能する。

（発明が解決しようとする問題点） ところで、既述もしたように、記録再生素子と記録媒体
とを相対的に変位させた状態で、記録再生の対象にされ
ている信号の記録再生動作が行われるような場合に、記
録再生素子と記録媒体との相対的な変位量が時間軸上で
変化することにより信号中に生じる時間軸誤差を補正す
るための時間軸誤差補正回路としては、再生信号中に含
まれている参照信号（例えば、同期信号）と、動作の安
定な基準信号源で発生させた基準信号とを比較して得た
誤差信号に基づいて発生された遅延制御信号を可変遅延
素子あるいは可変遅延回路に供給するようにした構成態
様のものとして構成されているが、可変遅延素子ＶＤＬ
として前記のようにＣＭＯＳインバータを多段に縦続接
続して構成した可変遅延素子ＶＤＬが使用された場合に
、その遅延時間Ｔｄを大きくするためには、多段に縦続
接続するＣＭＯＳインバータの段数を多くすることが必
要とされる。

ところが、多段に縦続接続されるＣＭＯＳインバータの
段数を大にした場合には、当然のことながら回路動作に
必要とされる電流も大になるが、動作電流が大きくなる
と、その電流を供給するのに使用される電源回路におけ
る電圧制御の応答性が劣化してしまうために、可変遅延
素子ＶＤＬとしてＣＭＯＳインバータを多段に縦続接続
してなる可変遅延素子ＶＤＬを使用した時間軸誤差補正
回路では、広い範囲にわたる時間軸誤差の補正を良好に
行うことができる回路を提供することが困難であり、そ
れの解決策が求められた。

そこで１本出願人会社では時間軸誤差補正回路において
時間軸誤差の補正の対象にされるべき信号中に現われる
第９図に例示されているような時間軸誤差は、第１０図
中にａとして示されているような長い変動周期を有する
時間軸誤差と第１０図中にｂとして示されているような
短い変動周期を有する時間軸誤差との双方を含んでいる
ことに着目し、変動周期の長い時間軸誤差に対する補正
動作と、変動周期の短い時間軸誤差に対する補正動作と
が、縦続接続された別々の時間軸補正回路において行わ
れつるように第３図乃至第６図に例示されているような
構成の時間軸誤差補正回路。

すなわち、ＣＭＯＳインバータの多段縦続接続回路で構
成された遅延素子におけるＣＭＯＳインバータの多段縦
続接続回路の電源電圧を時間軸誤差補正用制御信号で変
化させて時間軸誤差の対象にされている信号の時間軸誤
差の補正を行うようにした時間軸誤差補正回路において
、ＣＭＯＳインバータの多段縦続接続回路で構成された
遅延素子の複数個のものを直列に接続し、前記のように
直列に接続された複数個の遅延素子の個々のもの毎に、
それぞれの遅延素子を構成しているＣＭＯＳインバータ
の多段縦続接続回路に時間軸誤差補正用制御信号で変化
されているそれぞれ個別の電源電圧を供給できる駆動回
路を設けた時間軸誤差補正回路を提供した。

本出願人会社における前記した既提案の時間軸誤差補正
回路を示す第３図乃至第６図においてＶＤＬＬ、ＶＤＬ
２で示されている構成部分、及び第６図中でＶＤＬｎで
示されている構成部分などは、例えば第８図に例示され
ているような構成の遅延素子、すなわち、第７図に示さ
れているようなＣＭＯＳインバータを多段に縦続接続す
ることにより所定の遅延時間が得られるように構成され
ている遅延素子であり、また、各図において１は遅延、
の対象にされている信号の入力端子、２は出力端子であ
り、さらにＰ　Ｓ　Ｃ１，Ｐ　Ｓ　Ｃ２，Ｐ　Ｓ　Ｃｎ
などは前記したＣＭＯＳインバータを多段に縦続接続す
ることにより構成されている遅延素子の遅延時間を可変
に制御できるように１時間軸誤差補正用制御信号で変化
されているそれぞれ個別の電源電圧を供給できる駆動回
路（電源）であり、さらにまた、Ｃ８Ｇ、Ｃ３ＧＩ、Ｃ
８Ｇ２などは時間軸誤差補正用制御信号（時間軸誤差の
補正のための遅延制御信号）の発生回路であり、この時
間軸誤差補正用制御信号の発生回路ＣＳ　Ｇ、ＣＳ　Ｇ
ｌ、ＣＳＧ２は、再生信号中に含まれている参照信号（
例えば、同期信号）と、動作の安定な基準信号源で発生
させた基準信号とを比較して得た誤差信号に基づいて、
所定の遅延制御信号を発生しうるように構成されている
。また、第４図においてＬＰＦは低域通過濾波器である
。

第３図に示されている既提案の時間軸誤差補正回路は、
多数のＣＭＯＳインバータの多段縦続接続回路で構成さ
れていて、入力端子１に供給された信号に対して長い遅
延時間を与えることも可能なように構成されている遅延
素子ＶＤＬＩと、前記した遅延素子ＶＤＬＩの出力信号
に比較的に短い遅延時間を与えうるような構成態様のも
のとなるように、比較的に少ないＣＭＯＳインバータの
多段縦続接続回路で構成されている遅延素子ＶＤＬ２と
を入力端子１と出力端子２との間に直列的に接続し、ま
た前記した遅延素子ＶＤＬ２の出力信号を時間軸誤差補
正用制御信号の発生回路Ｃ８Ｇに供給することにより、
前記の時間軸誤差補正用制御信号の発生回路Ｃ８Ｇで時
間軸誤差補正用制御信号を発生させ、時間軸誤差補正用
制御信号の発生回路Ｃ８Ｇで発生された時間軸誤差補正
用制御信号を駆動回路（電源）ＰＳＣＩ、ＰＳＣ２に供
給する。

それにより、前記した駆動回路（電源）ｐｓｃｉは前記
したＣＭＯＳインバータを多段に縦続接続して構成され
ている遅延素子ＶＤＬＬの遅延時間を可変に制御し、ま
た、駆動回路（電［）ＰＳＣ２は前記したＣＭＯＳイン
バータを多段に縦続接続して構成されている遅延素子Ｖ
ＤＬ２の遅延時間を可変に制御する。

この第３図示の実施例において入力端子１に供給された
信号は、長い遅延時間を与えることも可能なように多数
のＣＭＯＳインバータを多段に縦続接続させた状態のも
のとして構成されている遅延索子ＶＤＬＩの可変遅延動
作により、入力信号中の長い変動周期を有する時間軸変
動分が良好に除去された状態で遅延素子ＶＤＬＩから出
力されて遅延素子ＶＤＬ２に供給される。

しかし、前記の遅延素子ＶＤＬＩはそれの応答特性が早
くないために、遅延素子ＶＤＬＬの出力信号中には入力
信号中に含まれていた変動周期の短い時間軸変動分が残
存している場合もあるが。

遅延素子ＶＤＬＩの出力信号が供給される遅延素子ＶＤ
Ｌ２は、それの応答特性が早いものとなるように比較的
に短い遅延時間を与えうるような構成態様のものとして
ＣＭＯＳインバータの多段縦続接続回路で構成されてい
るから、この遅延素子ＶＤＬ２ではそれの可変遅延動作
により前記した遅延素子ＶＤＬＩでは除去されなかった
短い変動周期を有する時間軸変動分を良好に除去して、
出力端子２には時間軸変動のない信号を出力することが
できる。

次に第４図に示されている既提案の時間軸誤差補正回路
の実施例は、第３図を参照して既述した既提案の時間軸
誤差補正回路における時間軸誤差補正用制御信号の発生
回路Ｃ８Ｇと駆動回路（電源）ＰＳＣＩとの間に低域通
過濾波器ＬＰＦを接続した構成としたものである。

この第４図示の既提案の時間軸誤差補正回路の実施例は
、第３図示の実施例においては遅延素子ＶＤＬＩの可変
遅延動作によって遅延素子ＶＤＬＩからの出力信号中に
時間軸変動が存在しない状態−になされたような場合に
、遅延素子ＶＤＬ２の可変遅延動作により、かえって遅
延素子ＶＤＬ２の出力信号中に時間軸変動を生じさせて
しまうようなことも起こるのであるが、第４図示の実施
例は前記のような不都合なことが起こらないようにする
ための実施例である。

また、第５図に示す既提案の時間軸誤差補正回路の実施
例は、遅延素子ＶＤＬＬの遅延量を制御するための信号
を遅延素子ＶＤＬＩの出力信号が供給される時間軸誤差
補正用制御信号の発生回路Ｃ３ＧＩによって発生させ、
また、遅延素子ＶＤＬ２の遅延を制御するための信号を
遅延素子ＶＤＬ２の出力信号が供給される時間軸誤差補
正用制御信号の発生回路ｃｓａｚによって発生させるよ
うにした実施例であり、この第５図示の実施例では既述
した第３図及び第４図示の実施例に比べて。

より一層精密な時間軸補正を行うことが可能である。

次に、第６図に示されている既提案の時間軸誤差補正回
路の実施例は、入出力端子１，２間に縦続接続される遅
延素子をｎ個として既提案を実施する場合の構成を示し
ているものである。

（発明が解決しようとする問題点） 前記した既提案の時間軸誤差補正回路では可変遅延素子
ＶＤＬとしてＣＭＯＳインバータを多段に縦続接続して
構成した可変遅延素子ＶＤＬを用、・、その遅延時間Ｔ
ｄを大きくするために多段に縦続接続するＣＭＯＳイン
バータの段数を大にした場合に従来問題になった電源回
路における電圧制御の応答性の劣化は、ＣＭＯＳインバ
ータを多段に縦続接続してなる可変遅延素子ＶＤＬを複
数個縦続接続することによって良好に解決することがで
きたのであり、既提案によれば大きな時間軸・誤差の補
正も容易、かつ、迅速に行うことができる時間軸誤差補
正回路を容易に提供し得たのであるが、それの実施に際
しては、ＣＭＯＳインバータを多段に縦続接続して構成
した可変遅延素子ＶＤＬを個別部品とし、その個別部品
として作られている複数の可変遅延素子を縦続接続して
時間軸誤差補正回路として組立てるよりも、必要とされ
る複数個の可変遅延素子ＶＤＬを集積回路技術の適用に
よって１つのチップにまとめて時間軸誤差補正回路とす
ることが求められた。

（問題点を解決するための手段） 本発明はＣＭＯＳインバータの多段縦続接続回路で構成
された遅延素子におけるＣＭＯＳインバータの多段縦続
接続回路の電源電圧を時間軸誤差補正用制御信号で変化
させて時間軸誤差の対象にされている信号の時間軸誤差
の補正が行われるようにされている時間軸誤差補正回路
におけるＣＭＯＳインバータの多段縦続接続回路により
構成されている遅延素子の複数個のものを特定な導電型
のシリコン単結晶基板上に形成させてなる時間軸誤差補
正回路であって、それぞれがＣＭＯＳインバータの多段
縦続接続回路で構成されている前記した複数の遅延素子
における相隣る遅延素子における前段の遅延素子の出力
側と後段の遅延素子の入力側との間をコンデンサを介し
て接続するとともに、前記した後段の遅延素子の入力回
路に電源間に接続された等しい抵抗値の２つの抵抗器の
接続点を接続し、また、ＣＭＯＳインバータを構成して
いるＭＯＳ−ＦＥＴの内でシリコン単結晶の基板の導電
型とは異なる導電型のチャネルを有するＭＯＳ　−ＦＥ
Ｔのソース側は、各遅延素子に共通に使用される接続線
に接続し、さらに、ＣＭＯＳインバータを構成している
ＭＯＳ　−ＦＥＴの内でシリコン単結晶の基板の導電型
と同じ導電型のチャネルを有するＭＯＳ−ＦＥＴのソー
ス側は各遅延素子毎にそれぞれ個別に設けられた駆動回
路へ接続可能となるように分離してなる時間軸誤差補正
回路を提供するものである。

（実施例） 以下、添付図面を参照して本発明の時間軸誤差補正°回
路の具体的な内容を詳細に説明する。第１図及び第２図
はそれぞれ本発明の時間軸誤差補正回路の概略構成を示
すブロック図であって、第１図は本発明の時間軸誤差補
正回路を単結晶シリコンＰ型基板上に構成させた場合の
構成例を示す図であり、また、第２図は本発明の時間軸
誤差補正回路を単結晶シリコンＮ型基板上に構成させた
場合の構成例を示す図である。

第１図及び第２図においてＶＤＬＬ、ＶＤＬ２などは、
それぞれ、第８図を参照して説明したように、Ｐチャネ
ルＭＯ８−ＦＥＴトランジスタとＮチャネルＭＯＳ　−
ＦＥＴ　トランジスタとを１両者のゲートを共通接続す
るとともに１両者のドレインを共通接続してなるＣＭＯ
Ｓインバータを多段に縦続接続して、所定の遅延時間が
得られるように構成されている可変遅延素子であり、ま
た、ＢＣは結合回路（または、バイアス回路）である。

前記した結合回路ＢＣは、前記のようにそれぞれがＣＭ
ＯＳインバータの多段縦続接続回路で構成されている複
数の可変遅延素子における相隣る可変遅延素子における
前段の可変遅延素子の出力側と後段の可変遅延素子の入
力側との間をコンデンサＣを介して接続するとともに、
前記した後段の可変遅延素子の入力回路に電源間に接続
された等しい抵抗値Ｒの２つの抵抗器の接続点７，８を
接続して構成されている。

第１図及び第２図に示さ九ている本発明の時間軸誤差補
正回路において、前記のようにＣＭＯＳインバータを構
成しているＭＯＳ　−ＦＥＴの内でシリコン単結晶の基
板の導電型とは異なる導電型のチャネルを有するＭＯＳ
−ＦＥＴのソース側は、各遅延素子に共通に使用される
接続線に接続し、さらに、ＣＭＯＳインバータを構成し
ているＭＯＳ　−ＦＥＴの内でシリコン単結晶の基板の
４電型と同じ導電型のチャネルを有するＭＯＳ　−ＦＥ
Ｔのソース側は各遅延素子毎にそれぞれ個別に設けられ
た駆動回路へ接続されるようになされている。

既述のように、第１図示の実施例に示されている時間軸
誤差補正回路は１時間軸誤差補正回路を単結晶シリコン
Ｐ型基板上に構成させた場合の構成例であり、また、第
２図示の実施例に示されている時間軸誤差補正回路は、
時間軸誤差補正回路を単結晶シリコンＮ型基板上に構成
させた場合の構成例であるから、第１図示の実施例に示
されている時間軸誤差補正回路では、それを構成してい
る各可変遅延素子ＶＤＬＩ、ＶＤＬ２にお番プるＰチャ
ネルＭＯ８−ＦＥＴのソース側が、それぞれ個別の電源
ＶＤＤＩ、　ＶＤＤ２に接続されるとともに、各可変遅
延素子ＶＤＬＩ、ＶＤＬ２におけるＮチャネルＭＯＳ　
−ＦＥＴのソース側が共通に接地されており、また、第
２図示の実施例に示されている時間＠誤差補正回路では
、それを構成している各可変遅延素子ＶＤＬＬ、ＶＤＬ
２におけるＮチャネルＭＯＳ　−ＦＥＴのソース側が、
それぞれ個別の電源Ｖ　ｓ８１　、　Ｖ　ｓｓ２に接続
されるとともに、各可変遅延素子ＶＤＬＩ、ＶＤＬ２に
おけるＰチャネル間Ｏ５−ＦＥＴのソース側が共通に接
地されている。

第１図及び第２図にそれぞれ示すされている時間軸誤差
補正回路では、それの構成に使用されている可変遅延素
子が２個だけの場合であるが、実施に当っては縦続接続
で使用される前記した可変遅延素子の個数は任意である
。ただし、縦続接続される各遅延素子の相互間には、そ
れぞれ結合回路ＢＣが設けられるべきことはいうまでも
ない。

そして、第１図示の実施例に示されている時間軸誤差補
正回路では、それを構成している各可変遅延素子ＶＤＬ
Ｉ、ＶＤＬ２におけるＰチャネルＭｏｓ　−ＦＥＴのソ
ース側に、それぞれ個別に接続されている電＠ＶＤＤＩ
、　ＶＤＤ２の電源電圧を時間軸誤差補正用制御信号で
変化させて時間軸誤差の対象にされている信号の時間、
軸誤差の補正が行われるようにされ、また、第２１１ｉ
ｌ示の実施例に示されている時間軸誤差補正回路では、
それを構成している各可変遅延素子ＶＤＬＩ、ＶＤＬ２
におけるＮチャネルＭＯＳ　−ＦＥＴのソース側に、そ
れぞれ個別に接続されている電源ＶｓｓＬ　Ｖｓｓ２の
電源電圧を時間軸誤差補正用制御信号で変化させて時間
軸誤差の対象にされている信号の時間軸誤差の補正が行
われるようにされる。

第１図及び第２図にそれぞれ示されている本発明の時間
軸誤差補正回路の実施に当っては、第３図及び第６図を
参照して説明したような既提案のような構成が採用され
ることは好ましい実施例である。

（発明の効果） 以上、詳細に説明したところから明らかなように本発明
の時間軸誤差補正回路は、ＣＭＯＳインバータの多段縦
続接続回路で構成された遅延素子におけるＣＭＯＳイン
バータの多段縦続接続回路の電源電圧を時間軸誤差補正
用制御信号で変化させて時間軸誤差の対象にされている
信号の時間軸誤差の補正が行われるようにされている時
間軸誤差補正回路におけるＣＭＯＳインバータの多段縦
続接続回路により構成されている遅延素子の複数個のも
のを特定な導電型のシリコン単結晶基板上に形成させて
なる時間軸誤差補正回路であって、それぞれがＣＭＯＳ
　、Ｉ’ンバータの多段縦続接続回路で構成されている
前記した複数の遅延素子における相隣る遅延素子におけ
る前段の遅延素子の出力側と後段の遅延素子の入力側と
の間をコンデンサを介して接続するとともに、前記した
後段の遅延素子の入力回路に電源間に接続された等しい
抵抗値の２つの抵抗器の接続点を接続し、また、ＣＭＯ
Ｓインバータを構成しているＭＯＳ−ＦＥＴの内でシリ
コン単結晶の基板の導電型とは異なる導電型のチャネル
を有するＭＯＳ　−ＦＥＴのソース側は、各遅延素子に
共通に使用される接続線に接続し、さらに、ＣＭＯＳイ
ンバータを構成しているＭＯＳ−ＦＥＴの内でシリコン
単結晶の基板の１電型と同じ導電型のチャネルを有する
ＭＯＳ・ＦＥＴのソース側は各遅延素子毎にそれぞれ個
別に設けられた駆動回路公接続可能となるように分離し
てなる時間軸誤差補正回路であるから、この本発明の時
間軸誤差補正回路では可変遅延素子ＶＤＬとしてＣＭＯ
Ｓインバータを多段に縦続接続して構成した可変遅延素
子ＶＤＬを用い、その遅延時間Ｔｄを大きくするために
多段に縦続接続するＣＭＯＳインバータの段数を大にし
た場合に従来問題になった電源回路における電圧ｆ＃Ｉ
御の応答性の劣化を、既提案のようにＣＭＯＳインバー
タを多段に縦続接続してなる可変遅延素子ＶＤＬを複数
個縦続接続して大きな時間軸誤差の補正も容易、かつ、
迅速に行うことができるような時間軸誤差補正回路を１
チツプ上に構成することができ。

本発明により既述した問題点は良好に解決できる。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の時間軸誤差補正回
路の各異なる実施例のプロ〃り図、第３図乃至第６図は
それぞれ既提案の時間軸誤差補正回路の各異なる実施例
のブロック図、第７図はＣＭＯＳインバータの回路図、
第８図は第７図示のＣＭＯＳインバータを多段に縦続接
続することにより所定の大きな遅延時間が得られるよう
にした遅延素子の回路図、第９図及び第１０図は問題点
を説明するためのチャートである。 ＶＤＬ、ＶＤＬＩ、ＶＤＬ２．ＶＤＬｎ−ＣＭＯＳイン
バータを多段に縦続接続することにより所定の大きな遅
延時間が得られるように構成されている遅延素子、ｌ、
３・・・入力端子、２，４・・・出力端子、５・・・Ｐ
チャネルＭＯ８−ＦＥＴトランジスタ、６・・・Ｎチャ
ネルＭＯ８−ＦＥＴ　トランジスタ、ＰＳＣＩ、ＰＳＣ
２，ＰＳＣｎ−ＣＭＯＳインバータを多段に縦続接続す
ることにより構成されている遅延素子の遅延時間を可変
に制御できるように、時間軸誤差補正用制御信号で変化
されているそれぞれ個別の電源電圧を供給できる駆動回
路（電源）。 ＣＳＧ、Ｃ３ＧＩ、Ｃ８Ｇ２・・・時間軸誤差補正用制
御信号（時間軸誤差の補正のための遅延制御信号）の発
生回路、ＬＰＦ・・・低域通過濾波器、ＢＣ・・・結合
回路（バイアス回路）、 ち　１　図 第　２困

Claims (1)

【特許請求の範囲】
1. ＣＭＯＳインバータの多段縦続接続回路で構成された遅
   延素子におけるＣＭＯＳインバータの多段縦続接続回路
   の電源電圧を時間軸誤差補正用制御信号で変化させて時
   間軸誤差の対象にされている信号の時間軸誤差の補正が
   行われるようにされている時間軸誤差補正回路における
   ＣＭＯＳインバータの多段縦続接続回路により構成され
   ている遅延素子の複数個のものを特定な導電型のシリコ
   ン単結晶基板上に形成させてなる時間軸誤差補正回路で
   あって、それぞれがＣＭＯＳインバータの多段縦続接続
   回路で構成されている前記した複数の遅延素子における
   相隣る遅延素子における前段の遅延素子の出力側と後段
   の遅延素子の入力側との間をコンデンサを介して接続す
   るとともに、前記した後段の遅延素子の入力回路に電源
   間に接続された等しい抵抗値の２つの抵抗器の接続点を
   接続し、また、ＣＭＯＳインバータを構成しているＭＯ
   Ｓ・ＦＥＴの内でシリコン単結晶の基板の導電型とは異
   なる導電型のチャネルを有するＭＯＳ・ＦＥＴのソース
   側は、各遅延素子に共通に使用される接続線に接続し、
   さらに、ＣＭＯＳインバータを構成しているＭＯＳ・Ｆ
   ＥＴの内でシリコン単結晶の基板の導電型と同じ導電型
   のチャネルを有するＭＯＳ・ＦＥＴのソース側は各遅延
   素子毎にそれぞれ個別に設けられた駆動回路へ接続可能
   となるように分離してなる時間軸誤差補正回路