KR101080199B1 - 지연 회로 - Google Patents
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Abstract
본 발명은 입력 신호의 라이징 에지(Rising Edge)에 응답하여 기설정된 폭을 갖는 펄스 신호를 생성하도록 구성된 펄스 생성부; 상기 펄스 신호에 응답하여 기 설정된 시간 후 출력 신호를 활성화시키도록 구성된 타이밍 조정부; 및 상기 출력 신호의 활성화에 응답하여 상기 출력 신호의 펄스 폭을 조정하도록 구성된 펄스 폭 조정부를 구비한다.
펄스 폭, 지연
Description
본 발명은 반도체 회로에 관한 것으로서, 특히 지연 회로에 관한 것이다.
종래의 기술에 따른 지연 회로는 다양한 방식으로 구성될 수 있다. 그 중 하나의 예를 들면, 유닛 딜레이(Unit Delay)를 어레이(Array) 형태로 구성하는 것도 가능하며, 유닛 딜레이로서, 인버터(Inverter)를 이용할 수 있다.
상술한 종래의 기술에 따른 지연 회로는 신호 자체를 복수개의 유닛 딜레이를 순차적으로 통과하도록 함으로써 입력 신호를 원하는 시간만큼 지연시키는 것이 가능하였다.
그러나 상술한 종래의 지연 회로는 입력 신호의 펄스 폭에 따라 출력 신호를 원하는 시간만큼 지연시키지 못하거나, 출력 신호의 펄스 폭이 일정하지 않은 등의 문제가 있으며, 입력 신호의 펄스 폭이 지나치게 긴 경우(예를 들어, 수백 ps) 출력 신호 자체를 생성하지 못할 수도 있다.
본 발명은 입력 신호의 펄스 폭에 상관없이 일정한 펄스 폭을 갖는 출력 신호를 안정적으로 생성할 수 있도록 한 지연 회로를 제공함에 그 목적이 있다.
본 발명에 따른 지연 회로는 입력 신호의 라이징 에지(Rising Edge)에 응답하여 기설정된 폭을 갖는 펄스 신호를 생성하도록 구성된 펄스 생성부; 상기 펄스 신호에 응답하여 기 설정된 시간 후 출력 신호를 활성화시키도록 구성된 타이밍 조정부; 및 상기 출력 신호의 활성화에 응답하여 상기 출력 신호의 펄스 폭을 조정하도록 구성된 펄스 폭 조정부를 구비함을 특징으로 한다.
본 발명에 따른 지연 회로는 입력 신호의 라이징 에지(Rising Edge)에 응답하여 기설정된 폭을 갖는 펄스 신호를 생성하도록 구성된 펄스 생성부; 상기 펄스 신호에 응답하여 전원 레벨을 출력하도록 구성된 제 1 스위칭 소자; 상기 제 1 스위칭 소자의 출력을 제 1 설정시간 동안 지연시켜 출력함으로써 출력 신호를 활성화시키도록 구성된 제 1 지연 소자; 상기 제 1 지연 소자의 출력을 제 2 설정시간 동안 지연시키도록 구성된 제 2 지연 소자; 및 상기 제 2 지연 소자의 출력에 응답하여 상기 출력 신호를 비활성화시키도록 구성된 제 2 스위칭 소자를 구비함을 다른 특징으로 한다.
본 발명에 따른 지연 회로는 입력 신호의 펄스 폭에 상관없이 일정한 펄스 폭을 갖는 출력 신호를 생성할 수 있으므로 지연 회로의 동작 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 지연 회로의 바람직한 실시예를 설명하면 다음과 같다.
도 1은 본 발명에 따른 지연 회로의 회로도이다.
본 발명에 따른 지연 회로(100)는 도 1에 도시된 바와 같이, 펄스 생성부(110), 타이밍 조정부(120), 펄스 폭 조정부(130) 및 초기화부(140)를 포함한다.
상기 펄스 생성부(110)는 입력 신호(IN)의 라이징 에지(Rising Edge)에 응답하여 기 설정된 폭을 갖는 펄스 신호를 생성하도록 구성된다.
상기 펄스 생성부(110)는 제 1 내지 제 3 인버터(IV1 ~ IV3) 및 낸드 게이트(ND1)로 구성할 수 있다.
상기 타이밍 조정부(120)는 상기 펄스 신호에 응답하여 기 설정된 시간 후 출력 신호(OUT)를 활성화시키도록 구성된다. 이때 출력 신호(OUT)를 기 설정된 시간 후 활성화시키는 것은 입력 신호(IN)를 상기 설정시간 만큼 지연시키는 것과 동일하다.
상기 타이밍 조정부(120)는 제 1 트랜지스터(P1), 제 4 내지 제 9 인버터(IV4 ~ IV9), 제 1 및 제 2 트리 스테이트 인버터(Tri State Inverter)(L1, L2) 및 제 1 지연 소자(RC1)로 구성할 수 있다.
입력 신호(IN)의 지연 시간은 상기 제 1 지연 소자(RC1)의 설계에 따라 정해 질 수 있다. 즉, 목표 지연시간에 맞도록 상기 제 1 지연 소자(RC1)를 설계하면 된다.
상기 제 1 트랜지스터(P1)는 소오스에 전원단이 연결되고, 게이트에 제 1 노드(A) 즉, 상기 펄스 생성부(110)의 출력 노드가 연결되며, 드레인이 제 2 노드(B)에 연결된다.
상기 제 2 노드(B)와 상기 제 1 지연 소자(RC1)의 입력단 사이에 제 4 및 제 5 인버터(IV4, IV5)와 제 1 트리 스테이트 인버터(L1)로 이루어진 제 1 래치가 연결된다.
상기 제 1 지연 소자(RC1)의 출력단과 제 8 및 제 9 인버터(IV8, IV9)로 이루어진 버퍼 사이에 상기 제 6 및 7 인버터(IV6, IV7)와 제 2 트리 스테이트 인버터(L2)로 이루어진 제 2 래치가 연결된다.
상기 제 1 래치를 구성하는 제 5 인버터(IV5)의 입력단에는 상기 제 1 노드(A)가 연결되고, 제 1 트리 스테이트 인버터(L1)의 제 1 제어단에 상기 제 5 인버터(IV5)의 출력단이 연결되며 제 2 제어단에 상기 제 1 노드(A)가 연결된다.
상기 제 2 래치를 구성하는 제 7 인버터(IV7)의 입력단에는 상기 제 2 노드(B)가 연결되고, 제 2 트리 스테이트 인버터(L2)의 제 1 제어단에 제 2 노드(B)가 연결되며 제 2 제어단에 상기 제 7 인버터(IV7)의 출력단이 연결된다.
상기 펄스 폭 조정부(130)는 상기 출력 신호(OUT)의 활성화에 응답하여 상기 출력 신호(OUT)의 펄스 폭을 조정하도록 구성된다.
상기 펄스 폭 조정부(130)는 제 2 및 제 3 트랜지스터(P2, N1), 제 2 지연 소자(RC2) 및 제 10 인버터(IV10)로 구성할 수 있다.
상기 제 2 지연 소자(RC2)의 입력단이 상기 제 6 인버터(IV6)의 출력단과 연결된다.
상기 제 10 인버터(IV10)의 입력단이 상기 제 2 지연 소자(RC2)의 출력단과 연결된다.
상기 제 2 트랜지스터(P2)는 소오스에 전원단이 연결되고, 드레인이 상기 제 1 지연 소자(RC1)와 상기 제 6 인버터(IV6)의 입력단 사이에 연결되며, 게이트에 상기 제 10 인버터(IV10)의 출력단이 연결된다.
상기 제 3 트랜지스터(N1)는 소오스가 접지되고, 게이트에 상기 제 2 지연 소자(RC2)의 출력단이 연결되며, 드레인이 상기 제 2 노드(B)와 연결된다.
상기 초기화부(140)는 파워 업 신호(PWRUP)에 응답하여 상기 출력 신호(OUT)를 기설정된 레벨 예를 들어, 로우 레벨로 초기화시키도록 구성된다.
상기 초기화부(140)는 소오스가 접지되고, 게이트에 상기 파워 업 신호(PWRUP)를 입력받으며, 드레인이 상기 제 2 노드(B)에 연결된 제 4 트랜지스터(N2)로 구성할 수 있다.
이와 같이 구성된 본 발명에 따른 지연 회로의 동작을 설명하면 다음과 같다.
초기화부(140)는 파워 업 신호(PWRUP)의 활성화에 응답하여 상기 제 2 노드(B)를 로우 레벨로 초기화시킨다.
펄스 생성부(110)는 입력 신호(IN)의 라이징 에지를 검출하여 기설정된 펄스 폭을 갖는 펄스 신호를 제 1 노드(A)를 통해 출력한다. 상기 펄스 신호의 펄스 폭은 지연 소자 즉, 제 1 내지 제 3 인버터(IV1 ~ IV3)에 의해 결정되며, 본 발명에서는 펄스 폭이 1ns인 펄스 신호를 생성하는 예를 들기로 한다.
상기 제 1 노드(A)를 통해 출력되는 로우 레벨 펄스 신호에 의해 제 1 트랜지스터(P1)가 턴 온 되고 그에 따라 제 2 노드(B)가 하이 레벨이 천이 된다.
이때 제 1 노드(A)를 통해 로우 레벨 펄스 신호가 발생되는 동안 제 1 트리 스테이트 인버터(L1)는 턴 오프 된다. 상기 제 1 트리 스테이트 인버터(L1)는 제 2 노드(B)의 레벨을 유지시키기 위한 구성이다. 따라서 상기 제 1 트랜지스터(P1)가 상기 제 2 노드(B)를 하이 레벨로 만드는 동안에는 상기 제 1 트리 스테이트 인버터(L1)가 불필요한 동작을 하지 않도록 상기 로우 레벨 펄스 신호를 이용하여 턴 오프 시킨 것이다.
상기 제 2 노드(B)의 하이 레벨 신호는 제 1 지연 소자(RC1)에 설정된 지연 시간 이후에 활성화된 출력 신호(OUT)로서 출력된다. 즉, 입력 신호(IN)의 라이징 에지가 발생된 시점부터 상기 제 1 지연 소자(RC1)의 지연 시간 이후에 출력 신호(OUT)가 활성화된다. 이때 제 4, 6, 8 및 9 인버터(IV4, 6, 8, 9)에 의한 신호 지연은 상기 지연 소자(RC1)에 비해 미미하므로 무시하기로 한다.
상기 출력 신호(OUT)는 제 2 지연 소자(RC2)에 설정된 지연 시간 경과 후 비활성화됨으로써 출력 신호(OUT)의 펄스 폭이 정해진다. 즉, 출력 신호(OUT)의 활성화 시점부터 상기 제 2 지연 소자(RC2)의 지연 시간 이후에 제 2 및 제 3 트랜지스터(P2, N1)가 턴 온 되어 출력 신호(OUT)를 비활성화시킨다.
도 2는 본 발명에 따른 지연 회로의 입/출력 신호 파형도이다.
본 발명은 상술한 바와 같이, 입력 신호(IN) 자체를 유닛 딜레이들을 거쳐 전달하는 방식이 아닌, 입력 신호(IN)의 라이징 에지를 검출하고 설정된 시간 만큼 지연시킨 후 정해진 펄스 폭을 갖는 출력 신호(OUT)로서 제공한다. 따라서 도 2에 도시된 바와 같이, 입력 신호들(IN1 ~ IN5)의 펄스 폭에 상관없이 일정한 펄스 폭을 갖는 출력 신호들(OUT1 ~ OUT5)를 제공할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 지연 회로의 회로도,
도 2는 본 발명에 따른 지연 회로의 입/출력 신호 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110: 펄스 생성부 120: 타이밍 조정부
130: 펄스 폭 조정부 140: 초기화부
Claims (14)
- 입력 신호의 라이징 에지(Rising Edge)에 응답하여 기설정된 폭을 갖는 펄스 신호를 생성하도록 구성된 펄스 생성부;상기 펄스 신호에 응답하여 기 설정된 시간 후 출력 신호를 활성화시키도록 구성된 타이밍 조정부; 및상기 출력 신호의 활성화에 응답하여 상기 출력 신호의 펄스 폭을 조정하도록 구성된 펄스 폭 조정부를 구비하는 지연 회로.
- 제 1 항에 있어서,제어신호에 응답하여 상기 출력 신호를 초기화시키기 위한 초기화부를 더 구비하는 것을 특징으로 하는 지연 회로.
- 제 2 항에 있어서,상기 제어신호로서 파워 업 신호(Power up Signal)를 사용하도록 구성된 지연 회로.
- 제 2 항에 있어서,상기 타이밍 조정부는상기 펄스 신호에 응답하여 전원 전압을 출력하도록 구성된 제 1 스위칭 소 자, 및상기 제 1 스위칭 소자의 출력을 지연시켜 상기 출력 신호의 활성화 타이밍을 결정하도록 구성된 제 1 지연 소자를 구비하는 지연 회로.
- 제 4 항에 있어서,상기 제 1 스위칭 소자의 출력을 래치하도록 구성된 제 1 래치부, 및상기 제 1 지연 소자의 출력을 래치하도록 구성된 제 2 래치부를 더 구비하는 것을 특징으로 하는 지연 회로.
- 제 5 항에 있어서,상기 제 1 래치부는 상기 펄스 생성부의 출력에 응답하여 동작하도록 구성됨을 특징으로 하는 지연 회로.
- 제 6 항에 있어서,상기 제 2 래치부는 상기 제 1 스위칭 소자의 출력에 응답하여 동작하도록 구성됨을 특징으로 하는 지연 회로.
- 제 4 항에 있어서,상기 펄스 폭 조정부는상기 제 1 지연 소자의 출력을 기설정된 시간 동안 지연시키도록 구성된 제 2 지연 소자, 및상기 제 2 지연 소자의 출력에 응답하여 상기 출력 신호를 비활성화시키도록 구성된 제 2 스위칭 소자를 구비하는 것을 특징으로 하는 지연 회로.
- 제 8 항에 있어서,상기 제 1 지연 소자 및 상기 제 2 지연 소자는 저항과 커패시터 조합으로 구성되는 것을 특징으로 하는 지연 회로.
- 입력 신호의 라이징 에지(Rising Edge)에 응답하여 기설정된 폭을 갖는 펄스 신호를 생성하도록 구성된 펄스 생성부;상기 펄스 신호에 응답하여 전원 레벨을 출력하도록 구성된 제 1 스위칭 소자;상기 제 1 스위칭 소자의 출력을 제 1 설정시간 동안 지연시켜 출력함으로써 출력 신호를 활성화시키도록 구성된 제 1 지연 소자;상기 제 1 지연 소자의 출력을 제 2 설정시간 동안 지연시키도록 구성된 제 2 지연 소자; 및상기 제 2 지연 소자의 출력에 응답하여 상기 출력 신호를 비활성화시키도록 구성된 제 2 스위칭 소자를 구비하는 지연 회로.
- 제 10 항에 있어서,상기 제 1 스위칭 소자의 출력을 래치하도록 구성된 제 1 래치부, 및상기 제 1 지연 소자의 출력을 래치하도록 구성된 제 2 래치부를 더 구비하는 것을 특징으로 하는 지연 회로.
- 제 11 항에 있어서,상기 제 1 래치부는 상기 펄스 생성부의 출력에 응답하여 동작하도록 구성됨을 특징으로 하는 지연 회로.
- 제 12 항에 있어서,상기 제 2 래치부는 상기 제 1 스위칭 소자의 출력에 응답하여 동작하도록 구성됨을 특징으로 하는 지연 회로.
- 제 11 항에 있어서,상기 제 1 지연 소자 및 상기 제 2 지연 소자는 저항과 커패시터 조합으로 구성되는 것을 특징으로 하는 지연 회로.
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