KR20070005032A - 테스트용 내부 회로 초기화 신호를 위한 파워-업 신호 발생장치 및 방법 - Google Patents

테스트용 내부 회로 초기화 신호를 위한 파워-업 신호 발생장치 및 방법 Download PDF

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Abstract

테스트 모드 레지스터 셋 명령을 이용한 파워-업 신호 발생 장치는 제1 파워-업 신호 발생부, 제2 파워-업 신호 발생부 및 파워-업 신호 선택부를 포함 한다. 제1 파워-업 신호 발생부는 정상 모드에서 전원 전압이 인가되면 제1 파워-업 신호를 발생한다. 제2 파워-업 신호 발생부는 테스트 모드 명령에 의해 제2 파워-업 신호를 발생한다. 파워-업 신호 선택부는 정상 모드에서는 상기 제1 파워-업 신호를 선택하고 테스트 모드에서는 제2 파워-업 신호를 선택하여 내부 초기화가 필요한 회로에 파워-업 신호를 전달한다. 내부적으로 테스트 모드 레지스터 셋 명령을 입력하여 내부 초기화 신호를 강제적으로 발생시킬 수 있어서 메모리 반도체의 오동작시에 공정·전압·온도에 의한 초기화 신호의 오동작인지의 여부를 쉽게 알 수 있다.

Description

테스트용 내부 회로 초기화 신호를 위한 파워-업 신호 발생 장치 및 방법{POWER-UP SIGNAL GENERATING APPARATUS AND METHOD FOR THE PURPOSE OF TESTING IN AN INITIALIZATION SIGNAL OF INTERNAL CIRCUITS}
도 1은 종래의 파워-업 신호 발생기의 블록도이다.
도 2는 도 1의 파워-업 신호 발생기의 회로도이다.
도 3은 본 발명의 파워-업 신호 발생기의 블록도이다.
도 4는 도 3의 제2 파워-업 신호 발생기의 일예를 나타낸 회로도이다.
도 5는 도 3의 파워-업 신호 선택부의 일예를 나타낸 회로도이다.
도 6은 정상 모드시의 본 발명의 파워-업 신호 발생기의 일예에 의한 타이밍도이다.
도 7은 테스트 모드시의 본 발명의 파워-업 신호 발생기의 일예에 의한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제1 파워-업 신호 발생부 110 : 레벨 감지부
120 : 파워-업 신호 출력부 200 : 제2 파워-업 신호 발생부
210 : 입력부 220 : 저장부
230 : 제1 래치부 240 : 출력부
300 : 파워-업 신호 선택부
본 발명은 반도체 소자의 파워-업 신호 발생 장치 및 방법에 관한 것으로, 더 자세히는 초기화 신호에 의한 오작동 여부를 확인할 수 있는 내부 테스트 모드를 포함하는 파워-업 신호 발생 장치 및 방법에 대한 것이다.
일반적으로 반도체 메모리 장치는 외부로부터 외부전원전압이 인가되는 순간에 곧바로 외부전원전압의 응답하여 동작하는 것이 아니라 외부전원전압이 일정한 레벨 이상으로 상승하여 안정화된 이후에야 동작하게 되며, 이러한 이유로 반도체 메모리 장치는 일반적으로 파워-업 회로를 구비하게 된다.
파워-업(power-up) 회로는 외부로부터 외부전원전압이 인가된 후 외부전원전압의 레벨이 안정화되기 이전에 내부 회로가 동작될 경우 래치-업(latch-up)등으로 인한 전체 메모리 장치의 오동작 현상을 막기 위한 것으로, 전체 칩의 신뢰성을 향상 시킨다. 이러한 파워-업 신호는 외부전원전압 인가 초기에 외부로부터 인가되는 외부전원전압의 상승을 감지하여 일정 레벨까지는 로우(low) 상태를 유지하고, 외부전원전압이 일정레벨 이상으로 안정화되면 파워-업 신호를 하이(high) 상태로 천이하여 출력한다. 반대로, 파워-업 회로는 외부로부터 인가되는 외부전원전압이 낮아지는 경우에는 일정 레벨까지는 하이(high) 상태의 파워-업 신호를 계속 출력하다가 일정 레벨 이하로 외부전원전압이 떨어지게 되면 로우(low) 상태로 천이하는 동작을 한다.
도 1은 종래의 파워 업 신호 발생기의 블록도이다.
도 2는 도1의 파워-업 신호 발생기의 회로도이다.
도 2를 참조하면, 종래의 파워-업 신호 발생기는 외부로부터 입력되는 외부 전원 전압(VDD) 레벨을 감지하는 레벨 감지부(10)와 상기 레벨 감지부(10)로부터 출력되는 레벨감지신호를 버퍼링하여 파워 업 신호(VCCH)를 출력하는 복수의 인버터(12, 14)로 구성되어 있다.
레벨 감지부(10)는 전원 전압(VDD)과 출력노드(N1) 사이에 위치되고, 게이트와 드레인이 다이오드 접속된 NMOS 트랜지스터(20)와, 상기 NMOS 트랜지스터(20)의 소스와 접지사이에 연결된 저항(22)으로 구성되어 있다. 그리고 복수의 인버터(12, 14)는 동일한 소자로 각각 구성되어 있으며, 전원 전압(VDD)과 접지사이에 PMOS 트랜지스터(24)와 NMOS 트랜지스터(26)가 직렬 접속되고, 상기 출력노드(N1)는 PMOS 트랜지스터(24)와 NMOS 트랜지스터(26)의 게이트로 연결되는 구성을 갖는다.
먼저 초기 전원 전압(VDD)이 공급될 시 전원 전압(VDD)은 서서히 상승한다. 그리고 다이오드 접속된 NMOS 트랜지스터(20)는 전원 전압(VDD)이 문턱전압(Vth) 전압이 될 때까지 턴-오프 되어 노드(N1)에는 로우 신호가 인가된다. 상기 노드(N1)로 인가된 로우 신호는 인버터(12)의 트랜지스터(24)를 턴-온 시켜 하이신호로 반전 출력된다. 상기 인버터(12)의 PMOS 트랜지스터(24)를 통해 반전된 하이신호는 인버터(14)를 통해 로우 신호로 반전 출력된다. 상기 로우 신호로 반전 출력된 신 호는 파워 업 신호(VCCH)로 인가되며, 파워 업 신호(VCCH)가 로우 신호로 인가되면 래치노드(Latch Node)의 초기 전압을 잡아 준다. 즉, 파워 업 신호(VCCH)가 로우 신호로 인가되면 메모리 내부회로를 래치업(Latch-up) 등으로 인해 전체 메모리장치가 오동작하지 않도록 한다.
또한 전원 전압(VDD)은 서서히 증가하면서 NMOS 트랜지스터(20)의 문턱전압(Vth) 이상으로 상승되면 다이오드 접속된 NMOS 트랜지스터(20)가 턴-온 되어 다이오드로 동작한다. 저항(22)은 상기 NMOS 트랜지스터(20)가 턴-온 될 때 전류흐름을 제어한다. 상기 NMOS 트랜지스터(20)가 턴-온 되어 접속노드(N1)에 문턱전압(Vth)이 인가되고 난 후 전원 전압(VDD)이 계속해서 상승하여 다시 NMOS 트랜지스터(26)의 문턱전압(Vth)까지 상승, 즉 인버터(12)의 NMOS 트랜지스터(26)를 동작시키는 트립전압(Vtrip)까지 상승하면 인버터(12)는 노드(N1)의 하이신호를 로우 신호로 반전 출력한다. 상기 인버터(12)로부터 출력된 로우 신호는 인버터(14)에 의해 전원 전압(VDD)이 정상적인 전압까지 상승될 때까지 일정시간 지연된 후 반전되어 하이신호로 출력된다. 상기 인버터(14)에서 파워-업 신호(VCCH)를 하이신호로 출력하게 되면 메모리 내부회로는 정상적인 동작을 동작하도록 한다. 상기 트립전압(Vtrip)은 2배의 문턱전압(2*Vth)이 된다.
그러나 내부전원을 사용하는 디램에서는 내부전원(Vperi)이 필요한 레벨에 도달 되고 난 후에 파워-업 신호가 하이(high)로 출력되어야 하지만 종래의 파워-업 신호는 외부 전원(VDD)에 의해 제어되어 내부 전원(Vperi)이 일정 레벨에 도달 하기 전에 파워-업 신호가 하이(high)로 출력될 수가 있어 초기화가 필요한 회로에서의 오동작을 유발시킬 수 있는 문제점이 있고, 외부 온도 및 공정의 변화에 따라 종래의 파워-업 신호 발생기에 사용되는 모스트랜지스터의 문턱전압(Vth)이 변화하여 온도가 상승하면 문턱전압(Vth)이 낮아지고 온도가 낮아지면 문턱전압(Vth)이 높아지는 온도특성에 의해 파워-업 신호 발생장치의 동작 시 온도변화 및 기타 공정변화에 따른 동작파형의 변화가 심하게 되면, 너무 낮은 전압 혹은 너무 높은 전압에서 파워-업 신호 발생장치가 동작하게 되어 반도체 소자의 초기화에 실패하거나, 혹은 너무 높은 전압에서 파워-업 신호 발생장치가 동작하게 되어 반도체 소자의 저전압 영역에서의 오동작을 유발할 수 있다.
이러한 문제점들을 해결하기 위해서, 내부 전원을 사용하는 파워-업 회로(대한민국 공개특허공보, 공개번호 2001-0081440), 온도 변화에 둔감한 기준전압 생성을 위한 기준전압 발생수단을 포함하는 파워-업 발생기(대한민국 공개특허공보, 공개번호 10-2005-0041660) 및 주변 온도에 따라 변화는 모스트랜지스터의 문턱전압(Vth)에 대응되는 레벨로 게이트 전압을 조절하는 수단을 포함하는 파워-업 발생기(대한민국 공개특허공보, 공개번호 2005-0041595)등 공정·전압·온도에 둔감한 파워-업 신호 발생기에 대한 연구가 많이 있어 왔다. 그러나 내부 초기화 파워-업 회로는 외부 공급전원이 안정화되기 전에 동작하기 때문에 공정·전압·온도에 둔감하면서 안정적으로 동작하는 회로를 구현하기 쉽지 않고, 또한 초기화가 필요한 메모리 반도체의 오동작시에 파워-업 신호에 의한 오동작인지 여부를 확인할 수 있는 테스트 모드(test mode)가 존재하지 않아 원인을 분석이 어렵다.
따라서, 본 발명의 제1 목적은 메모리 반도체의 오동작 원인을 분석하기 위해서 테스트 모드에서 내부 초기화 신호를 강제적으로 발생 시킬 수 있는 장치를 제공하는 것이다.
본 발명의 제2 목적은 메모리 반도체의 오동작 원인을 분석하기 위해서 테스트 모드에서 내부 초기화 신호를 강제적으로 발생 시킬 수 있는 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 내부 초기화 신호를 강제적으로 발생 시킬 수 있는 장치는 제1 파워-업 신호 발생부, 제2 파워-업 신호 발생부 및 파워-업 신호 선택부를 포함한다. 제1 파워-업 신호 발생부는 정상 모드에서 전원 전압이 인가되면 제1 파워-업 신호를 발생하고 제2 파워-업 신호 발생부는 테스트 모드 명령에 의해 제2 파워-업 신호를 발한다. 파워-업 신호 선택부는 정상 모드에서는 상기 제1 파워-업 신호를 선택하고 테스트 모드에서는 상기 제2 파워-업 신호를 선택하여 내부 초기화가 필요한 회로에 파워-업 신호를 전달한다.
또한, 본 발명의 제2 목적을 달성하기 위한 내부 초기화 신호를 강제적으로 발생 시키는 방법은 정상 모드에서 전원 전압이 인가되면 제1 파워-업 신호를 만드는 단계, 테스트 모드 명령에 의해 제2 파워-업 신호를 만드는 단계 및 정상 모드에서는 상기 제1 파워-업 신호를 선택하고 테스트 모드에서는 상기 제2 파워-업 신호를 선택하여, 내부 초기화가 필요한 회로에 파워-업 신호를 전달하는 단계를 포 함한다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 파워-업 신호 발생장치의 블록도 이다.
도 3을 참조하면, 본 발명에 따른 파워-업 신호 발생장치는 제1 파워-업 신호 발생부(100), 제2 파워-업 신호 발생부(200), 파워-업 신호 선택부(300)로 구성된다.
상기 제1 파워-업 신호 발생부(100)는 외부로부터 입력되는 외부 전원 전압(VDD)의 레벨을 감지하는 레벨 감지부(110)와 상기 레벨 감지부(110)로부터 출력되는 레벨 감지 신호를 버퍼링하여 파워-업 신호를 출력하는 파워-업 신호 출력부(120)를 포함한다.
정상 모드에서, 상기 제1 파워-업 신호 발생부(100)는 인가되는 외부 전원 전압(VDD)의 레벨에 따라 제1 파워-업 신호(V_RESET)를 발생시켜 상기 파워-업 신호 선택부(300)에 제공한다.
테스트 모드에서, 상기 제2 파워-업 신호 발생부(200)는 입력되는 테스트 모드 레지스터 셋 명령에 의해 제2 파워-업 신호(T_RESET)를 발생시켜 상기 파워-업 신호 선택부(300)에 제공한다.
상기 파워-업 신호 선택부(300)는 상기 제1 파워-업 신호 발생부(100)로부터 상기 제1 파워-업 신호(V_RESET)를 입력받고, 상기 제2 파워-업 신호 발생부(200)로부터 상기 제2 파워-업 신호(T_RESET)를 입력 받아 초기화가 필요한 회로에 제3 파워-업 신호(I_RESET)를 전달한다. 상기 파워-업 신호 선택부(300)는 동작 모드에 따라 정상 모드에서는 상기 제1 파워-업 신호 발생부(100)에서 생성된 상기 제1 파워-업 신호(V_RESET)를 상기 제3 파워-업 신호(VCCH)로 출력하여 메모리 반도체가 외부전원전압 입력에 의한 내부 초기화 신호에 의해서 정상적인 동작을 하게하고, 테스트 모드에서는 상기 제2 파워-업 신호 발생부(200)에서 생성된 상기 제2 파워-업 신호(T_RESET)를 상기 제3 파워-업 신호(I_RESET)로 출력하여 메모리 반도체가 테스트 모드로 동작하게 한다.
도 4는 본 발명의 제2 파워-업 신호 발생부의 일예를 나타낸 회로도이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 상기 제2 파워-업 신호 발생부(200)는 입력부(210), 저장부(220) 및 출력부(240)로 구성된다.
상기 입력부(210)는 두개의 인버터(211,212)를 포함한다. 테스트 모드 레지스터 셋 명령에 의해 발생한 제1 신호(RESET)는 제1 인버터(211)의 입력에 연결되고, 상기 제1 인버터(211)의 출력은 제2 인버터(212)의 입력과 연결되며 상기 제2 인버터(212)의 출력은 상기 저장부(220)의 입력과 연결된다.
테스트 모드에서, 상기 제1 신호(RESET)가 상기 입력부(210)에 입력되어 상기 제1 인버터(211) 및 상기 제2 인버터(212)를 순차적으로 거쳐 시간 지연(time delay)되어 상기 저장부(220)에 입력된다.
상기 저장부(220)는 제1 전송 게이트(transmission gate; 222), 제2 전송 게이트(223)및 제1 래치부(230)를 포함한다.
상기 제1 전송 게이트(222)의 입력은 상기 제2 인버터의 출력과 연결되고 상 기 제1 전송 게이트(222)의 출력은 제1 래치부(230)의 입력과 연결되며 상기 제1 래치부의 출력은 상기 제2 전송 게이트의 입력과 연결된다. 또한 상기 제1 전송게이트(222)의 /C 및 상기 제2 전송게이트(223)의 C는 제2 신호(TMRSET)에 연결되고, 상기 제1 전송 게이트(222)의 C 및 상기 제2 전송게이트(223)의 /C는 제2 신호(TMRSET)가 제3 인버터(221)를 통해 반전된 제3 신호(/TMRSET)와 연결되도록 구성한다. 따라서 테스트 모드에서, 상기 제1 전송 게이트(222) 및 상기 제2 전송 게이트(223)는 입력되는 상기 제2 신호(TMRSET)에 의해 선택적으로 동작한다. 예를 들어, 상기 제2 신호(TMRSET)가 로우(Low) 상태이면 상기 제3 신호(/TRMSET)는 하이(High) 상태로 반전되어 상기 제1 전송 게이트(222)는 온-상태로 동작하고 상기 제2 전송 게이트(223)는 오프-상태로 동작한다. 반대로, 상기 제2 신호(TMRSET)가 하이(High)상태이면 상기 제3 신호(/TMRSET)는 로우(Low)상태로 반전되어 상기 제1 전송 게이트(222)는 오프-상태로 동작하고 상기 제2 전송 게이트(223)는 온-상태로 동작한다.
상기 제1 래치부(230)는 제4 인버터(231) 및 제5 인버터(232)를 포함한다.
상기 제1 래치부(230)는 상기 제1 전송 게이트(222)와 상기 제2 전송 게이트(223)의 동작 상태에 따라서 동작한다. 예를 들어, 상기 제2 신호(TMRSET)가 로우(Low)상태인 경우 상기 제3 신호(/TMRSET)는 하이(High)상태가 되어, 상기 제1 전송 게이트(222)는 온-상태로 동작하고 상기 제2 전송 게이트(223)는 오프-상태로 동작하여 상기 제1 래치부(230)는 제1 전송 게이트(222)의 출력 신호를 입력받아 제4 인버터(231)에서 반전된 신호를 제2 전송 게이트(223)의 입력신호로 출력한다. 반대로 상기 제2 신호(TMRSET)가 하이(High) 상태이면 상기 제3 신호(/TRMSET)는 로우(Low) 상태이며, 상기 제1 전송 게이트(222)는 오프-상태로 동작하고 상기 제2 전송 게이트(223)는 온-상태로 동작하여 상기 제4 인버터(231)의 출력 신호를 제5 인버터(232)로 피드백 시켜서 상기 제2 전송 게이트에 입력신호로 출력한다.
상기 출력부(240)는 제2 래치부(240)를 포함한다. 상기 제2 래치부(240)는 제6 인버터(241) 및 제7 인버터(242)로 구성된다. 상기 제2 래치부의 입력은 상기 제2 전송 게이트의 출력과 연결되며, 상기 제2 래치부의 출력은 도 5의 노드(N2)의 입력과 연결된다. 상기 출력부는 상기 제2 전송 게이트(223)의 동작 상태에 따라서 동작한다. 예를 들어, 상기 제2 전송 게이트(223)가 온-상태인 경우, 상기 제2 전송 게이트(223)의 출력 신호를 입력받아 제6 인버터(241)에서 인버팅된 신호를 출력한다. 반대로, 상기 제2 전송 게이트(223)가 오프-상태인 경우, 상기 제6 인버터(241)의 출력 신호를 제7 인버터(242)로 피드백 시켜서 출력한다.
따라서, 입력된 테스트 모드 레지스터 셋 명령에 상응하여 발생된 제1 신호 (RESET) 및 상기 제1 신호(RESET)와 클럭(CLK)을 논리곱 연산을 하여 발생된 제2 신호(TMRSET)에 의해서 강제적으로 상기 제2 파워-업 신호가 발생할 수 있다.
도 5는 본 발명의 파워-업 신호 선택부의 일예를 나타낸 회로도이다.
도 5를 참조하면, 파워-업 신호 선택부(300)는 NAND 게이트(306, 307), AND 게이트(308) 및 인버터(301, 302, 303, 304, 305)를 포함한다.
상기 제1 파워-업 신호 발생부(100)에서 발생된 상기 제1 파워-업 신호(V_RESET)는 제8 인버터(301)를 통해 반전되어 제1 NAND 게이트(306)의 1번 핀에 입력된다. 상기 제2 파워-업 신호 발생부(200)에서 생성된 상기 제2 파워-업 신호(T_RESET)는 제1 노드(N2)를 통해 제9 인버터(302), 제2 NAND 게이트(307)의 1번 핀, 제10 인버터(303)에 각각 입력된다. 상기 제9 인버터(302)를 통해 반전된 상기 제2 파워-업 신호(T_RESET)는 상기 제1 NAND 게이트(306)의 2번 핀에 입력된다. 상기 제10 인버터(303), 제11 인버터(304) 및 제12 인버터(305)는 직렬(cascade)로 연결되어 있어서 상기 제10 인버터(303)에 입력된 상기 제2 파워-업 신호(T_RESET)는 소정의 시간 지연(time delay)후 반전 되어 제2 NAND 게이트(307)의 2번 핀에 입력된다. 상기 제1 NAND 게이트(306)의 출력신호는 상기 제1 AND 게이트(308)의 1번-핀과 연결되고 상기 제2 NAND 게이트(307)의 출력 신호는 상기 제1 AND 게이트(308)의 2번 핀과 연결된다.
따라서, 상기 NAND 게이트(306, 307), 상기 AND 게이트(308) 및 인버터(301, 302, 303, 304, 305, 306)는 동작 모드에 따라 제1 파워-업 신호와 제2 파워-업 신호를 자동으로 선택하여 제3 파워-업 신호로 출력할 수 있게 구성된다. 상기 제10, 제11 및 제12 인버터들(303, 304, 305)은 테스트 모드 레지스터 셋 명령에 의해서 발생된 제2 파워-업 신호의 활성화 상태 유지 시간을 결정할 수 있게 구성된다.
6은 정상 모드시의 본 발명의 파워-업 신호 발생기의 일예에 의한 타이밍도이다.
도 5와 도 6를 참조하면, 테스트 모드 레지스터 셋 명령이 인가되지 않는 정상 모드에서 본 발명의 파워-업 신호 발생장치의 동작은 다음과 같다.
정상 모드에서, 전원 전압 인가 시 상기 제1 파워-업 신호 발생부(100)에서 상기 제1 파워-업 신호(V_RESET)가 T0에서 하이(High) 상태로 발생한다. 상기 제1 파워-업 신호(V_RESET)는 상기 제8 인버터에서 소정 시간 지연되어 T1시에 로우(Low)상태로 반전된 신호(V_RESETB)가 발생한다. 제2 파워-업 신호(T_RESET)는 로우(Low) 상태 이고, 상기 제2 파워-업 신호(T_RESET)의 제1 반전 신호(T_RESETB_1)는 하이(High)상태이다. 제1 NAND 게이트(307)에 입력된 상기 제1 파워-업 신호(V_RESET)의 반전된 신호(V_RESETB) 및 상기 제2 파워-업 신호(T_RESET)의 반전된 신호(T_RESETB)의 제1 NAND 연산 결과(V_RESETD)가 T2시에 하이 상태로 천이 되어 출력된다. 상기 제2 NAND 게이트에 입력된 상기 제2 파워-업 신호(T_RESET) 및 상기 제2 파워-업 신호(T_RESET)의 3단 반전 신호(T_RESETB_2)의 제2 NAND 연산 결과(T_RESETD)는 항상 하이(High)상태를 유지한다. 결과적으로 상기 제1 연산 결과(V_RESETD) 및 상기 제2 연산 결과(T_RESETD)의 논리곱(AND) 연산 결과가 T3시점에서 하이(High)상태로 천이 되어 출력된다.
따라서, 정상 모드에서는 상기 파워-업 신호 선택부는 전원 전압(VDD) 인가에 의해 상기 제1 파워-업 신호 발생부에서 발생한 상기 제1 파워-업 신호를 선택하여 제3 파워-업 신호로 출력할 수 있다.
도 7은 테스트 모드에서 본 발명의 파워-업 신호 발생기의 타이밍도이다.
도 5와 도 7를 참조하여, 테스트 모드 레지스터 셋 명령에 의한 본 발명의 파워-업 신호 발생장치의 동작은 다음과 같다.
테스트 모드 래지스터 셋 명령이 수신된 T0시점에, 상기 제1 파워-업 신호 (V_RESET)의 반전된 신호(V_RESETB)는 로우(Low) 상태이다.
T1 시점에서는, 수신된 상기 테스트 모드 래지스터 셋 명령에 의해 상기 제1 신호(RESET)가 발생한다. T2 시점에서, 상기 제1 신호(RESET)와 상기 클럭(CLK)의 논리곱(AND) 연산에 의해서 상기 제2 신호(TMRSET)가 발생한다. 도 4에서 상술한 바와 같이 상기 제1 신호(RESET), 상기 제2 신호(TMRSET) 및 상기 제2 신호의 인버팅 신호인 상기 제3 신호(/TRMSET)의 동작에 의해 상기 제2 파워-업 신호 발생기(200)에서 상기 제2 파워-업 신호(T_RESET)가 T3 시점에 발생한다. 제9 인버터(I9)를 통해 반전된 제2 파워-업 신호의 제1 반전 신호(T_RESETB_1)가 T4 시점에 로우(Low)상태로 천이한다. 마찬가지로, 3단 인버터(I10, I11, I12)를 통해 반전된 제2 파워-업 신호의 제2 반전 신호(T_RESETB_2)가 T6 시점에 로우(Low)상태로 천이된다.
상기 제1 파워-업 신호의 반전 신호(V_RESETB) 및 상기 제2 파워-업 신호의 제1 반전 신호(T_RESETB_1)에 의한 상기 제1 NAND 연산 결과 신호(V_RESETD)는 항상 하이(High)상태를 유지한다. 상기 제2 파워-업 신호(RESET) 및 상기 제2 파워-업 신호의 제2 반전 신호(T_RESETB_2)에 의한 상기 제2 NAND 연산 결과 신호(T_RESETD)가 T4 시점에는 로우(Low)상태로 천이되고 T7시점에서 다시 하이(High)상태로 천이되어 출력된다. 이때 상기 제2 NAND 연산 결과 신호(T_RESETD)의 로우(Low)상태 유지 시간은 상기 3단 인버터(I10,I11,I12)에 의해서 결정된다. 마지막으로, 상기 제1 NAND 연산 결과 신호(V_RESETD)와 상기 제2 NAND 연산 결과 신호(T_RESETD)를 논리곱(AND) 연산 하면 상기 제2 NAND 연산 결과 신호(T_RESETD)가 소정의 시간 지연(time delay)후 제3 파워-업 신호로 출력된다.
따라서, 테스트 모드에서 상기 파워-업 신호 선택부는 테스트 모드 레지스터 셋 명령의 입력에 의해 상기 제2 파워-업 신호 발생부에서 발생한 상기 제2 파워-업 신호를 선택하여 제3 파워-업 신호로 출력 할 수 있다.
상기와 같은 테스트 모드 레지스터 셋 명령을 이용한 파워-업 신호 발생 장치는 정상 모드에서 전원 전압이 인가되면 제1 파워-업 신호를 발생하는 제1 파워-업 신호 발생부, 테스트 모드 명령에 의해 제2 파워-업 신호를 만드는 제2 파워-업 신호 발생부 및 정상 모드에서는 상기 제1 파워-업 신호를 선택하고 테스트 모드에서는 상기 제2 파워-업 신호를 선택하여 내부 초기화가 필요한 회로에 파워-업 신호를 전달하는 파워-업 신호 선택부를 포함한다.
따라서, 내부적으로 테스트 모드 레지스터 셋 명령을 입력하여 내부 초기화 신호를 강제적으로 발생시킬 수 있어서 메모리 반도체의 오동작시에 공정·전압·온도에 의한 초기화 신호의 오동작인지의 여부를 쉽게 알 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 정상 모드에서 전원 전압이 인가되면 제1 파워-업 신호를 발생하는 제1 파워-업 신호 발생부;
    테스트 모드 명령에 의해 제2 파워-업 신호를 발생하는 제2 파워-업 신호 발생부; 및
    정상 모드에서는 상기 제1 파워-업 신호를 선택하고 테스트 모드에서는 상기 제2 파워-업 신호를 선택하여 내부 초기화가 필요한 회로에 파워-업 신호를 전달하는 파워-업 신호 선택부를 포함하는 것을 특징으로 하는 파워-업 신호 발생 장치.
  2. 제1항에 있어서, 상기 제2 파워-업 신호 발생부는 테스트 모드 레지스터 셋명령 입력에 의해서 테스트용 내부 초기화 신호를 발생하는 것을 특징으로 하는 파워-업 신호 발생 장치.
  3. 제 2항에 있어서, 상기 제2 파워-업 신호 발생부는
    상기 테스트 모드 레지스터 셋 명령에 의해 발생한 제1 신호(RESET)를 버퍼링 하는 입력부;
    상기 버퍼링된 신호를 저장하고 제어 신호에 의해 상기 저장된 신호를 출력하는 저장부; 및
    상기 저장부로부터 출력된 신호를 래치하여 상기 파워-업 신호 선택부에 전 달하는 출력부를 포함하는 것을 특징으로 하는 파워-업 신호 발생 장치.
  4. 제 3항에 있어서, 상기 저장부는
    상기 제1 신호(RESET)가 활성화 상태이고 상기 제어 신호는 비활성화 상태인 경우 상기 버퍼링된 신호를 저장하고, 상기 제1 신호(RESET)는 활성화 상태이고 상기 제어 신호 또한 활성화 상태인 경우 상기 저장된 신호를 출력하는 것을 특징으로 하는 파워-업 신호 발생 장치.
  5. 제 3항에 있어서, 상기 출력부는
    상기 제어 신호가 활성화 상태일 때 출력되는 상기 저장된 신호를 래치하여 테스트용 내부 초기화 신호(T_RESET)로 출력하는 것을 특징으로 하는 파워-업 신호 발생 장치.
  6. 제 3항에 있어서, 상기 제어 신호는 상기 제1 신호(RESET)가 활성화 상태일 때 클럭(CLK)을 샘플링 하여 얻은 제2 신호(TMRSET)인 것을 특징으로 하는 파워-업 신호 발생 장치.
  7. 정상 모드에서 전원 전압이 인가되면 제1 파워-업 신호를 만드는 단계;
    테스트 모드 명령에 의해 제2 파워-업 신호를 만드는 단계; 및
    정상 모드에서는 상기 제1 파워-업 신호를 선택하고 테스트 모드에서는 상기 제2 파워-업 신호를 선택하여, 내부 초기화가 필요한 회로에 파워-업 신호를 전달하는 단계를 포함하는 것을 특징으로 하는 파워-업 신호 발생 방법.
  8. 제7항에 있어서, 상기 제2 파워-업 신호를 발생하는 단계는
    테스트 모드 레지스터 셋 명령 입력에 의해서 테스트용 내부 초기화 신호(T_RESET)를 발생하는 것을 특징으로 하는 파워-업 신호 발생 방법.
  9. 제 7항에 있어서, 상기 제2 파워-업 신호를 발생하는 단계는
    테스트 모드 레지스터 셋 명령에 의해 발생한 제1 신호(RESET)를 버퍼링 하는 단계;
    상기 버퍼링된 신호를 저장하고 제어 신호에 의해 상기 저장된 신호를 출력하는 단계; 및
    상기 출력된 신호를 래치하여 테스트용 내부 초기화 신호(T_RESET)를 출력하는 단계를 포함하는 것을 특징으로 하는 파워-업 신호 발생 방법.
  10. 제 9항에 있어서, 상기 버퍼링된 신호를 저장하고 제어 신호에 의해 저장된 신호를 출력하는 단계는
    제1 신호(RESET)는 활성화 상태이고 상기 제어 신호가 비활성화 상태일 때 상기 버퍼링된 신호를 저장하는 단계; 및
    상기 제1 신호(RESET)는 활성화 상태이고 상기 제어 신호 또한 활성화 상태 일 때 상기 저장된 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 파워-업 신호 발생 방법.
  11. 제 9항에 있어서, 상기 출력된 신호를 래치하여 테스트용 내부 초기화 신호(T_RESET)를 출력하는 단계는
    상기 제어 신호가 활성화될 때 출력되는 상기 저장된 신호를 래치하여 테스트용 내부 초기화 신호로 출력하는 것을 특징으로 하는 파워-업 신호 발생 방법.
  12. 제 9항에 있어서, 상기 제어 신호는 테스트 모드 레지스터 셋 명령에 의해서 발생한 제1 신호(RESET)가 활성화 상태일 때 클럭(CLK)을 샘플링 하여 얻은 제2 신호(TMRSET)인 것을 특징으로 하는 파워-업 신호 발생 방법.
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