KR20080106785A - 파워 온 리셋 신호 발생 회로 - Google Patents

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KR20080106785A
KR20080106785A KR1020070054638A KR20070054638A KR20080106785A KR 20080106785 A KR20080106785 A KR 20080106785A KR 1020070054638 A KR1020070054638 A KR 1020070054638A KR 20070054638 A KR20070054638 A KR 20070054638A KR 20080106785 A KR20080106785 A KR 20080106785A
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Abstract

본 발명은 메모리 장치의 기존 패드를 이용하여 파워 온 리셋 신호를 발생하는 회로에 대하여 개시된다. 파워 온 리셋 신호 발생 회로는, 메모리 장치의 내부에서 발생되는 내부 전원 전압에 응답하여 제1 파워 온 리셋 신호를 발생하는 제1 파워 온 리셋 신호 발생부와, 제1 패드로 인가되는 전압 레벨 및 내부 전원 전압 레벨에 응답하여 제2 파워 온 리셋 신호를 발생하는 제2 파워 온 리셋 신호 발생부를 포함한다. 그리고 파워 온 리셋 신호 발생 회로는, 제2 패드로 인가되는 전압 레벨 및 내부 전원 전압 레벨에 응답하여 선택 신호를 발생하는 선택 신호 발생부와, 선택 신호에 응답하여 제1 파워 온 리셋 신호와 제2 파워 온 리셋 신호 중 하나를 선택하여 파워 온 리셋 신호로 발생하는 선택부를 더 포함한다.
파워 온 리셋 신호, 내부 전원 전압, 외부 전원 전압, 기존 패드, 메모리 장치

Description

파워 온 리셋 신호 발생 회로{Power on reset signal generation circuit}
도 1a 및 도 1b는 전형적인 파워 온 리셋 신호 발생 회로와 그 동작 파형을 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 파워 온 리셋 신호 발생 회로를 설명하는 블락 다이어그램이다.
도 3a 내지 도 3b는 도 2의 제2 파워 온 리셋 신호 발생부를 설명하는 회로 다이어그램과 그 동작 파형이다.
도 4는 도 2의 선택부를 설명하는 제1 예의 회로 다이어그램이다.
도 5a 및 도 5b는 도 2의 선택 신호 발생부와 선택부를 설명하는 제2 예의 회로 다이어그램과 그 동작 파형이다.
도 6a 내지 도 6c는 도 2의 선택 신호 발생부와 선택부를 설명하는 제3 예의 회로 다이어그램과 그 동작 파형이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 파워 온 리셋 신호 발생 회로에 관한 것이다.
반도체 메모리 장치, 예컨대 DRAM은 외부 입력으로 받는 리셋 핀이 없기 때문에, DRAM의 초기화를 위한 신호가 필요하다. DRAM 초기화를 위하여, DRAM 내부에 자동적으로 파워 온 리셋 신호를 발생하는 회로가 구비된다.
도 1a는 전형적인 파워 온 리셋 신호 발생 회로를 설명하는 도면이다. 도 1a를 참조하면, 파워 온 리셋 신호 발생 회로(10)는, 내부 전원 전압(VINT)과 접지 전압(VSS) 사이에 연결되는 제1 및 제2 저항들(11, 12)과 제3 저항(13) 및 엔모스 트랜지스터(14)를 포함한다. 제1 및 제2 저항들 사이의 노드(NA)는 엔모스 트랜지스터(14)의 게이트에 연결된다. 제3 저항(13)과 엔모스 트랜지스터(14)의 드레인 사이의 노드는 제1 및 제2 인버터들(15, 16)을 통하여 파워 온 리셋 신호(VCCHB)로 발생된다.
도 1b는 파워 온 리셋 신호 발생 회로(10)의 동작 파형을 설명하는 도면이다. 도 1b를 참조하면, 내부 전원 전압(VINT)이 증가함에 따라, 제1 및 제2 저항들(11, 12)에 의해 전압 분배되는 NA 노드 전압이 증가하고, 파워 온 리셋 신호(VCCHB)도 증가한다. NA 노드 전압이 엔모스 트랜지스터(14)의 문턱 전압(Vth) 정도가 되면, 파워 온 리셋 신호(VCCHB)는 로직 로우레벨로 발생된다. 로직 로우레벨의 파워 온 리셋 신호(VCCHB)는 DRAM 내부 회로들의 동작을 리셋시키는 데 사용된다.
그런데, 파워 리셋 신호 발생 회로(10)는 내부 전원 전압(VINT) 레벨이 낮아지는 경우 파워 온 리셋 신호(VCCHB)를 발생하는 데 문제점을 지닌다. 파워 온 리셋 신호(VCCHB)가 제대로 발생되지 않으면, DRAM 전체가 먹통이 되어 추가 진행이 불가능해진다. 또한, 파워 온 리셋 신호 발생 회로(10)는 온도 변동에 따라 특정 온도에서 오동작될 수도 있는 문제점을 지닌다.
이에 따라, DRAM 내부에 자동적으로 발생되는 파워 온 리셋 신호에 문제점이 있더라도, DRAM 동작의 추가 진행이 가능하도록 외부에서 파워 온 리셋 신호를 발생시킬 수 있는 수단이 필요하다.
본 발명의 목적은 기존의 패드를 이용하여 파워 온 리셋 신호를 발생하는 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 파워 온 리셋 신호 발생 회로는, 반도체 메모리 장치의 내부에서 발생되는 내부 전원 전압에 응답하여 제1 파워 온 리셋 신호를 발생하는 제1 파워 온 리셋 신호 발생부, 제1 패드로 인가되는 전압 레벨 및 내부 전원 전압 레벨에 응답하여 제2 파워 온 리셋 신호를 발생하는 제2 파워 온 리셋 신호 발생부, 제2 패드로 인가되는 전압 레벨 및 내부 전원 전압 레벨에 응답하여 선택 신호를 발생하는 선택 신호 발생부, 그리고 선택 신호에 응답하여 제1 파워 온 리셋 신호와 제2 파워 온 리셋 신호 중 하나를 선택하여 파워 온 리셋 신호로 발생하는 선택부를 포함한다.
본 발명의 실시예들에 따라, 제1 및 상기 제2 패드들은 반도체 메모리 장치에 사용되는 기존의 패드들로, 동일한 패드일 수 있다.
본 발명의 실시예들에 따라, 제1 파워 온 리셋 신호 발생부는, 내부 전원 전 압과 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항들, 내부 전원 전압에 그 일단이 연결되는 제3 저항, 제1 저항과 제2 저항 사이의 연결 노드가 그 게이트에 연결되고 제3 저항의 다른 일단이 그 드레인에 연결되고 접지 전압이 그 소스에 연결되는 엔모스 트랜지스터, 그리고 내부 전원 전압으로 구동되고 제3 저항과 엔모스 트랜지스터의 드레인 사이의 연결 노드에 직렬 연결되어 제1 파워 온 리셋 신호를 발생하는 제1 및 제2 인버터들을 포함할 수 있다.
본 발명의 실시예들에 따라, 제2 파워 온 리셋 신호 발생부는, 제1 패드에 그 일단이 연결되는 퓨즈, 퓨즈의 다른 일단이 그 드레인 및 그 게이트에 연결되는 제1 엔모스 트랜지스터, 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 직렬 연결되고 내부 전원 전압이 그 게이트들에 연결되는 제1 피모스 트랜지스터와 제2 및 제3 엔모스 트랜지스터들, 그리고 내부 전원 전압으로 구동되고 제1 피모스 트랜지스터와 제2 엔모스 트랜지스터 사이의 연결 노드에 직렬 연결되어 제2 파워 온 리셋 신호를 발생하는 제1 및 제2 인버터들을 포함할 수 있다.
본 발명의 실시예들에 따라, 선택 신호 발생부는, 제2 패드에 그 일단이 연결되는 퓨즈, 퓨즈의 다른 일단이 그 드레인 및 그 게이트에 연결되는 제1 엔모스 트랜지스터, 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 직렬 연결되고 내부 전원 전압이 그 게이트들에 연결되는 제1 피모스 트랜지스터와 제2 및 제3 엔모스 트랜지스터들, 내부 전원 전압으로 구동되고 제1 피모스 트랜지스터와 제2 엔모스 트랜지스터 사이의 연결 노드의 로직 레벨을 래치하는 래치, 그리고 내부 전원 전압으로 구동되고 래치 출력을 입력하여 선택 신호를 발생하는 인버터를 포함할 수 있다.
본 발명의 실시예들에 따라, 선택 신호 발생부는, 제2 패드에 그 일단이 연결되는 퓨즈, 퓨즈의 다른 일단이 그 드레인 및 그 게이트에 연결되는 제1 엔모스 트랜지스터, 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 직렬 연결되고, 내부 전원 전압이 그 게이트들에 연결되는 제1 피모스 트랜지스터와 제2 및 제3 엔모스 트랜지스터들, 제1 피모스 트랜지스터와 제2 엔모스 트랜지스터 사이의 연결 노드가 그 게이트에 연결되고 접지 전압이 그 소스玲 연결되는 제4 엔모스 트랜지스터, 내부 전원 전압으로 구동되고 제4 엔모스 트랜지스터의 드레인에 연결되어 그 동작 전류가 제어되며 동작점이 2개인 2 동작점 회로, 내부 전원 전압이 그 소스에 연결되고 2 동작점 회로의 동작 전류에 따라 전류를 흘리면서 제4 엔모스 트랜지스터의 드레인이 그 게이트에 연결되는 제2 피모스 트랜지스터, 제2 피모스 트랜지스터의 드레인과 접지 전압 사이에 연결되는 저항, 그리고 내부 전원 전압으로 구동되고 제2 피모스 트랜지스터의 드레인과 저항 사이의 연결 노드에 직렬 연결되어 선택 신호를 발생하는 제1 및 제2 인버터들을 포함할 수 있다.
본 발명의 실시예들에 따라, 선택부는 내부 전원 전압으로 구동되고 제1 파워 온 리셋 신호를 입력하는 제1 인버터, 선택 신호에 응답하여 내부 전원 전압으로 구동되고 제1 인버터 출력을 입력하는 제2 인버터, 제2 인버터 출력과 접지 전압 사이에 연결되고 선택 신호가 그 게이트에 연결되는 엔모스 트랜지스터, 제2 인버터 출력 및 제2 파워 온 리셋 신호를 입력하는 노아 게이트, 그리고 노아 게이트 출력을 입력하여 파워 온 리셋 신호로 출력하는 제3 인버터를 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 파워 온 리셋 신호 발생 회로는, 반도체 메모리 장치의 내부에서 발생되는 내부 전원 전압에 응답하여 제1 파워 온 리셋 신호를 발생하는 제1 파워 온 리셋 신호 발생부, 제1 패드로 인가되는 전압 레벨 및 반도체 메모리 장치의 외부에서 인가되는 외부 전원 전압 레벨에 응답하여 제2 파워 온 리셋 신호를 발생하는 제2 파워 온 리셋 신호 발생부, 제2 패드로 인가되는 전압 레벨 및 외부 전원 전압 레벨에 응답하여 선택 신호를 발생하는 선택 신호 발생부, 그리고 선택 신호에 응답하여 제1 파워 온 리셋 신호와 제2 파워 온 리셋 신호 중 하나를 선택하여 파워 온 리셋 신호로 발생하는 선택부를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 일면에 따른 파워 온 리셋 신호 발생부는, 반도체 메모리 장치의 내부에서 발생되는 내부 전원 전압에 응답하여 제1 파워 온 리셋 신호를 발생하는 제1 파워 온 리셋 신호 발생부, 패드로 인가되는 전압 레벨 및 내부 전원 전압 레벨에 응답하여 제2 파워 온 리셋 신호를 발생하는 제2 파워 온 리셋 신호 발생부, 그리고 제1 파워 온 리셋 신호와 제2 파워 온 리셋 신호를 입력하여 파워 온 리셋 신호로 발생하는 선택부를 포함한다.
본 발명의 실시예들에 따라, 선택부는, 내부 전원 전압으로 구동되고 제1 파워 온 리셋 신호를 입력하는 제1 인버터, 내부 전원 전압에 연결되는 퓨즈를 통하여 내부 전원 전압으로 구동되고 제1 인버터 출력을 입력하는 제2 인버터, 제2 인버터 출력과 접지 전압 사이에 연결되고 선택 신호가 그 게이트에 연결되는 엔모스 트랜지스터, 제2 인버터 출력 및 제2 파워 온 리셋 신호를 입력하는 노아 게이트, 그리고 노아 게이트 출력을 입력하여 파워 온 리셋 신호로 출력하는 제3 인버터를 포함할 수 있다.
따라서, 본 발명의 파워 온 리셋 신호 발생 회로는, 반도체 메모리 장치에서 자동적으로 발생되는 제1 파워 온 리셋 신호가 불량이 되더라도, 반도체 메모리 장치의 기존 패드와 외부 전원 전압을 이용하여 제2 파워 온 리셋 신호를 발생시킨다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 파워 온 리셋 신호 발생 회로를 설명하는 블락 다이어그램이다. 도 2를 참조하면, 파워 온 리셋 신호 발생 회로(20)는 제1 파워 온 리셋 신호 발생부(10), 제2 파워 온 리셋 신호 발생부(22). 선택 신호 발생부(24), 그리고 선택부(26)를 포함한다.
제1 파워 온 리셋 신호 발생부(10)는, 앞서 설명된 도 1a의 파워 온 리셋 신호 발생부(10)와 동일하며, 제1 파워 온 리셋 신호(VCCHB_1)를 발생한다. 제2 파워 온 리셋 신호 발생부(22)는 제1 패드(21)에 인가되는 전압 레벨에 따라 제2 파워 온 리셋 신호(VCCHB_2)를 발생한다. 선택 신호 발생부(24)는 제2 패드(23)로 인가 되는 전압 레벨에 따라 선택 신호(SEL)를 발생한다. 선택부(26)는 선택 신호(SEL)에 응답하여 제1 파워 온 리셋 신호(VCCHB_1)와 제2 파워 온 리셋 신호(VCCHB_2) 중 하나를 선택하여 파워 온 리셋 신호(VCCHB)로 발생한다. 여기에서, 제1 패드(21)와 제2 패드(23)는 동일한 패드이거나 서로 다른 패드들일 수 있다. 그리고, 제1 및 제2 패드들(21, 23)은 DRAM에 사용되는 기존의 패드들 중 하나를 사용한다. 예컨대. 클럭 인에이블 신호(CKE)용 패드를 사용할 수 있다. 이에 따라, 제1 및 제2 패드들(21, 23)을 위하여 추가적인 패드 구성을 필요로 하지 않는다.
도 3a 내지 도 3b는 제2 파워 온 리셋 신호 발생부(22)를 설명하는 회로 다이어그램과 동작 파형을 설명하는 도면이다. 도 3a를 참조하면, 제2 파워 온 리셋 신호 발생부(22)는, 제1 패드(21)와 접지 전압(VSS) 사이에 직렬 연결되는 퓨즈(31), 제1 엔모스 트랜지스터(32), 제1 피모스 트랜지스터(33), 제2 엔모스 트랜지스터(34), 그리고 제3 엔모스 트랜지스터(35)를 포함한다. 제1 엔모스 트랜지스터(32)는 그 드레인과 그 게이트가 퓨즈(31)의 일단에 연결되는 다이오드 타입으로 연결된다. 제1 피모스 트랜지스터(33)와 제2 및 제3 엔모스 트랜지스터들(34, 35)의 게이트들에는 내부 전원 전압(VINT)이 연결된다. 제1 피모스 트랜지스터(33)와 제2 엔모스 트랜지스터(34) 사이의 연결 노드는 직렬 연결된 제1 및 제2 인버터들(36, 37)을 통해 제2 파워 온 리셋 신호(VCCHB_2)로 발생된다. 제1 및 제2 인버터들(36, 37)은 내부 전원 전압(VINT)으로 구동된다.
제2 파워 온 리셋 신호 발생부(22)의 동작은 도 3b에 의해 설명된다. 도 3b를 참조하면, 노멀 모드일 때, 내부 전원 전압(VINT) 레벨이 증가하여 설정된 전압 레벨이 될 때까지 제1 패드(21)는 접지 전압(VSS)의 로직 로우레벨이다. 이에 따라, 제2 파워 온 리셋 신호(VCCHB_2)는 로직 로우레벨로 발생된다. 여기에서, 노멀 모드는 제1 파워 온 리셋 신호 발생부(10)에서 발생되는 제1 파워 온 리셋 신호(PVCCHB_1)에 의해 파워 온 리셋 신호(PVCCHB)를 발생하는 모드로 설절하고, 이 후에 설명될 인에이블 모드는 제2 파워 온 리셋 신호 발생부(22)에서 발생되는 제2 파워 온 리셋 신호(PVCCHB_2)에 의해 파워 온 리셋 신호(PVCCHB)를 발생하는 모드로 설정하여 설명된다.
이 후, 인에이블 모드일 때, 제1 패드(21)에는 내부 전원 전압(VINT) 레벨의 로직 하이레벨이 미리 인가되고, 내부 전원 전압(VINT)의 레벨이 증가한다. 이에 따라, 제2 파워 온 리셋 신호(VCCHB_2)는 내부 전원 전압(VINT)을 따라서 증가하다가, 내부 전원 전압(VINT) 레벨과 제1 패드(21)에 인가된 전압 레벨 차이가 피모스 트랜지스터의 문턱 전압(Vth) 보다 작아지면 접지 전압(VSS) 레벨의 로직 로우레벨로 발생된다.
한편, 제2 파워 온 리셋 신호 발생부(22)는 내부 전원 전압(VCCHB) 대신에 외부에서 인가되는 외부 전원 전압(VEXT)을 이용할 수도 있다.
도 4는 도 2의 선택부(26)를 설명하는 제1 예의 회로 다이어그램이다. 도 4를 참조하면, 선택부(26)는, 제1 파워 온 리셋 신호 발생부(10, 도 2)에서 발생되는 제2 파워 온 리셋 신호(VCCHB_1)가 불량인 경우 대체로 로직 로우레벨로 발생된다는 점을 이용하여, 파워 온 리셋 신호(VCCHB)를 발생한다. 선택부(26)는 제1 파워 온 리셋 신호(VCCHB_1)를 입력하는 제1 인버터(42), 제1 인버터(42) 출력을 입 력하는 제2 인버터(44)를 포함한다. 제2 인버터(44)는 내부 전원 전압(VINT)과 연결되는 퓨즈(43)를 통해 구동된다. 제1 파워 온 리셋 신호(VCCHB_1)가 불량일 경우 퓨즈(43)는 커팅된다.
선택부(26)는, 제2 인버터(44)의 출력과 제2 파워 온 리셋 신호(VCCHB_2)를 입력하는 노아 게이트(46)와, 노아 게이트(46) 출력을 입력하여 파워 온 리셋 신호(VCCHB)를 출력하는 제3 인버터(48)를 더 포함한다. 선택부(26)는 제1 파워 온 리셋 신호(VCCHB_1)가 불량인 경우 제2 파워 온 리셋 신호(VCCHB_2)를 따라서 파워 온 리셋 신호(VCCHB)를 발생한다.
도 5a는 도 2의 선택 신호 발생부(24)와 선택부(26)를 설명하는 제2 예의 회로 다이어그램이다. 도 5a를 참조하면, 선택 신호 발생부(24a)는, 제2 패드(23)와 접지 전압(VSS) 사이에 직렬 연결되는 퓨즈(51), 제1 엔모스 트랜지스터(52), 제1 피모스 트랜지스터(53), 제2 엔모스 트랜지스터(54), 그리고 제3 엔모스 트랜지스터(55)를 포함한다. 제1 엔모스 트랜지스터(52)는 그 드레인과 그 게이트가 퓨즈(51)의 일단에 연결되는 다이오드 타입으로 연결된다. 제1 피모스 트랜지스터(53)와 제2 및 제3 엔모스 트랜지스터들(54, 55)의 게이트들에는 외부 전원 전압(VEXT)이 연결된다. 제1 피모스 트랜지스터(53)와 제2 엔모스 트랜지스터(54) 사이의 연결 노드는 직렬 연결된 래치(56)와 제1 인버터(59)을 통해 선택 신호(SEL)로 발생된다. 래치(56)는, 제1 피모스 트랜지스터(53)와 제2 엔모스 트랜지스터(54) 사이의 연결 노드가 그 입력에 연결되며 외부 전원 전압(VEXT)으로 구동되는 제2 인버터(57)와, 제2 인버터(57) 출력이 그 입력으로 연결되며 외부 전원 전 압(VEXT)으로 구동되는 제3 인버터(58)로 구성된다.
도 5b는 도 5a의 선택 신호 발생부(24a)의 동작 파형을 설명하는 도면이다. 도 5b를 참조하면, 노멀 모드일 때, 외부 전원 전압(VEXT) 레벨이 증가하여 설정된 전압 레벨이 될 때까지 제2 패드(23)는 접지 전압(VSS)의 로직 로우레벨이다. 이에 따라, 선택 신호(SEL)는 로직 로우레벨로 발생된다.
이 후, 인에이블 모드일 때, 제2 패드(23)에는 외부 전원 전압(VEXT) 레벨의 로직 하이레벨이 미리 인가되고, 외부 전원 전압(VEXT)의 레벨이 증가한다. 선택 신호(SEL)는 외부 전원 전압(VEXT) 레벨을 따라서 증가하다가 외부 전원 전압(VEXT) 레벨의 로직 하이레벨로 발생된다. 외부 전원 전압(VEXT) 레벨이 증가되어 제2 패드(23)에 인가된 전압 레벨 차이가 피모스 트랜지스터(53)의 문턱 전압(Vth) 보다 작아지게 되면, 피모스 트랜지스터(53)가 턴오프되고 제2 및 제3 엔모스 트랜지스터들(54, 55)이 턴온되지만, 제2 및 제3 엔모스 트랜지스터들(54, 55)은 구동력이 약한 트랜지스터들로 구성되기 때문에, 래치(56)의 입력 로직 레벨을 바꾸지 못한다. 이에 따라, 선택 신호(SEL)는 초기에 래치된 래치(56)의 로직 레벨에 의해 로직 하이레벨로 발생된다.
다시, 도 5a로 돌아가서, 선택 신호 발생부(24a)에서 발생된 선택 신호(SEL)는 선택부(26)로 제공된다. 선택부(26)는 제1 파워 온 리셋 신호(VCCHB_1)를 입력하는 제1 인버터(60)와, 제1 인버터(60) 출력을 입력하는 제2 인버터(61)를 포함한다. 제2 인버터(61)는, 내부 전원 전압(VINT)이 그 소스에 연결되고 선택 신호(SEL)가 그 게이트에 연결되는 피모스 트랜지스터(62)를 통하여 내부 전원 전 압(VINT)으로 구동된다. 제2 인버터(61)의 출력과 접지 전압(VSS) 사이에는 선택 신호(SEL)가 그 게이트에 연결되는 엔모스 트랜지스터(63)가 연결된다. 제2 인버터(61) 출력과 제2 파워 온 리셋 신호(VCCHB_2)는 노아 게이트(64)로 입력되고, 노아 게이트(64) 출력은 제3 인버터(65)를 통해 파워 온 리셋 신호(VCCHB)로 발생된다.
선택부(26)는, 노멀 모드일 때, 로직 로우레벨의 선택 신호(SEL)에 응답하는 피모스 트랜지스터(62)를 통해 제2 인버터(61)가 구동되어, 제1 파워 온 리셋 신호(VCCHB_1)가 파워 온 리셋 신호(VCCHB)로 발생된다. 그리고, 선택부(26)는, 인에이블 모드일 때, 로직 하이레벨의 선택 신호(SEL)에 의해 제2 인버터(61) 출력이 로직 로우레벨로 잡히고 제2 파워 온 리셋 신호(VCCHB_2)가 파워 온 리셋 신호(VCCHB)로 발생된다.
도 6a는 도 2의 선택 신호 발생부(24)와 선택부(26)를 설명하는 제3 예의 회로 다이어그램이다. 도 6a를 참조하면, 선택 신호 발생부(24b)는, 제2 패드(23)와 접지 전압(VSS) 사이에 직렬 연결되는 퓨즈(71), 제1 엔모스 트랜지스터(72), 제1 피모스 트랜지스터(73), 제2 엔모스 트랜지스터(74), 그리고 제3 엔모스 트랜지스터(75)를 포함한다. 제1 엔모스 트랜지스터(72)는 그 드레인과 그 게이트가 퓨즈(51)의 일단에 연결되는 다이오드 타입으로 연결된다. 제1 피모스 트랜지스터(73)와 제2 및 제3 엔모스 트랜지스터들(74, 75)의 게이트들에는 외부 전원 전압(VEXT)이 연결된다. 제1 피모스 트랜지스터(73)와 제2 엔모스 트랜지스터(74) 사이의 연결 노드는 제4 엔모스 트랜지스터(76)의 게이트에 연결된다. 제4 엔모스 트 랜지스터(76)의 드레인은, 그 소스가 외부 전원 전압(VEXT)에 연결되는 제2 피모스 트랜지스터(83)의 게이트에 연결된다. 제2 피모스 트랜지스터(83)의 드레인과 접지 전압(VSS) 사이에 저항(84)이 연결된다. 제2 피모스 트랜지스터(83)의 드레인과 저항(84) 사이의 연결 노드는 직렬 연결된 제1 및 제2 인버터들(85, 86)을 통해 선택 신호(SEL)로 발생된다. 제1 및 제2 인버터들(85, 86)은 외부 전원 전압(VEXT)으로 구동된다.
그리고, 선택 신호 발생부(24b)는 제4 엔모스 트랜지스터(76)의 드레인에 연결되는 2 동작점 회로(77)를 더 포함한다. 2 동작점 회로(77)는, 외부 전원 전압(VEXT)이 그 소스들에 연결되고 제4 엔모스 트랜지스터(76)의 드레인이 그 게이트들에 연결되는 제3 및 제4 피모스 트랜지스터들(78, 79)을 포함한다. 제3 피모스 트랜지스터(78)의 드레인과 접지 전압(VSS) 사이에는 제5 엔모스 트랜지스터(80)가 연결된다. 제4 피모스 트랜지스터(76)의 드레인은 그 게이트와 연결되고 제6 엔모스 트랜지스터(81)의 드레인에 연결된다. 제6 엔모스 트랜지스터(81)는, 제5 엔모스 트랜지스터(80)의 드레인이 그 게이트에 연결되고, 제5 엔모스 트랜지스터(80)의 게이트가 그 소스에 연결되고, 접지 전압(VSS)이 그 소스에 연결된다.
2 동작점 회로(77)은, 도 6b에 도시된 바와 같이, 외부 전원 전압(VEXT)에 따라 2개의 동작점들(Q1, Q2)을 갖는다. 도 6b의 2 동작점 회로(77) 동작과 연계한 선택 신호 발생부(24b)의 동작 파형은 도 6c와 같다.
도 6c를 참조하면, 노멀 모드일 때, 외부 전원 전압(VEXT) 레벨이 증가하여 설정된 전압 레벨이 될 때까지 제2 패드(23)는 접지 전압(VSS)의 로직 로우레벨이 다. 제4 엔모스 트랜지스터(76)는 턴오프 상태에 있고, 2 동작점 회로(77)는 제2 동작점(Q2)에 상태에 있으면서 동작 전류(I)를 흘린다. 2 동작점 회로(77)의 동작 전류(I)를 따라서 제2 피모스 트랜지스터(83)와 저항(84)으로 동작 전류(I)가 흐른다. 그런데, 동작 전류(I)에 의해 저항값이 작은 저항(84)에 걸리는 전압 레벨이 낮기 때문에, 선택 신호(SEL)는 로직 로우레벨로 발생된다.
이 후, 인에이블 모드일 때, 제2 패드(23)에는 외부 전원 전압(VEXT) 레벨의 로직 하이레벨이 미리 인가되고, 외부 전원 전압(VEXT)의 레벨이 증가한다. 턴온된 제1 피모스 트랜지스터(73)에 의해 제4 엔모스 트랜지스터(76)가 턴온된다. 외부 전원 전압(VEXT) 레벨이 증가되어 제2 패드(23)에 인가된 전압 레벨 차이가 피모스 트랜지스터(53)의 문턱 전압(Vth) 보다 작아지게 되면, 피모스 트랜지스터(53)가 턴오프되고 제2 및 제3 엔모스 트랜지스터들(54, 55)이 턴온되지만, 제2 및 제3 엔모스 트랜지스터들(54, 55)은 구동력이 약한 트랜지스터들로 구성되기 때문에, 턴온된 제4 엔모스 트랜지스터(76)를 턴오프시키지는 못한다. 이에 따라, 제2 피모스 트랜지스터(83)가 완전히 턴온되어, 선택 신호(SEL)는 로직 하이레벨로 발생된다.
다시, 도 6a를 참조하면, 선택 신호 발생부(24b)에서 발생된 선택 신호(SEL)는 선택부(26)로 제공된다. 선택부(26)는 앞서 도 5a에서 설명한 선택부(26)와 동일하다. 설명의 중복을 피하기 위하여, 구체적인 설명은 생략된다. 선택부(26)는 노멀 모드일 때, 로직 로우레벨의 선택 신호(SEL)에 응답하는 피모스 트랜지스터(62)를 통해 제2 인버터(61)가 구동되어, 제1 파워 온 리셋 신호(VCCHB_1)가 파워 온 리셋 신호(VCCHB)로 발생된다. 그리고, 선택부(26)는, 인에이블 모드일 때, 로직 하이레벨의 선택 신호(SEL)에 의해 제2 인버터(61) 출력이 로직 로우레벨로 잡히고 제2 파워 온 리셋 신호(VCCHB_2)가 파워 온 리셋 신호(VCCHB)로 발생된다.
한편, 선택 신호 발생부들(24a, 24b)와 선택부(26)의 실시예들은 외부 전원 전압(VEXT)으로 구동되는 것으로 설명되고 있으나, 외부 전원 전압(VEXT) 대신에 내부 전원 전압(VINT)을 사용할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 파워 온 리셋 신호 발생 회로는, 반도체 메모리 장치에서 자동적으로 발생되는 제1 파워 온 리셋 신호가 불량이 되더라도, 반도체 메모리 장치의 기존 패드와 외부 전원 전압을 이용하여 제2 파워 온 리셋 신호를 발생시킨다.

Claims (21)

  1. 반도체 메모리 장치를 초기화시키는 파워 온 리셋 신호를 발생하는 회로에 있어서,
    상기 반도체 메모리 장치의 내부에서 발생되는 내부 전원 전압에 응답하여 제1 파워 온 리셋 신호를 발생하는 제1 파워 온 리셋 신호 발생부;
    제1 패드로 인가되는 전압 레벨 및 상기 내부 전원 전압 레벨에 응답하여 제2 파워 온 리셋 신호를 발생하는 제2 파워 온 리셋 신호 발생부;
    제2 패드로 인가되는 전압 레벨 및 상기 내부 전원 전압 레벨에 응답하여 선택 신호를 발생하는 선택 신호 발생부; 및
    상기 선택 신호에 응답하여 상기 제1 파워 온 리셋 신호와 상기 제2 파워 온 리셋 신호 중 하나를 선택하여 상기 파워 온 리셋 신호로 발생하는 선택부를 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  2. 제1항에 있어서, 상기 제1 및 상기 제2 패드들은
    상기 반도체 메모리 장치에 사용되는 기존의 패드들인 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  3. 제2항에 있어서, 상기 제1 및 상기 제2 패드들은
    상기 반도체 메모리 장치에 사용되는 동일한 패드인 것을 특징으로 하는 파 워 온 리셋 신호 발생 회로.
  4. 제1항에 있어서, 상기 제1 파워 온 리셋 신호 발생부는
    상기 내부 전원 전압과 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항들;
    상기 내부 전원 전압에 그 일단이 연결되는 제3 저항;
    상기 제1 저항과 상기 제2 저항 사이의 연결 노드가 그 게이트에 연결되고, 상기 제3 저항의 다른 일단이 그 드레인에 연결되고, 상기 접지 전압이 그 소스에 연결되는 엔모스 트랜지스터; 및
    상기 내부 전원 전압으로 구동되고, 상기 제3 저항과 상기 엔모스 트랜지스터의 드레인 사이의 연결 노드에 직렬 연결되어 상기 제1 파워 온 리셋 신호를 발생하는 제1 및 제2 인버터들을 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  5. 제1항에 있어서, 상기 제2 파워 온 리셋 신호 발생부는
    상기 제1 패드에 그 일단이 연결되는 퓨즈;
    상기 퓨즈의 다른 일단이 그 드레인 및 그 게이트에 연결되는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 직렬 연결되고, 상기 내부 전원 전압이 그 게이트들에 연결되는 제1 피모스 트랜지스터와 제2 및 제3 엔모스 트랜지스터들; 및
    상기 내부 전원 전압으로 구동되고, 상기 제1 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이의 연결 노드에 직렬 연결되어 상기 제2 파워 온 리셋 신호를 발생하는 제1 및 제2 인버터들을 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  6. 제1항에 있어서, 상기 선택 신호 발생부는
    상기 제2 패드에 그 일단이 연결되는 퓨즈;
    상기 퓨즈의 다른 일단이 그 드레인 및 그 게이트에 연결되는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 직렬 연결되고, 상기 내부 전원 전압이 그 게이트들에 연결되는 제1 피모스 트랜지스터와 제2 및 제3 엔모스 트랜지스터들;
    상기 내부 전원 전압으로 구동되고, 상기 제1 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이의 연결 노드의 로직 레벨을 래치하는 래치; 및
    상기 내부 전원 전압으로 구동되고, 상기 래치 출력을 입력하여 상기 선택 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  7. 제1항에 있어서, 상기 선택 신호 발생부는
    상기 제2 패드에 그 일단이 연결되는 퓨즈;
    상기 퓨즈의 다른 일단이 그 드레인 및 그 게이트에 연결되는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 직렬 연결되고, 상기 내부 전원 전압이 그 게이트들에 연결되는 제1 피모스 트랜지스터와 제2 및 제3 엔모스 트랜지스터들;
    상기 제1 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이의 연결 노드가 그 게이트에 연결되고, 상기 접지 전압이 그 소스에 연결되는 제4 엔모스 트랜지스터;
    상기 내부 전원 전압으로 구동되고, 상기 제4 엔모스 트랜지스터의 드레인에 연결되어 그 동작 전류가 제어되며 동작점이 2개인 2 동작점 회로;
    상기 내부 전원 전압이 그 소스에 연결되고, 상기 2 동작점 회로의 상기 동작 전류에 따라 전류를 흘리면서 상기 제4 엔모스 트랜지스터의 드레인이 그 게이트에 연결되는 제2 피모스 트랜지스터;
    상기 제2 피모스 트랜지스터의 드레인과 상기 접지 전압 사이에 연결되는 저항; 및
    상기 내부 전원 전압으로 구동되고, 상기 제2 피모스 트랜지스터의 드레인과 상기 저항 사이의 연결 노드에 직렬 연결되어 상기 선택 신호를 발생하는 제1 및 제2 인버터들을 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  8. 제1항에 있어서, 상기 선택부는
    상기 내부 전원 전압으로 구동되고, 상기 제1 파워 온 리셋 신호를 입력하는 제1 인버터;
    상기 선택 신호에 응답하여 상기 내부 전원 전압으로 구동되고, 상기 제1 인버터 출력을 입력하는 제2 인버터;
    상기 제2 인버터 출력과 접지 전압 사이에 연결되고 상기 선택 신호가 그 게이트에 연결되는 엔모스 트랜지스터;
    상기 제2 인버터 출력 및 상기 제2 파워 온 리셋 신호를 입력하는 노아 게이트; 및
    상기 노아 게이트 출력을 입력하여 상기 파워 온 리셋 신호로 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  9. 반도체 메모리 장치를 초기화시키는 파워 온 리셋 신호를 발생하는 회로에 있어서,
    상기 반도체 메모리 장치의 내부에서 발생되는 내부 전원 전압에 응답하여 제1 파워 온 리셋 신호를 발생하는 제1 파워 온 리셋 신호 발생부;
    제1 패드로 인가되는 전압 레벨 및 상기 반도체 메모리 장치의 외부에서 인가되는 외부 전원 전압 레벨에 응답하여 제2 파워 온 리셋 신호를 발생하는 제2 파워 온 리셋 신호 발생부;
    제2 패드로 인가되는 전압 레벨 및 상기 외부 전원 전압 레벨에 응답하여 선택 신호를 발생하는 선택 신호 발생부; 및
    상기 선택 신호에 응답하여 상기 제1 파워 온 리셋 신호와 상기 제2 파워 온 리셋 신호 중 하나를 선택하여 상기 파워 온 리셋 신호로 발생하는 선택부를 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  10. 제9항에 있어서, 상기 제1 및 상기 제2 패드들은
    상기 반도체 메모리 장치에 사용되는 기존의 패드들인 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  11. 제9항에 있어서, 상기 제1 및 상기 제2 패드들은
    상기 반도체 메모리 장치에 사용되는 동일한 패드인 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  12. 제9항에 있어서, 상기 제1 파워 온 리셋 신호 발생부는
    상기 내부 전원 전압과 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항들;
    상기 내부 전원 전압에 그 일단이 연결되는 제3 저항;
    상기 제1 저항과 상기 제2 저항 사이의 연결 노드가 그 게이트에 연결되고, 상기 제3 저항의 다른 일단이 그 드레인에 연결되고, 상기 접지 전압이 그 소스에 연결되는 엔모스 트랜지스터; 및
    상기 내부 전원 전압으로 구동되고, 상기 제3 저항과 상기 엔모스 트랜지스터의 드레인 사이의 연결 노드에 직렬 연결되어 상기 제1 파워 온 리셋 신호를 발 생하는 제1 및 제2 인버터들을 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  13. 제9항에 있어서, 상기 제2 파워 온 리셋 신호 발생부는
    상기 제1 패드에 그 일단이 연결되는 퓨즈;
    상기 퓨즈의 다른 일단이 그 드레인 및 그 게이트에 연결되는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 직렬 연결되고, 상기 외부 전원 전압이 그 게이트들에 연결되는 제1 피모스 트랜지스터와 제2 및 제3 엔모스 트랜지스터들; 및
    상기 외부 전원 전압으로 구동되고, 상기 제1 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이의 연결 노드에 직렬 연결되어 상기 제2 파워 온 리셋 신호를 발생하는 제1 및 제2 인버터들을 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  14. 제9항에 있어서, 상기 선택 신호 발생부는
    상기 제2 패드에 그 일단이 연결되는 퓨즈;
    상기 퓨즈의 다른 일단이 그 드레인 및 그 게이트에 연결되는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 직렬 연결되고, 상 기 외부 전원 전압이 그 게이트들에 연결되는 제1 피모스 트랜지스터와 제2 및 제3 엔모스 트랜지스터들;
    상기 외부 전원 전압으로 구동되고, 상기 제1 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이의 연결 노드의 로직 레벨을 래치하는 래치; 및
    상기 외부 전원 전압으로 구동되고, 상기 래치 출력을 입력하여 상기 선택 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  15. 제9항에 있어서, 상기 선택 신호 발생부는
    상기 제2 패드에 그 일단이 연결되는 퓨즈;
    상기 퓨즈의 다른 일단이 그 드레인 및 그 게이트에 연결되는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 직렬 연결되고, 상기 외부 전원 전압이 그 게이트들에 연결되는 제1 피모스 트랜지스터와 제2 및 제3 엔모스 트랜지스터들;
    상기 제1 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이의 연결 노드가 그 게이트에 연결되고, 상기 접지 전압이 그 소스에 연결되는 제4 엔모스 트랜지스터;
    상기 외부 전원 전압으로 구동되고, 상기 제4 엔모스 트랜지스터의 드레인에 연결되어 그 동작 전류가 제어되고, 동작점이 2개인 2 동작점 회로;
    상기 외부 전원 전압이 그 소스에 연결되고, 상기 2 동작점 회로의 상기 동작 전류에 따라 전류를 흘리면서 상기 제4 엔모스 트랜지스터의 드레인이 그 게이트에 연결되는 제2 피모스 트랜지스터;
    상기 제2 피모스 트랜지스터의 드레인과 상기 접지 전압 사이에 연결되는 저항; 및
    상기 외부 전원 전압으로 구동되고, 상기 제2 피모스 트랜지스터의 드레인과 상기 저항 사이의 연결 노드에 직렬 연결되어 상기 선택 신호를 발생하는 제1 및 제2 인버터들을 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  16. 제9항에 있어서, 상기 선택부는
    상기 외부 전원 전압으로 구동되고, 상기 제1 파워 온 리셋 신호를 입력하는 제1 인버터;
    상기 선택 신호에 응답하여 상기 외부 전원 전압으로 구동되고, 상기 제1 인버터 출력을 입력하는 제2 인버터;
    상기 제2 인버터 출력과 접지 전압 사이에 연결되고 상기 선택 신호가 그 게이트에 연결되는 엔모스 트랜지스터;
    상기 제2 인버터 출력 및 상기 제2 파워 온 리셋 신호를 입력하는 노아 게이트; 및
    상기 노아 게이트 출력을 입력하여 상기 파워 온 리셋 신호로 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  17. 반도체 메모리 장치를 초기화시키는 파워 온 리셋 신호를 발생하는 회로에 있어서,
    상기 반도체 메모리 장치의 내부에서 발생되는 내부 전원 전압에 응답하여 제1 파워 온 리셋 신호를 발생하는 제1 파워 온 리셋 신호 발생부;
    패드로 인가되는 전압 레벨 및 상기 내부 전원 전압 레벨에 응답하여 제2 파워 온 리셋 신호를 발생하는 제2 파워 온 리셋 신호 발생부; 및
    상기 제1 파워 온 리셋 신호와 상기 제2 파워 온 리셋 신호를 입력하여 상기 파워 온 리셋 신호로 발생하는 선택부를 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  18. 제17항에 있어서, 상기 패드는
    상기 반도체 메모리 장치에 사용되는 기존의 패드인 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  19. 제17항에 있어서, 상기 제1 파워 온 리셋 신호 발생부는
    상기 내부 전원 전압과 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항들;
    상기 내부 전원 전압에 그 일단이 연결되는 제3 저항;
    상기 제1 저항과 상기 제2 저항 사이의 연결 노드가 그 게이트에 연결되고, 상기 제3 저항의 다른 일단이 그 드레인에 연결되고, 상기 접지 전압이 그 소스에 연결되는 엔모스 트랜지스터; 및
    상기 내부 전원 전압으로 구동되고, 상기 제3 저항과 상기 엔모스 트랜지스터의 드레인 사이의 연결 노드에 직렬 연결되어 상기 제1 파워 온 리셋 신호를 발생하는 제1 및 제2 인버터들을 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  20. 제17항에 있어서, 상기 제2 파워 온 리셋 신호 발생부는
    상기 제1 패드에 그 일단이 연결되는 퓨즈;
    상기 퓨즈의 다른 일단이 그 드레인 및 그 게이트에 연결되는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스와 접지 전압 사이에 직렬 연결되고, 상기 내부 전원 전압이 그 게이트들에 연결되는 제1 피모스 트랜지스터와 제2 및 제3 엔모스 트랜지스터들; 및
    상기 내부 전원 전압으로 구동되고, 상기 제1 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이의 연결 노드에 직렬 연결되어 상기 제2 파워 온 리셋 신호를 발생하는 제1 및 제2 인버터들을 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
  21. 제17항에 있어서, 상기 선택부는
    상기 내부 전원 전압으로 구동되고, 상기 제1 파워 온 리셋 신호를 입력하는 제1 인버터;
    상기 내부 전원 전압에 연결되는 퓨즈를 통하여 상기 내부 전원 전압으로 구동되고, 상기 제1 인버터 출력을 입력하는 제2 인버터;
    상기 제2 인버터 출력과 접지 전압 사이에 연결되고 상기 선택 신호가 그 게이트에 연결되는 엔모스 트랜지스터;
    상기 제2 인버터 출력 및 상기 제2 파워 온 리셋 신호를 입력하는 노아 게이트; 및
    상기 노아 게이트 출력을 입력하여 상기 파워 온 리셋 신호로 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 파워 온 리셋 신호 발생 회로.
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* Cited by examiner, † Cited by third party
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