KR0177774B1 - 반도체 메모리 장치의 초기화 회로 - Google Patents

반도체 메모리 장치의 초기화 회로 Download PDF

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Abstract

반도체 메모리 장치의 초기화 회로에 관한 것으로, 특히 외부로부터의 제어신호에 응답하여 칩내의 회로를 초기화하여 전원전압의 불안정에 의한 초기화의 오동작을 방지하는 초기화 회로이다. 상기의 반도체 메모리 장치의 초기화 회로는 반도체 메모리 장치의 동작을 활성화하는 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호 및 모스선택신호가 CBR모드로 입력시에 초기화 신호를 발생하여 반도체 메모리 장치내의 각회로를 어드레스 스트로브 신호의 활성화 기간내에 초기화한다.

Description

반도체 메모리 장치의 초기화 회로
제1도는 종래의 반도체 메모리 장치의 초기화 회로도.
제2도는 제1도의 동작을 설명하기 위한 동작 타이밍도.
제3도는 본 발명의 실시예에 따른 반도체 메모리 장치의 초기화 회로도.
제4도는 제3도의 동작을 설명하기 위한 동작 타이밍도.
본 발명은 반도체 메모리 장치의 초기화(initialization) 회로에 관한 것으로, 특히 외부로부터의 제어신호에 응답하여 칩내의 회로를 초기화하여 전원전압의 불안정에 의한 초기 오동작을 해소하는 반도체 메모리 장치의 초기화 회로에 관한 것이다.
반도체 메모리 장치는 점차적으로 고집적(high density)화·고용량화 되어가고 그 기능도 매우 다양하게 설계되어 회로들의 기능도 복잡하여 지고 있다. 이러한, 반도체 메모리 장치는 칩내부에 위치되어진 구성요소 및 특정 기능을 수행하는 회로들을 리세트하여 초기 동작 조건을 설정하는 초기화 회로를 가지고 있다. 통상, 이러한 초기화 회로는 외부로부터 초기 공급되는 전원전압 Vcc의 레벨 상태를 검출하여 소정 시간 동안 제1논리 혹은 이와 상반된 제2논리를 갖는 리세트 펄스를 발생하는 파워-온 리세트 회로로 불린다. 이러한, 파워-온 리세트 회로는 전원전압의 초기 공급(Power-up)에 따른 전압 레벨을 검출하여 미리 설정된 소정의 레벨 이상으로 입력될 때 칩의 내부회로의 동작을 초기화하는 펄스 신호를 발생하도록 구성되며, 이의 상세한 구성 및 동작 관계를 설명하면 하기와 같다.
제1도는 종래의 반도체 메모리 장치의 초기화 회로도로서, 전원전압 Vcc의 입력 상태를 검출하여 전원전압 검출신호 øVCCH를 발생하는 전압검출부 12와, 상기 전원전압 Vcc의 입력 상태가 안정화된 후 백바이어스 전압 VBB를 발생하고 이를 검출하여 백바이어스 검출펄스 øDETB를 출력하는 백바이어스 전압발생부 14와, 상기 전원전압 검출신호 øVCCH의 입력으로부터 상기 백바이어스 검출펄스 øDETB의 입력시까지 초기화 펄스 øINIT를 발생하는 펄스발생기 16으로 구성된다. 이 때, 상기의 펄스발생기 16은 상기 전원전압 검출신호 VCCH의 입력에 의해 출력노드가 하이로 세트되고 상기 백바이어스 검출펄스 øDETB에 의해 리세트 되어 출력노드가 하이로 리세트 되는 플립플롭의 구성을 갖는다.
제2도는 제1도의 동작을 설명하기 위한 동작 타이밍도로서, 제1도에 도시된 각 부분의 동작을 나타낸다.
지금, 외부로부터의 칩의 내부로 제2도와 같이 0볼트로부터 서서히 증가되는 전원전압 Vcc가 인가되면, 전원전압 검출부 12는 입력되는 전원전압 Vcc의 레벨이 0볼트로부터 시간의 변화에 따라 칩의 동작 레벨까지 상승되는 전압레벨, 예를들면, 약 3볼트의 레벨까지 상승되는 상태를 검출하고 적정 시간 후 로우로 천이 되는 전원전압 검출신호 øVCCH를 제2도와 같이 출력한다. 상기와 같이 출력되는 전원전압 검출신호 øVCCH는 플립플롭 16내의 인버터 18의 입력노드 18에 공급된다. 상기 인버터 18은 제2도와 같이 입력되는 전원전압 검출신호 øVCCH의 제1레벨, 즉 로우의 신호에 응답하여 제2입력 노드중 하나의 입력노드가 서로 다른 출력노드에 크로스 접속된 낸드게이트 20, 22로 구성된 R-S플립플롭을 세트하여 인버터 24에 제2도와 같이 하이로 천이 되는 초기화 신호 øINIT를 발생한다. 이는 인버터 18의 출력노드로부터 논리 하이의 신호가 출력되는 상태에서 또 다른 낸드게이트 22의 일측 입력 노드로 논리 로우의 신호가 입력될 때까지 유지된다.
한편, 외부로부터 입력되는 전원전압 Vcc에 의해 동작되는 백바이어스 발생부 14는 입력되는 전원전압 Vcc의 레벨에 의해 입력 전압이 미리 설정된 전압의 레벨, 예를들면, 약 3볼트의 전압레벨로 안정화되면 제2도와 같은 음전압(negative voltage) -V로된 백바이어스 VBB를 발생한다. 그리고, 상기와 같이 발생되는 음전압 -V의 레벨에 안정화되면 로우로 천이되는 백바이어스 검출신호 øDETB를 제2도와 같이 발생한다. 이 때, 안정화된 백바이어스 VBB의 전압 레벨은 약 -3볼트 정도이다. 상기와 같이 로우로 천이되는 백바이어스 검출신호 øDETB가 플립플롭 16내의 2입력 낸드게이트 22의 일측 입력 노드로 공급되면, 2개의 낸드게이트 20, 22로 구성된 R-S플립플롭은 리세트되어 낸드게이트 20의 출력노드로는 논리 로우로 천이되는 초기화 신호 øINIT가 발생딘다. 상기와 같이 발생된 초기화회로 øINIT는 두개의 인버터 24,26을 통하여 칩내의 각 회로의 리세트노드로 공급되어 각 회로부를 초기화시킨다.
그러나, 상기 제1도와 같은 회로는 외부로부터 칩내부로 입력되는 전원전압 Vcc의 레벨에 따른 초기화 신호 øINIT를 발생하기 때문에 전원전압 Vcc의 입력이 불안정한 경우에는 오동작 하게 되는 문제점을 갖고 있었다. 일 예를들면, 외부로부터 입력되는 전원전압 Vcc가 0볼트로부터 칩의 안정된 동작을 보장하는 레벨까지 상승되는 시간이 약 수밀리초(ms)[노말하게는 약 200㎲임]이상이거나, 외부로부터 입력되는 전원전압 Vcc의 레벨이 칩내의 구성요소들의 동작전압 보다 낮게 입력되는 경우 제1도에 도시된 전원전압 검출회로 12가 오동작되어 전원전압 검출펄스 øVCCH가 비정상적으로 출력하게 된다. 상기와 같이 전원전압 검출회로 12가 오동작 되면 플립플롭 16으로부터 출력되는 초기화 신호 øINIT의 출력 주기가 제2도의 점선과 같이 매우 짧거나 출력되지 않아 칩내의 회로들을 초기화시키기 못하게 되는 문제가 발생한다.
따라서, 본 발명의 목적은 외부로부터 입력되는 제어신호들이 미리 설정된 조건을 가질 때 응답하여 칩내의 회로를 초기화하는 반도체 메모리 장치의 초기화 회로를 제공함에 있다.
본 발명의 다른 목적은 파워-업시에 전원전압의 불안정에 의해 파워-업 리세트 회로가 오동작 되더라도 별도의 기능 정보의 입력에 응답하여 칩내부의 회로를 초기화시키는 초기화 회로를 제공함에 있다.
본 발명의 또다른 목적은 CBR(CAS before RAS)모드의 상태에서 입력되는 모드제어신호의 입력에 응답하여 칩내의 회로를 초기화하는 반도체 메모리 장치 장치의 리세트 회로를 제공함에 있다.
본 발명의 또다른 목적은 전원전압의 입력 및 미리 설정된 동작모드의 제어신호의 선택적 입력에 응답하여 칩내의 회로를 리세트하는 반도체 메모리 장치 장치의 초기화 회로를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명은 리세트 신호에 응답하여 초기화 되는 회로들을 구비한 반도체 메모리 장치의 초기화 회로에 있어서, 칩의 외부로부터 공급되는 전원전압의 입력에 응답하여 제1초기화 신호를 발생하는 제1초기화 발생수단과, 칩의 외부로부터 입력되는 제1제어신호 및 제2제어신호의 활성화에 응답하여 상기 제1제어신호의 활성화 구간 내에서 소정의 제어클럭을 발생하는 제어클럭 발생수단과, 상기 제어클럭을 모드선택신호와 논리 조합하여 초기화 신호를 발생하는 제2초기화 신호 발생수단과, 상기 발생된 제1 및 제2초기화 신호를 각각 소정 기간동안 래치하여 칩내부의 각 회로에 공급하는 래치수단으로 구성함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.
제3도는 본 발명 실시예에 따른 반도체 메모리 장치의 초기화 회로도로서, 이는 전술한 제1도의 구성에 CBR모드에서 입력되는 모드제어신호에 응답하여 제2초기화신호를 발생하는 제2초기화신호 발생부 46과, 상기 펄스발생기 16으로부터 출력되는 초기화 신호의 입력을 래치하여 칩내의 초기화신호 노드로 공급하고 상기 제2초기화신호의 입력에 응답하여 상기 초기화신호 노드로 이를 전송하는 전송부 56으로 구성되어 있다.
제4도는 제3도의 동작을 설명하기 위한 동작 타이밍도로서, 제3도에 도시된 제2초기화신호 발생부 46의 동작 타이밍도이다.
상기 제4도에 도시된 동작 타이밍도를 참조하여 제3도의 동작을 상세히 설명하면 하기와 같다.
지금, 전원전압 Vcc가 파워-업에 의해 초기 공급되면 제3도에 도시된 전압검출부 12, 백바이어스 발생부 14, 펄스발생기 16들로 구성된 제1초기화 신호 발생부는 제2도에서 설명한 바와 같은 초기화 신호 øINIT를 발생하여 전송부 56내의 노아게이트 50의 일측 노드로 공급한다. 이 때, 노아게이트 50의 또다른 입력노드의 입력은 로우의 상태이다.
상기와 같이 파워-업에 의해 전원전압 Vcc가 초기에 공급되면 전송부 56의 노아게이트 50은 로우의 신호를 발생한다. 이 때, 상기 노아게이트 50의 출력은 인버터 52와 54의 입력 노드로 공급되어진다. 따라서, 초기 전원전압 Vcc의 투입에 의해 소정 기간동안 제1논리, 예를들면, 하이의 상태를 갖는 초기화 신호 øINIT가 발생되면 상기 인버터 52로부터 출력되는 신호 하이가 상기 노아게이트 50의 또다른 일측 입력노드로 공급됨으로써 상기 플립플롭 16으로부터 논리 하이상태로 출력되는 초기화 신호 øINIT를 래치하여 칩내의 각회로에 리세트 회로 øRST로 공급하게 된다. 이 때, 칩내에 위치되어 리세트 신호 øRST를 공급받는 모든 회로들을 초기화 상태를 유지한다.
한편, 상기의 리세트 신호 øRST에 의해 초기화된 상태에서 미리 설정된 진리 테이블(true table)의 값을 만족하는 외부의 리세트 정보들이 제2초기화신호 발생부 46으로 입력되면, 상기 제2초기화신호 발생부 46은 소정 시간 동안 하이의 논리를 갖는 제2초기화신호 øSET를 활성화시킨다. 여기서, 리세트 정보라 함은 반도체 메모리 장치내의 메모리셀을 선택하기 위한 제1제어신호와 제2제어신호, 예를들면, 로우 어드레스 스트로브 신호 RASB(RASB=)와 컬럼 어드레스 스트로브 신호 CASB(CASB=) 및 반도체 메모리 장치의 동작 모드를 설정하는 모드선택회로 DSF이다.
상기 세개의 리세트 정보가 제4도에 도시되어진 바와 같이 CBR(CAS before RAS)모드로 입력되면 세개의 입력버퍼 28,30,32들 각각은 제4도에 도시되어진 바와 같이 로우 어드레스 클럭 øR, 컬럼 어드레스 클럭 øC, 모드선택클럭 øDSF들을 발생한다. 이 때, 상기 모드선택클럭 øDSF는 제4도와 같이 상기 지연된 로우 어드레스 클럭 øMSH가 제4도와 같이 로우로 될 때까지 하이의 상태로 래치되어 출력된다. 이를 위해서 상기 입력버퍼 32에는 지연된 클럭 øMSH이 입력된다.
상기 입력버퍼 28과 30의 출력 단자에 두개의 입력노드중 일측의 입력노드가 각각 접속되고 각각의 출력 단자가 또다른 입력노드에 접속된 낸드게이트 34, 36들은 상기 입력버퍼 30의 출력 단자로부터 출력되는 컬럼 어드레스 클럭 øC의 하이레벨에 의해 제4도와 같이 하이로 천이되는 제어클럭 øCTL를 발생한다. 이와 같이 발생된 제어클럭 øCTL은 상기 입력버퍼 28의 출력을 일측노드로 입력하는 낸드게이트 38의 또다른 입력노드로 공급된다. 따라서, 상기 낸드게이트 38은 상기 제어클럭 øCTL과 입력버퍼 28로부터 출력하는 로우 어드레스 클럭 øR을 부논리 곱하여 로우 어드레스 스트로브 신호의 구간내의 제어클럭 øLR를 발생한다.
상기와 같이 발생된 제어클럭 øLR은 인버터 34에 의해 반전된 모드선택 클럭 øDSFB를 일측 입력노드로 입력하는 노아게이트 40의 또다른 입력노드로 공급된다. 따라서, 상기 노아게이트 40은 제4도와 같이 논리 하이로 천이되는 제2초기화 신호 øSET를 트랜스미션 게이트 42에 입력시키게 된다. 상기 트랜스미션 게이트 42는 지연된 로우 어드레스 클럭 øMSH의 하이의 입력에 의해 온 스위칭되어 상기 노아게이드 40으로부터 출력되는 제2초기화 신호øSET를 전송부 56내의 노아게이트의 타측 입력노드로 공급한다.
이 때, 상기 전송부 56내의 노아게이트 50은 파워-업 후 소정 시간이 경과되었을 때 제1도의 설명에서 기술한 바와 같이 로우상태로 천이되는 제1초기화 신호 øINIT와 상기와 같은 논리 하이상태의 제2초기화신호 øSET를 부논리곱하여 논리 로우의 신호를 인버터 52와 54의 각각의 입력노드로 공급한다. 따라서, 상기 인버터 54의 출력 노드로부터는 전술한 바와 같이 논리 하이의 리세트 신호 øRST가 출력되어 칩내의 각 회로부들을 초기화하게 된다.
상기의 리세트 시간은 컬럼 어드레스 스트로브 신호 CASB가 논리 하이로 천이되어지면 입력버퍼 30으로부터 출력되는 컬럼 어드레스 클럭 øC가 로우로 천이되어진다. 따라서, 로우 어드레스 스트로브 신호 RASB가 로우로 활성화된 상태에서 컬럼 어드레스 스트로브 신호 CASB가 하이로 천이되면 제2초기화 신호 øSET는 로우로 천이되어 짐으로써 전송부 56의 출력도 변화된다.
상기한 바와 같이 제3도와 같은 구성을 갖는 본 발명의 회로는 파워-업에 따른 리세트 신호 øRST의 발생과 리세트 모드를 만족하는 리세트 정보의 입력에 의해 신호 øRST를 다시 발생함을 알 수 있다. 즉, 미리 설정된 리세트 정보들의 입력에 응답하여 로우 어드레스 스트로브 신호의 활성화 기간내에 소정의 주기를 갖는 제2초기화신호 øSET를 발생하여 리세트 신호 øRST로서 출력함으로써 파워-업에 의한 리세트 신호 øINIT가 오동작하더라도 칩의 리세트 동작을 정확히 실행할 수 있다.
상기한 실시예에서는 파워-업 리세트 회로와 리세트 정보의 입력에 의해 리세트 신호를 발생하는 회로를 하나의 전송부를 통하여 칩내의 각회로를 리세트하는 예를 설명하였으나, 독립적인 리세트 동작도 가능하다. 예를들면, CBR모드에서 컬럼 어드레스 스트로브 신호 CAR, 로우 어드레스 스트로브 신호 RASB 및 모드선택신호 DSF등이 미리 설정된 조건을 만족하였을 때 반도체 메모리 장치내의 회로를 리세트하도록 할 수도 있다.
상술한 바와 같이 본 발명은 미리 설정된 리세트 정보의 입력에 응답하여 칩내의 각 회로를 리세트하는 신호를 발생함으로써 파워-업에 의한 리세트 신호의 발생이 오동작하더라도 로우 어드레스 스트로브의 활성화 싸이클 동안 한번더 초기화를 수행함으로서 칩의 동작을 정확히 실행시킬 수 있다.

Claims (6)

  1. 리세트 신호에 응답하여 초기화되는 회로들을 구비한 반도체 메모리 장치의 초기화 회로에 있어서, 칩의 외부로부터 공급되는 전원전압의 입력에 응답하여 제1초기화 신호를 발생하는 제1초기화 발생수단과, 칩의 외부로부터 입력되는 제1제어신호 및 제2제어신호의 활성화에 응답하여 상기 제1제어신호의 활성화 구간 내에서 소정의 제어클럭을 발생하는 제어클럭 발생수단과, 상기 제어클럭을 모스선택신호와 논리 조합하여 초기화 신호를 발생하는 제2초기화 신호 발생수단과, 상기 제1초기화 신호의 입력에 응답하여 상기 칩내의 회로들의 동작을 초기화시키고, 상기 제2초기화 신호의 입력에 응답하여 소정 시간동안 상기 칩내의 회로들에 리세트 신호를 공급하는 리세트 신호 전송부로 구성함을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
  2. 제1항에 있어서, 상기 제1제어신호 및 제2제어신호 각각은 로우 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호로서 외부로부터 CBR모드로 입력되는 것을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
  3. 적어도 하나 이상의 메모리셀을 구비한 메모리셀 어레이와, 리세트 신호에 응답하여 초기화하는 회로들을 구비한 반도체 메모리 장치의 초기화 회로에 있어서, 외부로부터의 전원전압의 입력에 응답하여 제1초기화 신호를 발생하는 제1초기화 발생수단과, 상기 메모리셀을 억세스하기 위한 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호와 상기 반도체 메모리 장치의 동작 모드를 설정하기 위한 모드선택신호의 입력에 응답하여 제2초기화신호를 발생하는 제2초기화신호 발생수단과, 상기 제1및 제2초기화 신호를 입력으로 하여 상기 초기화 신호를 소정 기간동안 래치하는 래치수단을 포함하며, 상기 제1초기화신호 및 제2초기화신호에 의하여 상기 칩내의 회로들이 소정 시간동안 초기화 상태로 유지되는 것을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
  4. 제3항에 있어서, 상기 제2초기화신호 발생수단은, 상기 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호의 활성화에 응답하여 상기 로우 어드레스 스트로브 신호의 활성화 구간내에서 소정의 제어클럭을 발생하는 제어클럭 발생수단과, 상기 제어클럭을 상기 모드선택신호와 논리 조합하여 제2초기화 신호를 발생하는 초기화 신호 발생수단과, 상기 제2초기화 신호를 상기 래치수단으로 공급하기 위한 스위칭수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
  5. 제4항에 있어서, 상기 스위치수단은 상기 반도체 메모리 장치내의 각회로들의 리세트 신호 입력노드와 상기 제어클럭 발생수단의 사이에 접속되어 상기 로우 어드레스 스트로브 신호의 지연신호에 의해 스위칭되는 트랜스미션 게이트임을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
  6. 제3항 또는 제5항중 어느 하나의 항에 있어서, 상기 로우 어드레스 스트로브 신호 및 상기 컬럼 어드레스 스트로브 신호들은 CBR모드로 입력됨을 특징으로 하는 반도체 메모리 장치의 초기화 회로.
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