KR19990006324A

KR19990006324A - 반도체 기억 장치

Info

Publication number: KR19990006324A
Application number: KR1019980000373A
Authority: KR
Inventors: 타츠야 후쿠다
Original assignee: 키타오카 타카시; 미쓰비시 덴키 가부시끼 가이샤
Priority date: 1997-06-25
Filing date: 1998-01-09
Publication date: 1999-01-25
Also published as: CN1203427A; TW346629B; CN1258771C; US5870342A; KR100329329B1; JPH1116395A; DE19801559A1

Abstract

전원 투입시, 전원 투입 검출 신호가 불완전하게 발생하는 경우에도, 내부 상태가 테스트 모드 상태로 설정되는 것을 방지한다.

모드 설정 신호 발생 회로(5a)는, 외부 신호 ZRAS, ZCAS 및 ZWE에 따라서 모드 설정 신호 MSET 및 ZMSET을 활성화시킨다. 테스트 모드 활성화 신호 발생 회로(5b)는, 이 모드 설정 신호의 활성화에 따라서 외부로부터 인가되는 어드레스 신호 Add를 수신하여, 그 상태에 따라 테스트 모드 활성화 신호 TME를 활성 상태로 구동한다. 전원 투입 검출 회로(3)로부터의 전원 투입 검출 신호 ZPOR의 활성화에 따라서 테스트 모드 활성화 신호 TME가 초기 상태로 리셋되고, 또한 초기화 회로(5c)는, 이 전원 투입 검출 신호 ZPOR의 불완전한 활성화에 따라서 그 테스트 모드 활성화 신호 TME를 비활성 상태로 유지한다.

Description

반도체 기억 장치

본 발명은 반도체 기억 장치에 관한 것으로, 특히 이 반도체 기억 장치를 테스트 모드에 두고서, 테스트 모드 활성화 신호를 발생하는 부분의 구성에 관한 것으로, 보다 특정적으로는 테스트 모드 활성화 신호 발생부의 전원 투입시에 있어서의 초기 설정을 위한 구성에 관한 것이다.

동기형 반도체 기억 장치 등의 반도체 기억 장치에 있어서는, 제품의 신뢰성을 보증하기 위한 여러 가지 테스트가 행하여진다. 이러한 테스트에는, 제품 출하시에 있어서 잠재적인 불량을 현재화시켜 초기 불량에 의한 결함 제품을 식별하는 스크리닝(screening) 테스트 및 메모리 셀의 양호/불량을 단시간에 검출하기 위해서, 복수 비트의 메모리 셀을 동시에 테스트하는 멀티 비트 테스트 모드 등이 있다. 이 스크리닝 테스트에는, 통상의 동작 조건보다도 고온 및 고압의 조건하에서 반도체 기억 장치를 동작시키는 번인(burn-in) 모드가 있다. 이들 테스트 모드는, 제품 출하전에 실행되는 동작 모드로, 실제로 사용자가 사용하는 시스템에 있어서는 이들 테스트 모드는 사용되지 않는다.

실제로 반도체 기억 장치가 사용되는 시스템에 있어서, 이 반도체 기억 장치가 테스트 모드로 들어 가면 반도체 기억 장치의 내부 상태는, 통상 동작 모드시의 상태와 다른 상태로 되어, 오동작을 발생할 가능성이 있다. 이러한 실제의 사용시에 있어서 반도체 기억 장치가 테스트 모드로 들어 가지 않도록 하기 위해서, 통상, 실제 사용시의 통상 동작 모드시에 이용되지 않는 복수의 외부 신호 상태의 조합에 의해 테스트 모드로 설정된다. 그러나, 전원 투입시(반도체 기억 장치로의 전원 전압의 인가 개시시)에 있어서는, 내부 회로에 있어서, 예를 들면, 래치 회로나 플립 플롭과 같이 초기 출력 전압을 미리 결정할 수 없는 노드 또는 플로팅 상태로 되는 내부 노드가 존재하여, 이들 내부 노드의 전압이 전원 투입시에 있어서 변동하게 된다. 이 경우, 이들 전압 레벨이 부정(不定)(not predictable)(전원 투입후 그 전압 레벨을 미리 확정(確定)할 수 없다) 노드에서의 전압 레벨에 의해, 테스트 모드로 들어가는 것과 같은 타이밍 조건이 설정되면, 이 반도체 기억 장치가 테스트 모드에 들어갈 가능성이 있다. 이러한 부정 내부 노드의 전압 레벨을 확실히 초기 설정하기 위해서, 전원 투입시에 이 부정 노드를 소정의 전압 레벨로 초기 설정(리셋)하기 위해서 전원 투입 검출 신호 POR이 이용된다.

도 13은, 종래의 테스트 모드 활성화 신호 발생 회로의 구성을 개략적으로 도시한 도면이다. 도 13에 있어서, 테스트 모드 활성화 신호 발생 회로(100)는, 모드셋트 지시 신호 MSET 및 ZMSET의 활성화시 인에이블 상태로 되어, 외부로부터 인가되는 특정한 어드레스 신호 비트 Add를 반전하고, 또한 버퍼 처리하여 내부 노드 NA로 전달하는 3상태(tri-state) 인버터 버퍼(100a)와, 이 내부 노드 NA의 전압에 따라서 테스트 모드 활성화 신호 TME를 출력하고 또한 모드 셋트 지시 신호 MSET 및 ZMSET의 활성화시 이 테스트 모드 활성화 신호 TME를 래치하는 테스트 모드 활성화 신호 출력 회로(100b)를 포함한다. 3상태 인버터 버퍼(100a)는, 모드 셋트 지시 신호 MSET 및 ZMSET가 비활성 상태로 되면 출력 하이 임피던스 상태로 된다.

테스트 모드 활성화 신호 출력 회로(100b)는, 노드 NA상의 신호를 반전하여 노드 NB에 전달하여 테스트 모드 활성화 신호 TME를 발생하는 인버터(100ba)와, 모드 셋트 지시 신호 MSET 및 ZMSET의 활성화시 활성화되어, 노드 NB상의 신호를 노드 NA에 전달하는 3상태 인버터 버퍼(100bb)를 포함한다. 이 3상태 인버터 버퍼(100bb)도, 모드 셋트 지시 신호 MSET 및 ZMSET의 비활성화시 출력 하이 임피던스 상태로 된다.

테스트 모드 활성화 신호 발생 회로(100)는, 또한, 전원 투입 검출 신호 ZPOR의 활성화에 응답하여 전원 노드 NV와 내부 노드 NA에 전기적으로 접속하는 p 채널 MOS 트랜지스터(102)를 포함한다. 이 전원 투입 검출 신호 ZPOR는, 전원 노드 NV에 전원 전압 Vcc가 인가되어 그 전압 레벨이 소정의 전압 레벨에 도달한다든지 또는 안정 상태가 될 때까지 L 레벨의 활성 상태로 된다.

다음으로, 이 도 13에 도시한 테스트 모드 활성화 신호 발생 회로(100)의 동작을, 그 타이밍 차트도인 도 14를 참조하여 설명한다.

동기형 반도체 기억 장치에 있어서는, 동작 모드는, 클럭 신호 CLK의 상승시의 외부 신호 상태의 조합에 의해 지정된다. 클럭 사이클 #a에 있어서, 클럭 신호 CLK의 상승 에지에서, 로우 어드레스 스트로브 신호 ZRAS, 컬럼 어드레스 스트로브 신호 ZCAS, 및 라이트 인에이블 신호 ZWE를 모두 L 레벨로 설정한다. 이 상태는 모드 셋트 커맨드라고 불리며, 통상의 동작 모드와 다른 모드가 지정된다. 이 모드 셋트 커맨드가 주어졌을 때, 특정한 어드레스 신호 비트 Add를 H 레벨로 설정한다.

모드 셋트 커맨드가 주어지면 모드 셋트 지시 신호 MSET가 소정 기간 동안 H 레벨로 되어, 도 13에 도시한 3상태 인버터 버퍼(100a)가 동작하고, 이 어드레스 신호 비트 Add를 반전하여 내부 노드 NA에 전달한다. 이 내부 노드 NA에 전달된 신호는, 인버터 회로(100ba)에 의해 반전되어 내부 노드 NB에 전달되어, 테스트 모드 활성화 신호 TME가 H 레벨로 된다. 이 테스트 모드 활성화 신호 발생 회로(100b)에서, 3상태 인버터 버퍼(100bb)가, 3상태 인버터 버퍼(100a)와 상보적으로 동작하여, 모드 셋트 지시 신호 MSET가 L 레벨의 비활성 상태로 되면, 3상태 인버터 버퍼(100bb)가 작동 상태로 되어, 이 인버터(100ba)와 3상태 인버터 버퍼(100bb)가, 래치 회로를 구성한다. 이에 따라, 테스트 모드 활성화 신호 TME가 H 레벨의 활성 상태로 유지된다.

이 테스트 모드 활성화 신호 TME가 클럭 사이클 #a에 있어서 H 레벨의 활성 상태로 되면, 이 반도체 기억 장치는 테스트 모드로 들어간다(테스트 모드 엔트리(entry)). 이어서, 다음 클록 사이클 #b로부터, 소정의 테스트 동작이 실행된다(테스트 사이클 기간). 이 테스트 사이클 기간에 있어서는, 3상태 인버터 버퍼(100a)는 출력 하이 임피던스 상태이고, 한편, 3상태 인버터 버퍼(100bb)가 인버터로서 동작하고 있으므로, 테스트 모드 활성화 신호 TME는 H 레벨로 유지된다.

클럭 사이클 #c에 있어서, 이 테스트 모드 활성화 신호 TME에 의해 활성화되는 테스트 동작이 완료되면, 클럭 사이클 #d에서 다시 모드 셋트 커맨드가 주어지고, 모드 셋트 지시 신호 MSET가 소정 기간동안 H 레벨로 된다. 3상태 인버터 버퍼(100a)가 작동 상태로 되고, 한편 3상태 인버터 버퍼(100bb)가 출력 하이 임피던스 상태로 된다. 이에 따라, 내부 노드 NA에는, H 레벨의 신호가 전달되고, 따라서 테스트 모드 활성화 신호 TME가 L 레벨의 비활성 상태로 된다. 모드 셋트 지시 신호 MSET가 L 레벨로 하강하면, 3상태 인버터 버퍼(100a)가 출력 하이 임피던스 상태로 되고, 한편 3상태 인버터 버퍼(100b)가 작동 상태로 되어, 테스트 모드 활성화 신호 TME는 L 레벨로 유지된다. 이에 따라, 테스트 모드가 리셋되어, 이후, 별도의 모드 동작이 행하여진다.

상술한 동작은, 전원 전압 Vcc이 투입되어, 전원 전압 Vcc이 안정 상태로 되었을 때에 실행된다. 다음으로, 이 전원 투입시의 테스트 모드 활성화 신호 발생 회로(100)의 동작에 대하여 설명한다.

전원 투입시에 있어서, 3상태 인버터 버퍼(100a)는 출력 하이 임피던스 상태에 있고, 또한 테스트 모드 활성화 신호 발생 회로(100b)는 래치 회로를 구성한다. 이 상태에 있어서는, 내부 노드 NA의 초기 상태에서의 전압 레벨은, 전원 투입시에 있어서의 래치 회로(인버터(100ba) 및 3상태 인버터 버퍼(100bb))의 상태에 의해 결정된다. 또, 도 15에 도시한 바와 같이, 시각 t0에 있어서, 전원 전압을 투입하면, 노드 NV상의 전원 전압 Vcc가 서서히 상승한다. 테스트 모드 활성화 신호 발생 회로(100b)의 래치 상태는 전원 투입시에 있어서 부정이고, 따라서 내부 노드 NA 및 테스트 모드 활성화 신호 TME의 전압 레벨도 부정 상태로 된다(도 15에 있어서는 점선으로 그 전압 레벨이 서서히 상승하도록 도시된다). 초기 상태에 있어서 인버터(100ba) 및 3상태 인버터 버퍼(100bb)가 모두 과도 영역에 있어 관통 전류를 소비하여, 그 출력 전압 레벨이 부정 상태로 되어 있기 때문이다.

시각 t1에 있어서, 전원 전압 Vcc이 소정의 전압 레벨에 도달하기 까지의 사이에, 전원 투입 검출 신호 ZPOR가 L 레벨로 유지되고, 따라서 p 채널 MOS 트랜지스터(102)가 도통하여, 내부 노드 NA가 전원 노드 NV에 전기적으로 접속된다. 이 MOS 트랜지스터(102)의 도통에 의해, 내부 노드 NA의 전압 레벨이 H 레벨로 설정되고, 테스트 모드 활성화 신호 발생 회로(100b)의 래치 상태의 초기 상태가 설정되어, 내부 노드 NA가 H 레벨, 내부 노드 NB가 L 레벨로 된다.

시각 t1에 있어서, 이 전원 투입 검출 신호 ZPOR가 H 레벨로 상승하여, MOS 트랜지스터(102)가 비도통 상태로 되더라도, 인버터(100ba) 및 3상태 인버터 버퍼(100bb)의 래치 회로에 의해, 내부 노드 NA 및 NB의 전압 레벨이 변화하여, 내부 노드 NA는, 전원 전압 Vcc의 전압 레벨 상승에 따라서 H 레벨로 상승하는 한편, 노드 NB로부터의 테스트 모드 활성화 신호 TME는 이 내부 노드 NA의 전압 레벨의 상승에 따라서 L 레벨로 하강한다. 이에 따라, 최종적으로 전원 전압 Vcc가 소정의 전압 레벨 Va에 도달했을 경우에, 내부 노드 NA가 전압 Va 레벨인 H 레벨로 되어, 테스트 모드 활성화 신호 TME가 접지 전압 GND 레벨인 L 레벨로 유지된다. 전원 투입시에 있어서, 테스트 모드 활성화 신호 발생 회로를 원하는 초기 상태로 리셋할 수 있어, 전원 투입시에 있어서, 잘못하여 테스트 모드 활성화 신호 TME가 활성 상태로 되는 것을 방지할 수 있다.

도 16은, 종래의 전원 투입 검출 회로의 구성의 일례를 도시한 도면이다. 도 16에 있어서, 전원 투입 검출 회로는, 노드 S1와 전원 노드 NV 사이에 접속되고, 또한 그 게이트가 노드 S2에 접속되는 p 채널 MOS 트랜지스터 P1와, 노드 S1에 한쪽 단부가 접속되는 저항 소자 Z1와, 저항 소자 Z1의 다른쪽 단부와 접지 노드 사이에 접속되고 또한 그 게이트가 노드 S2에 접속되는 n 채널 MOS 트랜지스터 Q1와, 전원 노드 NV와 노드 S1 사이에 접속되는 결합 용량 CP1과, 노드 S2와 접지 노드 사이에 접속되고 또한 그 게이트가 노드 S1에 접속되는 n 채널 MOS 트랜지스터 Q2와, 전원 노드 NV와 노드 S2 사이에 직렬로 접속되는 p 채널 MOS 트랜지스터 P2와 저항 소자 Z2를 포함한다. p 채널 MOS 트랜지스터 P2의 게이트는 노드 S1에 접속된다. 또한, 노드 S2와 접지 노드 사이에, 노드 S2의 전압 레벨을 안정화하기 위한 용량 소자 CP2가 마련된다.

전원 투입 검출 회로는, 또한, 노드 S2상의 신호를 수신하고 반전하여 노드 S3에 전달하는 3단의 종속 접속되는 인버터 IV1, IV2 및 IV3과, 노드 S3와 전원 노드 NV 사이에 접속되는 결합 용량 CP3과, 노드 S3상의 신호 전위를 반전하여 노드 S4에 전달하는 인버터 IV4와, 노드 S4상의 신호 전위에 따라서 전원 투입 검출 신호 ZPOR를 출력하는 2단의 종속 접속되는 인버터 IV5 및 IV6을 포함한다.

전원 투입 검출 회로는, 또한, 전원 노드 NV와 노드 S5 사이에 직렬로 접속되는 p 채널 MOS 트랜지스터 P3 및 저항 소자 Z3를 포함한다. p 채널 MOS 트랜지스터 P3의 게이트는 노드 S4에 접속된다.

이 전원 투입 검출 회로는, 또한, 노드 S5와 접지 노드 사이에 접속되고 또한 그 게이트가 노드 S4에 접속되는 n 채널 MOS 트랜지스터 Q3와, 노드 S5와 접지 노드 사이에 접속되는 용량 소자 CP4와, 노드 S5와 노드 S6 사이에 직렬로 접속되는 p 채널 MOS 트랜지스터 P4 및 P5과, 노드 S6와 접지 노드 사이에 접속되고 또한 그 게이트가 노드 S4에 접속되는 n 채널 MOS 트랜지스터 Q4와, 노드 S1와 접지 노드 사이에 접속되고 또한 그 게이트가 노드 S6에 접속되는 n 채널 MOS 트랜지스터 Q5를 포함한다. p 채널 MOS 트랜지스터 P4 및 P5의 각각은, 그 게이트 및 드레인이 접속되어, 전압 강하 소자로서 작용한다. 다음으로, 도 16에 도시한 전원 투입 검출 회로의 동작을 도 17 및 도 18에 도시한 동작 파형도를 참조하여 설명한다.

우선, 도 17을 참조하여, 전원 투입 검출 신호 ZPOR가 정상으로 발생되는 경우의 동작에 대하여 설명한다. 시각 t0에 있어서 전원 투입이 행해지고, 전원 노드 NV의 전원 전압 Vcc의 전압 레벨이 상승한다. 이 전원 투입에 따라, 용량 소자 CP1의 용량 결합에 의해, 노드 S1의 전압 레벨이 따라서 상승하여, n 채널 MOS 트랜지스터 Q2가 도통 상태로 이행하고, 또한 p 채널 MOS 트랜지스터 P2가 비도통 상태로 된다. 이 n 채널 MOS 트랜지스터 Q2의 도통 상태로의 이행에 의해, 노드 S2가 접지 전압 레벨로 유지된다. 이에 따라, 인버터 IV1∼IV3에 의해, 노드 S3의 전압 레벨이 H 레벨과 전원 전압의 레벨에 따라 상승한다. 노드 S3는, 또한 용량 소자 CP3의 용량 결합에 의해, 전원 투입시 그 전압 레벨이 H 레벨로 초기 설정되고, 따라서 인버터 IV4에 의해, 노드 S4에 출력되는 신호 레벨은 L 레벨로 되고, 이에 따라 전원 투입 검출 신호 ZPOR는 L 레벨을 유지한다.

이 노드 S4가 L 레벨인 동안, p 채널 MOS 트랜지스터 P3가 도통 상태에 있고, 저항 소자 Z3 및 용량 소자 CP4에 의한 시정수에 따라서 노드 S5의 전압 레벨이 완만하게 상승한다. 이 노드 S5의 전압 레벨이 MOS 트랜지스터 P4 및 P5가 갖는 임계치 전압을 넘으면, 노드 S6의 전압 레벨이 상승하기 시작한다. 노드 S6의 전압 레벨이, MOS 트랜지스터 Q5의 임계치 전압보다 높아지면, MOS 트랜지스터 Q5가 도통하여, 노드 S1를 L 레벨로 방전한다.

이 노드 S1의 전압 레벨의 저하에 따라서, p 채널 M0S 트랜지스터 P2가 도통하고, 노드 S2의 전압 레벨이 저항 소자 Z2 및 용량 소자 CP2에 의해 결정되는 시정수에 따라 상승한다. 노드 S2의 전압 레벨의 상승에 따라서, p 채널 M0S 트랜지스터 P1가 비도통 상태로 되어, 확실히 노드 S1의 전압 레벨이 L 레벨로 방전된다. 이 노드 S1의 전압 레벨의 저하에 따라서 MOS 트랜지스터 Q2가 비도통 상태로 되고, 노드 S2는, 전원 전압 Vcc의 전압 레벨의 상승에 따라서 H 레벨로 상승한다. 이 노드 S2의 전압 레벨이 인버터 IV1의 입력 논리 임계값보다도 높아지면, 노드 S3가 방전되어, 그 전압 레벨이 저하하고, 따라서 노드 S4의 전압 레벨이 상승한다. 이 노드 S4의 전압 레벨의 상승에 따라, 전원 투입 검출 신호 ZPOR가 H 레벨로 상승한다.

이 노드 S4의 전압 레벨이 상승하면, p 채널 MOS 트랜지스터 P3가 비도통 상태로 되고, 한편 n 채널 MOS 트랜지스터 Q3 및 Q4이 도통하고, 노드 S5 및 S6가 접지 전압 레벨로 방전되어, MOS 트랜지스터 Q5가 비도통 상태로 된다. 이것에 의해, 노드 S2의 전압 레벨의 상승에 따라서, MOS 트랜지스터 Q1가 도통하여, 노드 S1는 L 레벨로 유지된다. 이 MOS 트랜지스터 Q1 및 저항 소자 Z1 및 Z2의 루프(loop)에 의해, 노드 S2는, 전원 전압 Vcc의 전압 레벨에 따른 H 레벨로 유지되고, 이에 따라 전원 투입 검출 신호 ZPOR도 H 레벨로 유지된다.

전원 투입이 행하여지는 시각 t0으로부터 전원 투입 검출 신호 ZPOR가 H 레벨로 상승하는 시각 t1의 사이에, 전원 투입 검출 신호 ZPOR는 L 레벨이고, 그 동안 내부 노드의 초기 설정(리셋)이 행하여진다. 즉, 전원 투입 검출 신호 ZPOR는, 전원 전압 Vcc이 소정의 전압 레벨에 도달한다든지 또는 일정한 전압 레벨에 도달하고, 또한 안정 상태로 되었을 때에 H 레벨의 비활성 상태로 된다.

그 다음, 도 18를 참조하여, 전원 투입 검출 신호 ZPOR가 불완전하게 출력되는(활성 상태가 0회) 경우의 동작에 대하여 설명한다.

도 18에 도시하는 바와 같이 시각 t0에 있어서 전원 투입이 행하여져, 전원 전압 Vcc의 전압 레벨이 상승한다. 이 전원 전압 Vcc의 전압 레벨의 상승 속도는 완만하다. 이 경우, 노드 S1∼S6의 전압 레벨은 부정(不定) 상태로 된다. MOS 트랜지스터의 도통/비도통 상태가 불확정 상태이고, 또한 용량 소자 CP1 및 CP3에 의한 용량 결합에 따른 전압 레벨의 상승 속도도 지극히 완만하여, 각 내부 노드도 전압 레벨의 부정 상태를 확정 상태로 유지할 수 없다. 따라서, 이 상태에 있어서, 내부 노드 S4의 부정 상태의 전압 레벨이, H 레벨이라고 판단되었을 경우, 인버터 IV5 및 IV6을 거쳐서 출력되는 전원 투입 검출 신호 ZPOR가, 전원 전압 Vcc의 전압 레벨의 상승에 따라서 그 레벨이 상승한다. 전원 전압 Vcc의 전압 레벨이 어떤 일정한 전압 레벨에 도달하면, 내부 노드 S1∼S6의 H 레벨로 된 노드의 전압 레벨이 확실히 상승하고, 노드 S1∼S6는 각각 소정의 전압 레벨로 구동된다. 각 노드의 구동되는 전압 레벨은, 그 때의 M0S 트랜지스터의 도통/비도통 상태에 의해 결정된다. 도 18에 있어서는, 노드 S2의 전압 레벨의 상승에 따라서 MOS 트랜지스터 Q1가 노드 S1를 접지 전위 레벨로 방전하는 동작 순서가 일례로서 도시된다. 이 상태에 있어서는, 노드 S2가 MOS 트랜지스터 P2를 거쳐서 충전되어, 그 전압 레벨이 H 레벨로 상승하고, 이에 따라 노드 S3가 L 레벨로 구동되어 노드 S4의 전압 레벨도 H 레벨로 구동된다. 이 노드 S4가 H 레벨로 구동되면, 노드 S5 및 노드 S6도 L 레벨로 구동된다.

따라서, 이 도 18에 도시한 동작 순서의 경우, 전원 투입 검출 신호 ZPOR는, 전원 전압 Vcc에 동기하여 그 전압 레벨이 상승한다. 따라서, 전원 투입 검출 신호 ZPOR가 L 레벨로 유지되는 기간은 없으므로, 내부의 부정(不定) 노드를 소정의 초기 전압 레벨로 유지하는 리셋 동작을 실행할 수 없게 된다.

이 도 18에 도시한 바와 같이 전원 전압 Vcc의 상승 속도가 느려서, 전원 투입 검출 신호 ZPOR가 불완전한 형태로 발생될 경우, 이하의 문제가 발생한다.

즉, 도 19에 도시한 바와 같이 시각 t0에 있어서, 전원 투입이 행하여지고, 이에 따라 전원 투입 검출 신호 ZPOR의 전압 레벨이 상승한다. 한편, 도 13에 도시한 노드 NA 및 노드 NB는, 초기 상태의 전압 레벨은 부정이므로, 테스트 모드 활성화 신호 발생 회로(100b)의 래치 상태에 의해 그 전압 레벨이 결정된다. 따라서, 도 19에 도시한 바와 같이 전원 투입 검출 신호 ZPOR가 전원 전압 Vcc에 따라서 그 전압 레벨이 상승할 경우, MOS 트랜지스터(102)는 비도통 상태에 있어서, 노드 NA 및 노드 NB의 전압 레벨은, H 레벨 및 L 레벨중 어느것을 택할지는, 그 때의 노드 NA 및 노드 NB의 전압 레벨에 따라 정해진다. 따라서, 전원 전압 Vcc이 소정 전압 레벨 이상에 도달하여, 테스트 모드 활성화 신호 발생 회로(100b)의 래치 회로가 래치 상태로 들어갈 때에는, 노드 NA의 신호는 H 레벨, 노드 NB의 신호는 테스트 모드 활성화 신호 TME가 L 레벨로 되는 상태와, 노드 NA의 전압 레벨이 L 레벨로 되고, 한편 테스트 모드 활성화 신호 TME가 H 레벨로 되는 상태의 2개의 상태가 있다.

테스트 모드 활성화 신호 TME가 H 레벨로 되면, 이 반도체 기억 장치에 있어서 테스트 모드가 실행되게 되고, 통상 동작을 실행할 경우, 오동작을 발생할 가능성이 있다.

표준 DRAM(다이나믹·랜덤·액세스·메모리)에 있어서는, 내부 신호선 및 내부 노드를 소정의 초기 상태로 설정하기 위해서, 더미(dummy) 사이클이 실행된다. 그러나, 이 더미 사이클은, 로우 어드레스 스트로브 신호/RAS를 복수회 토글(toggle)하고 있을 뿐이고, RAS계 회로(신호 RAS에 관련된 회로이고, 행 선택에 관련된 회로군)가 동작할 뿐, 테스트 모드 활성화 신호 발생부 등의 주변 회로의 초기 설정은 실행되지 않는다.

또한, SDRAM(동기형 DRAM)에 있어서는, 정상모드 셋트 사이클이 실행되어, 통상 동작 모드(데이터의 판독/기입을 실행하는 동작 모드)와는 다른 특수 동작 모드는 모두 리셋된다. 따라서, 이러한 특별한 정상모드 셋트 사이클이 준비되어 있는 경우에는, 셋트된 테스트 모드 활성화 신호 TME를 잘못하여 초기 상태로 리셋할 수 있다. 그러나, 테스트 모드의 1개에, 반도체 기판 영역에 바이어스 전압 VBB를 외부로부터 인가하여, 동작 마진 및 동작 특성을 테스트하는 모드가 있지만, 이 정상모드 셋트 사이클에 의해서도 이 VBB 인가 모드는 리셋할 수 없다.

도 20은, VBB 인가 모드를 실행하기 위한 회로 구성을 개략적으로 도시한 도면이다. 도 20에 있어서, VBB 인가 모드 실현 회로는, 테스트 모드 활성화 신호 TME의 비활성화시 작동 상태로 되어, 소정의 전압 레벨의 바이어스 전압을 발생하는 VBB 발생 회로(120)와, 테스트 모드 활성화 신호 TME에 따라서 VBB 발생 회로(120)로부터의 바이어스 전압 및 외부 단자(121)로부터 인가되는 외부 전압 Ex의 한쪽을 선택하는 선택기(122)를 포함한다. 선택기(122)로부터의 전압은, 이 반도체 기억 장치의 기판 영역(123)에 인가된다. 기판 영역(123)은 P형 반도체 기판 영역이고, 그 기판 영역(123) 표면에, 사이를 두고 고농도 N형 불순물 영역(124a) 및 (124b)가 형성되고, 이들 불순물 영역(124a) 및 (124b) 사이에 게이트 절연막을 통하여 게이트 전극층(125)이 형성된다. 이에 따라 1개의 MOS 트랜지스터가 형성된다.

통상, 이 기판 영역(123)은, 웰 영역 또는 에피텍셜층에 형성되고, 부(負)의 바이어스 전압이 인가된다.

선택기(122)는, 테스트 모드 활성화 신호 TME의 비활성 상태시에는, VBB 발생 회로(120)가 발생하는 바이어스 전압을 선택하여 기판 영역(123)에 인가한다. 한편, 테스트 모드 활성화 신호 TME가 활성 상태일 때에는, 선택기(122)는 외부 단자(121)로부터 인가되는 외부 전압 Ex를 선택하여 기판 영역(123)에 인가한다. 기판 바이어스 전압 VBB은, 이 기판 영역 표면에 형성되는 MOS 트랜지스터(불순물 영역(124a,124b) 및 게이트 전극층(125)으로 형성되는 트랜지스터)의 임계치 전압의 안정화 및 불순물 영역(124a,124b)과 기판 영역(123) 사이의 접합 용량의 저감에 의한 고속 동작화 등을 실현한다.

MOS 트랜지스터의 임계치 전압은, 기판 바이어스 전압 VBB의 절대치의 평방근의 함수로 표현된다. 바이어스 전압 VBB의 절대치가 커지면, 이 MOS 트랜지스터의 임계치 전압이 커진다. 한편, 이 바이어스 전압 VBB의 절대치가 작아지면, M0S 트랜지스터의 임계치 전압은 작아진다.

이 기판 영역(123)의 표면에는, 이 반도체 기억 장치를 구성하는 MOS 트랜지스터가 형성된다. 전원 투입시에 있어서, 테스트 모드 활성화 신호 TME가 활성 상태로 되면, 선택기(122)는 외부 단자(121)의 외부 전압 Ex을 선택한다. 이 외부 단자(121)에는, 통상 동작 모드시에 있어서는 외부 제어 신호(예를 들면, 로우 어드레스 스트로브 신호 ZRAS 또는 컬럼 어드레스 스트로브 신호 ZCAS 등)가 인가된다. 따라서, 전원 투입시에 있어서, 이 외부 전압 Ex은, 접지 전압 레벨 또는 전원 전압 Vcc의 전압 레벨이다. 접지 전압 레벨의 외부 전압 Ex이 선택되어 기판 영역(123)에 인가된 경우, 이 MOS 트랜지스터의 임계치 전압은 작아져서, 오프 상태로 되어야 할 M0S 트랜지스터가 온 상태로 된다. 따라서, 가령 동기형 반도체 기억 장치에 있어서 정상모드 셋트 사이클을 실행하더라도, 트랜지스터의 특성이 다르기 때문에, 내부 노드 및 내부 신호선이 소정의 초기 전압 레벨로 설정할 수 없게 되어(내부 회로가 정상으로 동작하지 않고, 오동작한다), 데이터의 기입 및 판독을 정확히 실행할 수 없게 된다. 또한, 경우에 따라서는, 외부로부터 인가되는 정상모드 셋트 커맨드를 디코드하는 커맨드 디코더가 정상으로 동작하지 않아, 정상모드 셋트 신호를 출력할 수 없어, 내부 리셋을 실행할 수 없게 되는 경우도 생각된다.

또한, 이 도 20에 도시한 외부 단자(121)의 외부 전압 Ex이 H 레벨로 설정되어 있는 경우, 이 전압 레벨은 전원 전압 Vcc의 전압 레벨이고, 따라서 불순물 영역(124a) 및 (124b)의 한쪽이 접지 노드에 접속되어 있는 경우, 이 기판 영역(123)과 불순물 영역(124a) 또는 (124b)가 순방향으로 바이어스되어, 외부 단자(121)로부터 선택기(122), 기판 영역(123) 및 불순물 영역(124a) 또는 (124b)를 거쳐서 큰 기판 전류가 흐르고, 이 큰 기판 전류에 의해, 도시하지 않은 부분에서의 래치 업 현상에 의해 더 큰 전류가 흘러서, 이 반도체 기억 장치가 폭주(run away) 상태가 되는 경우도 생각된다. 또한 이 큰 전류에 의해, 발열에 의해 배선의 단선(일렉트로마이그레이션(electromigration)에 의한)이 발생하여, 기억 장치가 파괴될 가능성도 존재한다.

따라서, 본 발명의 목적은, 전원 투입시에 있어서, 가령 전원 투입 검출 신호가 활성 상태로 정확히 구동되지 않은 경우에 있어서도, 테스트 모드에 반도체 기억 장치가 들어가는 것을 방지하는 것이다.

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면

도 2는 도 1에 도시한 테스트 모드 제어 회로의 구성을 개략적으로 도시한 도면

도 3은 도 2에 도시한 테스트 모드 활성화 신호 발생 회로의 구성을 개략적으로 도시한 도면

도 4는 도 3에 도시한 테스트 모드 활성화 신호 발생 회로의 동작을 도시한 신호 파형도

도 5는 도 3에 도시한 테스트 모드 활성화 신호 발생 회로의 동작을 도시한 신호 파형도

도 6은 도 3에 도시한 초기화 회로의 구성을 트랜지스터 레벨로 도시한 도면

도 7은 본 발명의 실시예 2에 따른 초기화 회로의 구성을 개략적으로 도시한 도면

도 8은 본 발명의 실시예 3에 따른 초기화 회로의 구성을 개략적으로 도시한 도면

도 9는 본 발명의 실시예 4에 따른 초기화 회로의 구성을 개략적으로 도시한 도면

도 10은 본 발명의 실시예 5에 따른 초기화 회로의 구성을 개략적으로 도시한 도면

도 11은 본 발명의 실시예 6에 따른 테스트 모드 활성화 신호 발생 회로의 구성을 개략적으로 도시한 도면

도 12는 도 11에 도시한 테스트 모드 활성화 신호와 조합하여 이용되는 테스트 모드 제어 회로의 구성을 개략적으로 도시한 도면

도 13은 종래의 테스트 모드 활성화 신호 발생 회로의 구성을 개략적으로 도시한 도면

도 14는 종래의 반도체 기억 장치에 있어서의 테스트 모드 설정 순서를 도시한 도면

도 15는 도 13에 도시한 테스트 모드 활성화 신호 발생 회로의 전원 투입시의 동작을 나타내는 신호 파형도

도 16은 종래의 전원 투입 검출 회로의 구성의 일례를 도시한 도면

도 17은 도 16에 도시한 전원 투입 검출 회로의 정상시의 동작을 도시한 신호 파형도

도 18은 도 16에 나타내는 전원 투입 검출 회로의 문제가 되는 동작을 도시한 신호 파형도

도 19는 도 18의 파형 도면에 대응하는 테스트 모드 활성화 신호 발생 회로의 동작을 나타내는 신호 파형도

도 20은 종래의 테스트 모드에 있어서의 VBB 인가 모드의 구성을 개략적으로 도시한 도면

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기억 장치,

2 : 전원 단자,

3 : 전원 투입 검출 회로,

4 : 제어 신호 발생 회로,

5 : 테스트 모드 제어 회로,

6 : 내부 메모리 회로,

5a : 모드 설정 신호 발생 회로,

5b : 테스트 모드 활성화 신호 발생 회로,

5c : 초기화 회로,

5bb : 3상태 인버터 버퍼,

5bg : 리셋용 n 채널 MOS 트랜지스터,

5ca : 인버터,

5cb : NAND 회로,

PQ1∼PQ3 : p 채널 MOS 트랜지스터,

NQ1∼NQ3 : n 채널 MOS 트랜지스터,

C1,C2 : 용량 소자,

Rl,R2 : 저항 소자,

5bh,5bi : 인버터 회로,

5bj : 3상태 인버터 버퍼,

5d, 5e, 5f, 5g : 게이트 회로,

5h : 리셋용 n 채널 MOS 트랜지스터,

4a : 정상모드 셋트 사이클 검출 회로,

4b : 정상모드 셋트 제어 회로.

청구항 1에 관한 반도체 기억 장치는, 외부로부터의 신호에 따라서 테스트 동작 모드를 활성화하는 테스트 모드 활성화 신호 발생 수단과, 전원 노드에 결합되고, 이 전원 노드로의 전원 전압 인가에 응답하여 소정 시간 활성 상태로 되어야 할 전원 투입 검출 신호를 출력하는 전원 투입 검출 수단과, 테스트 모드 활성화 신호 발생 수단에 결합되고, 전원 투입 검출 신호의 0회의 활성화에 응답하여 테스트 모드 활성화 신호를 비활성 상태로 설정하는 초기화 수단을 구비한다.

청구항 2에 관한 반도체 기억 장치는, 외부로부터의 신호에 따라서 미리 정해진 테스트 모드 동작을 가능하게 하는 테스트 모드 활성화 신호를 발생하는 테스트 모드 활성화 신호 발생 수단과, 전원 노드에 결합되고, 외부로부터의 전원 전압의 전원 노드로의 투입에 응답하여 소정 기간 활성 상태로 되어야 할 전원 투입 검출 신호를 출력하는 전원 투입 검출 수단과, 테스트 모드 활성화 신호 발생 수단과 전원 투입 검출 수단에 결합되고, 전원 투입 검출 신호의 활성화에 응답하여 테스트 모드 활성화 신호 발생 수단을 인에이블하며, 또한 테스트 모드 활성화 신호가 한번도 활성화되지 않을 경우 테스트 모드 활성화 신호 발생 수단을 디스에이블(disable)하는 초기화 수단을 구비한다.

청구항 3에 관한 반도체 기억 장치는, 청구항 1 또는 2의 초기화 수단이, 전원 투입 검출 신호의 활성화에 응답하여 테스트 모드 활성화 신호를 비활성 상태로 리셋하는 리셋 수단과, 전원 투입 검출 신호의 0회의 활성화에 응답하여 테스트 모드 활성화 신호를 활성 상태로 유지하는 유지 수단을 구비한다.

(실시예 1)

도 1은, 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 1에 있어서, 반도체 기억 장치(1)는, 전원 단자(2)에 인가되는 전원 전압 Vcc을 받아, 이 반도체 기억 장치(1)에의 전원 투입을 검출하는 전원 투입 검출 회로(3)와, 이 전원 투입 검출 회로(3)로부터의 전원 투입 검출 신호 ZPOR에 의해 그 내부 노드의 전압이 초기 설정되고, 또한 외부로부터 인가되는 로우 어드레스 스트로브 신호 ZRAS, 컬럼 어드레스 스트로브 신호 ZCAS, 라이트 인에이블 신호 ZWE 및 소정의 어드레스 신호 비트 ADD를 받아 내부 제어 신호를 발생하는 제어 신호 발생 회로(4)를 포함한다. 이 제어 신호 발생 회로(4)에 있어서는, 본 발명에 관계가 있는 테스트 모드 제어 회로(5)를 대표적으로 나타낸다. 이 테스트 모드 제어 회로(5)는, 외부로부터의 신호 ZRAS, ZCAS 및 ZWE 및 ADD가 소정 상태로 설정되었을 때에, 특정한 테스트 모드를 활성화하는 테스트 모드 활성화 신호를 출력한다.

반도체 기억 장치(1)는, 또한, 이 제어 신호 발생 회로(4)의 제어하에 소정의 동작을 실행하는 내부 메모리 회로(6)를 포함한다. 도 1에 있어서는, 내부 메모리 회로(6)는, 테스트 모드 제어 회로(5)로부터의 테스트 모드 활성화 신호 TME에 따라서 소정의 테스트 모드를 실행하는 상태로 설정되도록 도시된다. 테스트 모드 활성화 신호 TME는, 특정한 내부 노드로 외부로부터의 신호를 인가하는 모드, 또는 복수의 메모리 셀이 동시에 선택되는 동작 모드 중 어느쪽의 테스트 동작 모드가 지정되더라도 무방하고, 특정한 테스트 동작 모드를 실현하도록, 내부 메모리 회로(6)에 있어서 회로 접속이 전환되면 된다.

이 내부 메모리 회로(6)는, 메모리 셀을 포함하고, 데이터 입출력 단자(7)를 거쳐서 데이터 DQ의 입출력을 실행한다. 이 반도체 기억 장치(1)는, 또한 클럭 입력 단자(8)를 거쳐서 인가되는 클럭 신호 CLK에 동기하여 데이터의 입출력 및 외부 신호의 수신을 실행한다.

이 테스트 모드 제어 회로(5)는, 이후에 상세히 설명하겠지만, 전원 투입 검출 신호 ZPOR가 한번도 활성 상태가 되지 않을 때 또는 불완전한 활성 상태시에 있어서는, 테스트 모드 활성화 신호 TME를 비활성 상태로 유지하는 기능을 구비한다.

또한, 전원 투입 검출 회로(3)는, 앞의 도 16에 도시한 구성과 마찬가지의 구성을 구비하여, 전원 단자(2)에 인가되는 전원 전압 Vcc가 소정의 전압 레벨 이상으로 되면, H 레벨로 상승하는 신호를 출력한다.

도 2는, 도 1에 도시한 테스트 모드 제어 회로(5)의 구성을 개략적으로 도시한 도면이다.

도 2에 있어서, 테스트 모드 제어 회로(5)는, 클럭 신호 CLK의 상승 에지에 있어서 외부 제어 신호 ZRAS, ZCAS 및 ZWE가 소정의 상태(L 레벨)로 셋트되었을 때, 모드 설정 신호 MSET 및 ZMSET을 활성 상태로 구동하는 모드 설정 신호 발생 회로(5a)와, 이 모드 설정 신호 발생 회로(5a)로부터의 모드 설정 신호 MSET 및 ZMSET의 활성화에 응답하여 외부로부터의 특정한 어드레스 신호 비트 Add를 수신하고, 테스트 모드 활성화 신호 TME를 출력하는 테스트 모드 활성화 신호 발생 회로(5b)와, 전원 투입 검출 회로(3)로부터의 전원 투입 검출 신호 ZPOR가 한번도 활성화되지 않을(0회의 활성화) 때, 이 테스트 모드 활성화 신호 발생 회로(5b)가 출력하는 테스트 모드 활성화 신호 TME를 비활성 상태로 유지하는 초기화 회로(5c)를 포함한다. 테스트 모드 활성화 신호 발생 회로(5b)는, 또한 전원 투입 검출 회로(3)로부터의 전원 투입 검출 신호 ZPOR의 활성화에 따라서 그 내부 노드를 소정의 초기 상태로 설정하여, 테스트 모드 활성화 신호 TME를 비활성 상태의 초기 상태로 리셋한다.

모드 설정 신호 발생 회로(5a)는, 통상, 동기형 반도체 기억 장치에 있어서 커맨드 디코더라고 불리는 논리 게이트에 의해 구성되는데, 클럭 신호 CLK의 상승 에지에 있어서, 로우 어드레스 스트로브 신호 ZRAS, 컬럼 어드레스 스트로브 신호 ZCAS, 및 라이트 인에이블 신호 ZWE가 모두 L 레벨로 설정되면, 원-숏 펄스 신호를 출력한다.

도 3은, 도 2에 도시한 테스트 모드 활성화 신호 발생 회로(5b) 및 초기화 회로(5c)의 구성의 일례를 도시한 도면이다. 도 3에 있어서, 테스트 모드 활성화 신호 발생 회로(5b)는, 특정한 어드레스 신호 비트 Add를 받는 인버터(5ba)와, 모드 설정 신호 MSET 및 ZMSET의 활성화시 작동 상태로 되어, 인버터(5ba)의 출력 신호를 반전하여 내부 노드 NX에 전달하는 3상태 인버터 버퍼(5bb)와, 내부 노드 NX상의 신호 전위와 초기화 회로(5c)에서 인가되는 내부 노드 NT상의 신호 전위를 받는 NAND 회로(5bc)와, NAND 회로(5bc)의 출력 신호를 반전하여 테스트 모드 활성화 신호 TME를 출력하는 인버터(5bd)와, 모드 설정 신호 MSET 및 ZMSET의 비활성시 작동 상태로 되어, 테스트 모드 활성화 신호 TME를 인버터 (5bd)의 입력부에 전달하는 3상태 인버터 버퍼(5b)를 포함한다. 이들 인버터 버퍼(5bd) 및 (5be)는, 비활성화시(비작동 상태시) 출력 하이 임피던스 상태로 된다.

테스트 모드 활성화 신호 발생 회로(5b)는, 또한, 전원 투입 검출 신호 ZPOR를 받는 인버터(5bf)와, 인버터(5bf)의 출력 신호가 H 레벨일 때 도통하여, 내부 노드 NX를 접지 노드에 전기적으로 접속하는 n 채널 MOS 트랜지스터(5bg)를 포함한다. 전원 투입 검출 신호 ZPOR가 활성 상태의 L 레벨일 때, MOS 트랜지스터(5bg)가 도통하여, 내부 노드 NX는 접지 전압 GND 레벨로 초기 설정된다.

초기화 회로(5c)는, 내부 노드 NT상의 신호를 받는 인버터(5ca)와, 인버터(5ca)의 출력 신호와 전원 투입 검출 신호 ZPOR를 받아 출력 신호를 내부 노드 NY에 전달하는 NAND 회로(5cb)를 포함한다. 이 초기화 회로(5c)는, 이후에 상세히 그 구성에 대해서는 설명하겠지만, 전원 투입 검출 신호 ZPOR가 한번도 활성화되지 않은 때에는, 전원 투입시, 이 내부 노드 NY를 L 레벨로 초기 설정하도록 그 트랜지스터 사이즈 등이 조정된다. 이것은, 전원 투입 검출 신호 ZPOR가 H 레벨일 때, 인버터(5ca) 및 NAND 회로(5cb)에 의해 래치 회로가 구성되고, 래치가 되기 쉬운 상태를, 내부 노드 NY가 L 레벨로 되도록 설정함으로써 실현된다(이에 대해서는 이후에 상세히 설명한다).

그 다음, 이 도 3에 도시한 테스트 모드 활성화 신호 발생 회로(5b) 및 초기화 회로(5c)의 동작에 대하여 도 4 및 도 5에 도시한 동작 파형을 참조하여 설명한다.

우선, 도 4를 참조하여, 전원 투입 검출 신호 ZPOR가 확실히 활성 상태로 되는 경우의 동작에 대하여 설명한다.

전원 투입전에 있어서는, 방전에 의해, 내부 노드는 모두 L 레벨이고, 마찬가지로 내부 신호도 L 레벨이다. 시각 t0에 있어서, 전원 투입이 행하여져, 전원 전압 Vcc의 전압 레벨이 상승한다. 이 전원 투입에 따라서, 전원 투입 검출 신호 ZPOR의 전압 레벨은 접지 전압 레벨인 L 레벨을 유지한다. 노드 NX는, 3상태 인버터 버퍼(5bb)가 비작동 상태에 있어서, 출력 하이 임피던스 상태에 있는 것에 따라 플로팅 상태에 있다. 마찬가지로, 내부 노드 NY도, 초기화 회로(5c)의 래치 회로에 의해 그 래치 상태가 부정이고, 전원 투입시, 그 전원 전압 레벨은 부정이다. 도 4에 있어서는, 노드 NX 및 NY가, 그 전압 레벨이 부정(不定)을 나타내기 때문에, 변동하고 있도록 도시된다. 이 상태에 있어서는, 또한, 인버터(5bb)가 출력하는 테스트 모드 활성화 신호 TME의 전압 레벨도 부정이다. 그러나, 인버터(5bf)의 출력 신호가 전원 전압 Vcc의 상승에 따라 상승하면 MOS 트랜지스터(5bg)가 도통하여, 노드 NX가 L 레벨로 초기 설정되고, 또한 테스트 모드 활성화 신호 TME도 따라서 L 레벨로 초기 설정된다.

시각 t1에 있어서, 전원 전압 Vcc이 소정의 전압 레벨에 응답하면, 전원 투입 검출 신호 ZPOR가 H 레벨로 구동된다. 이에 따라, 인버터(5bf)의 출력 신호가 L 레벨로 되고, MOS 트랜지스터(5bg)가 비도통상태로 되어, 내부 노드 NX의 초기 설정이 종료된다. 이 내부 노드 NX의 전압 레벨에 따라서, NAND 회로(5bc)의 출력 신호가 H 레벨로 설정되어, 전원 전압 Vcc의 전압 상승과 동시에 그 출력 신호의 전압 레벨이 상승한다. 따라서, 인버터(5bd)에서 출력되는 테스트 모드 활성화 신호 TME가 L 레벨의 비활성 상태로 유지된다. 이 테스트 모드 활성화 신호 TME가 L 레벨로 설정되면, 인버터(5bd) 및 3상태 인버터 버퍼(5bb)에 의해 래치된다.

한편, 노드 NY는, 이 전원 투입 검출 신호 ZPOR의 활성화에 따라서, NAND 회로(5cb)의 출력 신호가 H 레벨로 되어, 내부 노드 NY가 전원 전압 Vcc 레벨로 상승한다. 이 상태에 있어서, 인버터(5ca)의 출력 신호가 L 레벨로 되어, 내부 노드 NY의 전압 레벨이 H 레벨로 설정된다. 이상과 같이, 내부 노드 NX 및 NY의 전압 레벨이 부정 상태에서 확정(確定) 상태로 되면, 전원 투입 검출 신호 ZPOR가 H 레벨로 상승하더라도, 내부 노드 NX는 L 레벨로 고정되고, 한편, 내부 노드 NY는 Va의 전압 레벨로 설정되어, 안정적으로, 테스트 모드 활성화 신호 TME는 접지 전압 GND 레벨인 L 레벨로 유지된다.

또, 리셋용의 MOS 트랜지스터(5bg)는, 그 전류 구동력을 크게 해 두면, 전원 전압 Vcc가 소정의 전압 레벨 Va에 도달하기 전에 도통 상태로 되더라도, 큰 전류 구동력을 가져서 확실히 내부 노드 NX를 접지 전압 레벨로 방전할 수 있다. 또한, 내부 노드 NY는, 전원 투입 검출 신호 ZPOR의 전압 레벨이 H 레벨로 상승하기 때문에, 래치 회로(인버터(5ca) 및 NAND 회로(5cb)에 의해 구성되는 래치 회로)에 의해 전원 전압 Vcc의 전압 레벨의 상승에 따라서 소정의 전압 레벨 Va에 도달한다.

이 전원 투입 검출 신호 ZPOR가 활성화된 경우, NAND 회로(5bc)는 인버터로서 작용한다. 따라서, 테스트 모드에 들어갈 때, 외부로부터 인가되는 어드레스 신호 Add에 따라서, 테스트 모드 활성화 신호 TME를 발생할 수 있다.

다음에, 도 5를 참조하여, 전원 투입 검출 신호 ZPOR가 완전히 활성화되지 않고 불완전하게 밖에 발생되지 않은 경우의 동작에 대하여 설명한다.

시각 t0에 있어서 전원 투입이 행하여져, 전원 전압 Vcc의 전압 레벨이 상승한다. 이 전원 전압 Vcc의 레벨 상승에 따라서 전원 투입 검출 신호 ZPOR는 마찬가지로 그 전압 레벨이 상승하고, 인버터(5bf)의 출력 신호는 L 레벨로 된다. 이 전원 전압 Vcc의 전압 레벨의 상승에 따라서, 노드 NX 및 노드 NY의 전압 레벨이 부정 상태로 되어, 크게 변동하면서, 그 전압 레벨이 조금 상승한다. 이 전압 상승은 리크 전류 및 용량 결합 등에 기인한다. 또한, 초기화 회로(5c)의 래치 상태가 불안정함에 기인한다.

시각 t1에 있어서, 전원 전압 Vcc가 소정의 전압 레벨에 도달하더라도, 전원 투입 검출 신호 ZPOR가 급격히 상승하지 않고 전원 전압 Vcc와 마찬가지의 전압 레벨에 있다. 이 상태에 있어서는, 이 전원 투입 검출 신호 ZPOR의 전위 변화는, 인버터(5bf)에서는 L 레벨로는 판정되지 않으며, 따라서 인버터(5bf)의 출력 신호는 L 레벨을 유지한다. 또한, MOS 트랜지스터(5bg)는, 비도통 상태를 유지하고, 내부 노드 NX는, 전압 레벨이 부정(不定) 상태를 유지한다. 따라서, 노드 NX는, 그 플로팅 상태에 의해, 최종적으로, 전원 전압 레벨 또는 접지 전압 레벨로 안정화된다(리크 전류 또는 용량 결합에 의한다).

한편, 초기화 회로(5c)에서는, 전원 투입 검출 신호 ZPOR가 비활성 상태를 유지하는 경우에는, 이 NAND 회로(5cb)의 출력 신호는, L 레벨로 되는 경향으로 되어 있다. 따라서, 전원 투입 검출 신호 ZPOR가 불완전하게 밖에 출력되지 않고, 활성화가 한번도 되지 않은 경우에는, 내부 노드 NY는, 이 인버터(5ca) 및 NAND 회로(5cb)의 래치 회로에 의해 L 레벨로 구동된다. 이 내부 노드 NY의 L 레벨의 구동에 따라서, NAND 회로(5bc)의 출력 신호가 H 레벨로 상승하고, 이에 따라 인버터(5bd)로부터의 테스트 모드 활성화 신호 TME가 L 레벨로 구동된다. 이 테스트 모드 활성화 신호 TME의 L 레벨은, 인버터(5bd) 및 3상태 인버터 버퍼(5be)에 의해 래치된다.

따라서, 전원 투입 검출 신호 ZPOR가 출력되지 않아, 내부 노드 NX의 전압 레벨이 부정인 경우에 있어서도, 테스트 모드 활성화 신호 TME는 확실히 비활성 상태인 L 레벨로 유지할 수 있어, 반도체 기억 장치에 있어서의 내부 동작 불량이 발생하는 것을 방지할 수 있다.

도 6은, 도 3에 나타내는 초기화 회로(5c)에 포함되는 인버터(5ca) 및 NAND 회로(5cb)의 구성 요소인 트랜지스터의 사이즈 관계를 개략적으로 도시한 도면이다.

도 6에 있어서, 인버터(5ca)는, 전원 노드 NV와 내부 노드 NZ 사이에 접속되고 또한 그 게이트가 내부 노드 NY에 접속되는 p 채널 MOS 트랜지스터 PQ1와, 내부 노드 NZ와 접지 노드 사이에 접속되고 또한 그 게이트가 내부 노드 NY에 접속되는 n 채널 MOS 트랜지스터 NQ1를 포함한다. p 채널 MOS 트랜지스터 PQ1의 사이즈(게이트 폭과 게이트 길이의 비 W/L, 도면에서는 W로 나타낸다) W1는, n 채널 MOS 트랜지스터 NQ1의 사이즈 W2보다도 크게 설정된다. 따라서, 이 인버터(5ca)는, 전원 투입시, 내부 노드 NZ를 H 레벨로 구동하는 경향이 있다.

NAND 회로(5cb)는, 전원 노드 NV와 내부 노드 NY 사이에 접속되고 또한 그 게이트에서 전원 투입 검출 신호 ZPOR를 받는 p 채널 MOS 트랜지스터 PQ2와, 전원 노드 NV와 내부 노드 NY 사이에 접속되고 또한 그 게이트가 내부 노드 NZ에 접속되는 p 채널 MOS 트랜지스터 PQ3와, 내부 노드 NY와 접지 노드 사이에 직렬로 접속되는 n 채널 MOS 트랜지스터 NQ2 및 NQ3을 포함한다. n 채널 MOS 트랜지스터 NQ2의 게이트는, 내부 노드 NZ에 접속되고, 또한 n 채널 MOS 트랜지스터 NQ3의 게이트에는 전원 투입 검출 신호 ZPOR가 인가된다. p 채널 MOS 트랜지스터 PQ2 및 PQ3의 사이즈 W3는, n 채널 MOS 트랜지스터 NQ2 및 NQ3의 사이즈 W4보다도 작게 설정된다. 이 n 채널 MOS 트랜지스터 NQ2 및 NQ3의 사이즈 W4는 p 채널 MOS 트랜지스터 PQ1의 사이즈보다도 크게 설정되고, 이 n 채널 MOS 트랜지스터 NQ2 및 NQ3의 전류 구동력은 p 채널 MOS 트랜지스터 PQ1의 전류 구동력보다도 크게 설정된다. 이 NAND 회로(5cb)는, 전원 투입시에 있어서는, 큰 전류 구동력을 갖는 n 채널 MOS 트랜지스터 NQ2 및 NQ3에 의해 내부 노드 NY를 L 레벨로 구동하는 경향이 있다. 다음에 동작에 대하여 간단히 설명한다.

지금, 내부 노드 NY가, 전원 투입에 따라서 그 전압 레벨이 부정 상태로 되어, 변동한 경우를 생각한다. 이 상태에 있어서, 인버터 회로(5ca)에서, MOS 트랜지스터 PQ1 및 NQ1이 모두 도통 상태로 되어(약한 도통 상태), 전류를 공급한다. n 채널 MOS 트랜지스터 NQ1의 전류 구동력보다도, p 채널 MOS 트랜지스터 PQ1의 전류 구동력이 커서, 내부 노드 NZ의 전압 레벨은 H 레벨로 구동되는 경향이 있다. 한편, NAND 회로(5cb)에 있어서, 전원 투입 검출 신호 ZPOR이 활성 상태를 유지하는 경우에 있어서는, 이 전원 투입 검출 신호 ZPOR는 전원 전압 Vcc의 전압 상승에 따라 그 전압 레벨이 상승한다. 따라서, n 채널 MOS 트랜지스터 NQ3는 도통 상태, p 채널 MOS 트랜지스터 PQ2가 비도통 상태로 된다. 한편, p 채널 MOS 트랜지스터 PQ3는, 내부 노드 NZ의 전압 레벨이 H 레벨로 구동되는 경향 때문에, 그 도통 상태가 약한 상태로 설정된다. 따라서, 내부 노드 NY는 L 레벨로 구동되는 경향이 있다. 전원 투입 검출 신호 ZPOR가 소정의 전압 레벨 이상에 도달하면, MOS 트랜지스터 NQ3의 구동력도 커져, 내부 노드 NY를, 접지 전위 레벨을 향해 방전한다. 이어서, MOS 트랜지스터 PQ1가 도통 상태로 되어, 내부 노드 NZ를 H 레벨로 구동한다. 이에 따라, NAND 회로(5cb) 및 인버터(5ca)에 의한 인버터의 래치 상태가 확정되어, 내부 노드 NY가 접지 전압 레벨인 L 레벨, 내부 노드 NZ가 전원 전압 Vcc 레벨인 H 레벨로 된다.

전원 투입 검출 신호 ZPOR가 활성 상태로 될 경우에는, MOS 트랜지스터 NQ3가 비도통 상태로 되고, 한편, MOS 트랜지스터 PQ2가 도통하여, 내부 노드 NY에, 전원 노드 NV로부터의 전류를 공급하여, 내부 노드 NY의 전압 레벨을 H 레벨로 구동한다. 이에 따라, 인버터(5ca)의 출력 신호가 L 레벨로 하강하고, 따라서 MOS 트랜지스터 PQ3가 도통하여, 내부 노드 NY의 전압 레벨이 H 레벨로 더욱 고속으로 구동된다. 전원 투입 검출 신호 ZPOR가 H 레벨인 비활성 상태로 되면, 이 NAND 회로(5cb) 및 인버터(5ca)에 의해, 내부 노드 NY의 H 레벨이 확실히 래치된다.

이상과 같이, 본 발명의 실시예 1에 따르면, 전원 투입 검출 신호가, 전원 투입 직후에 부정 상태로 되는 경우 또는 활성화 기간이 지극히 짧은 불완전한 형태로 발생되는 경우 또는 활성 상태가 한번도 존재하지 않은 경우에는, 테스트 모드 활성화 신호를 비활성 상태로 유지하도록 구성하였기 때문에, 전원 투입시에 있어서, 전원 투입 검출 신호가 확실히 활성 상태로 구동되지 않은 경우에 있어서도, 반도체 기억 장치가 테스트 모드에 들어가는 것을 방지할 수 있고, 따라서 이 반도체 기억 장치의 동작 불량을 방지할 수 있다.

(실시예 2)

도 7은 본 발명의 실시예 2에 따른 초기화 회로의 구성을 도시한 도면이다. 도 7에 있어서, 초기화 회로(5c)는, 내부 노드 NT상의 신호를 반전하는 인버터(5cc)와, 인버터(5cc)의 출력 신호와 전원 투입 검출 신호 ZPOR를 받는 NAND 회로(5cd)를 포함한다. 이 NAND 회로(5cd)의 출력 신호가 내부 노드 NY에 전달된다. 이들 인버터(5cc) 및 NAND 회로(5cd)의 트랜지스터 사이즈의 조정은, 특별히 실행되고 있지 않다. 전원 투입 검출 신호 ZPOR가 H 레벨일 때에는, 통상의 인버터 래치를 구성한다.

또한, 이 초기화 회로(5c)는, 내부 노드 NY와 접지 노드 사이에 접속되는 용량 소자 C1를 포함한다. 이 용량 소자 C1는 내부 노드 NY에 대한 안정화 용량으로서 기능한다. 전원 투입시, 내부 노드 NY의 전압 레벨이 부정 상태로 되어 플로팅 상태로 되었다고 해도, 이 용량 소자 C1에 의해, 이 내부 노드 NT상의 전압 레벨의 상승이 억제되어, 내부 노드 NY는, 다음에, L 레벨로 구동되는 경향이 강하게 된다. 따라서, 전원 투입 검출 신호 ZPOR의 리셋에 충분한 활성화가 한번도 실행되지 않은 경우에 있어서는, 내부 노드 NY의 전압 레벨은, 인버터(5cc) 및 NAND 회로(5cd)의 래치 회로에 의해, 그 초기 설정된 L 레벨에 따라 확실히 L 레벨로 래치된다.

이 용량 소자 C1의 용량치는 그다지 크게는 설정되지 않고, 전원 투입 검출 신호 ZPOR가 활성 상태로 되면, 용량 소자 C1가 확실히 충전되어, 내부 노드 NY는 확실히 H 레벨로 유지된다. 이 도 7에 도시한 바와 같이 용량 소자를 이용할 경우, 트랜지스터 소자의 사이즈 조정을 실행할 필요가 없고, 용이하게 내부 노드 NY가 L 레벨로 구동되는 경향을 강하게 할 수 있어, 전원 투입 검출 신호가 발생하지 않을 때(0회의 활성화시) 내부 노드 NY를 확실히 L 레벨로 유지할 수 있다. 여기서「0회의 활성화」란 초기 설정(리셋)에 충분한 기간 동안 활성 상태로 유지되어 있지 않은 것을 나타낸다.

(실시예 3)

도 8은 본 발명의 실시예 3에 따른 초기화 회로(5c)의 구성을 개략적으로 도시한 도면이다. 이 도 8에 도시한 구성에 있어서는, 인버터(5cc)의 출력 노드 NZ와 전원 노드 NV 사이에 용량 소자 C2가 결합된다. 용량 소자 C2는 결합 용량으로서 기능하여, 전원 투입시 전원 노드 NV상의 전원 전압 Vcc가 상승됨에 따라, 이 용량 소자 C2의 용량 결합에 의해, 내부 노드 NZ의 전압 레벨도 상승한다. 따라서, 이 내부 노드 NZ가 H 레벨로 구동되는 경향이 크고, 전원 투입 검출 신호 ZPOR의 0회의 활성화가 행하여지는 경우에는, 확실히 NAND 회로(5cd)의 출력 신호를 L 레벨로 유지하는 것이 가능해진다.

따라서, 이 도 8에 도시한 구성에 있어서도, 단지 용량 소자를 결합 용량으로서 이용하여 내부 노드 NZ를 H 레벨로 구동하는 경향성을 강하게 하기 위해, 트랜지스터 사이즈 조정 등의 복잡한 처치를 실행하는 일 없이, 전원 투입 검출 신호 ZPOR의 비발생시, 내부 노드 NY를 용이하게 L 레벨로 유지할 수 있다. 이 용량 소자 C2의 용량치도 적당한 크기로 정해져, 전원 투입 검출 신호 ZPOR가 활성화되면, 내부 노드 NY의 전위의 상승에 따라서, 인버터(5cc)에 의해, 그 용량 소자 C2의 한쪽 전극 노드(노드 NZ에 접속되는 전극 노드)가 L 레벨로 구동된다. 이 L 레벨은 인버터(5cc)에 의해 유지된다.

(실시예 4)

도 9는 본 발명의 실시예 4에 따른 초기화 회로의 구성을 도시한 도면이다. 도 9에 도시한 구성에 있어서는, 내부 노드 NY와 접지 노드 사이에 풀다운(pulldown)용의 비교적 큰 저항치를 갖는 저항 소자 R1가 접속된다. 다른 구성은 도 7 및 도 8에 도시한 구성과 동일하다. 이 도 9에 도시한 구성에 있어서는, 풀다운 저항 소자 R1에 의해, 내부 노드 NY가 L 레벨로 구동된다. 따라서 내부 노드 NY는, NAND 회로(5cd)의 출력 신호가 H 레벨로 구동되지 않은 한 L 레벨로 고정된다. 전원 투입 검출 신호 ZPOR가 L 레벨에 있으면, 전원 전압 Vcc의 상승에 따라 NAND 회로(5cd)에 의해, 내부 노드 NY는 H 레벨로 구동된다. 이 때에는, 인버터(5cc) 및 NAND 회로(5cd)에 의해, 내부 노드 NY는 H 레벨로 유지된다. 이 도 9에 도시한 바와 같이 내부 노드 NY에 고저항의 풀다운 저항 소자를 접속하더라도, 트랜지스터 사이즈 조정 등의 복잡한 설계를 실행하는 일 없이 용이하게 전원 투입 검출 신호 ZPOR의 비발생시에 내부 노드 NY를 L 레벨로 구동할 수 있다.

(실시예 5)

도 10은 본 발명의 실시예 5에 따른 초기화 회로의 구성을 개략적으로 도시한 도면이다. 이 도 10에 도시한 초기화 회로(5c)에서는, 인버터(5cc)의 출력 노드 NZ와 전원 노드 NV 사이에 고저항의 저항 소자 R2가 접속된다. 다른 구성은 도 7 내지 도 9에 도시한 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 부여한다. 이 저항 소자 R2는 풀업(pullup) 저항으로서 작용한다. 따라서, 전원 투입 검출 신호 ZPOR가 0회 활성화된 경우에는, 내부 노드 NZ가 전원 전압 Vcc의 전압 레벨에 따라 H 레벨로 구동된다. 또한, NAND 회로(5cd)의 출력 신호는 L 레벨로 되고, 내부 노드 NY의 전압 레벨은 접지 전압 레벨인 L 레벨로 유지된다. 한편, 전원 투입 검출 신호 ZPOR가 활성화되면, NAND 회로(5cd)의 출력 신호가 H 레벨로 되고, 따라서 인버터 회로(5cc)의 출력 신호가 L 레벨로 된다. 이 저항 소자 R2의 저항치는 충분히 크고, 내부 노드 NZ는, 인버터(5cc)에 의해 L 레벨로 유지되며, 이에 따라 NAND 회로(5cd)의 출력 신호도 H 레벨로 유지된다.

따라서, 이 도 10에 도시한 구성에 있어서도, 풀업 저항 소자 R2를 인버터의 출력 노드에 접속함으로써, 트랜지스터 사이즈의 조정 등의 복잡한 처치를 실행하는 일 없이, 전원 투입 검출 신호 ZPOR의 비발생(0회의 활성화)시 내부 노드 NY를 용이하게 L 레벨로 유지할 수 있다.

(실시예 6)

도 11은 본 발명의 실시예 6에 따른 테스트 모드 활성화 신호 발생 회로(5b)의 구성을 개략적으로 도시한 도면이다. 이 도 11에 도시한 테스트 모드 활성화 신호 발생 회로(5b)에서는, 도 3에 도시한 구성에 덧붙여, 그 위에, 3상태 인버터 버퍼(5bd)의 출력 신호를 받는 인버터(5bh)와, 인버터(5bh)의 출력 신호를 반전하여 제 1 테스트 모드 활성화 신호 TME1를 출력하는 인버터(5bi)와, 모드 설정 지시 신호 MSET 및 ZMSET의 비활성화시에 작동 상태로 되어, 인버터(5bh)의 출력 신호를 반전하여 인버터(5bh)의 입력부에 전달하는 3상태 인버터 버퍼(5bj)를 포함한다. 인버터(5bb)로부터는, 제 2 테스트 모드 활성화 신호 TME2가 출력된다.

테스트 모드 활성화 신호 TME1 및 TME2는, 각각 별도의 테스트 모드를 활성화한다. 제 1 테스트 모드 활성화 신호 TME1는, 통상의 예를 들면 멀티 비트 테스트 등의 테스트 모드를 규정한다. 한편 제 2 테스트 모드 활성화 신호 TME2는, VBB 인가 모드 등의 트랜지스터 특성이 완전히 다른 테스트 모드를 지정한다. 통상의 테스트 모드를 규정하는 제 1 테스트 모드 활성화 신호는, 정상모드 셋트 사이클에서 비활성 상태로 리셋한다. 한편, 제 2 테스트 모드 활성화 신호 TME2의 경우, 이 정상모드 셋트 사이클을 실행하더라도, 내부의 트랜지스터 특성이 다르기 때문에, 정상모드 사이클 지정 신호가 출력되지 않고, 제 2 테스트 모드 활성화 신호의 리셋을 실행할 수 없게 되는 상태가 생각된다. 따라서, 이 경우에는, 초기화 회로(5c)를 이용하여, 전원 투입 검출 신호 ZPOR가 한번도 활성화되지 않은 경우에는, 제 2 테스트 모드 활성화 신호 TME2를 비활성 상태로 유지한다. 한편, 전원 투입 검출 신호 ZPOR가 한번도 활성화되지 않은 경우, 테스트 모드 활성화 신호 TME1가 활성 상태로 유지된 경우에 있어서는, 이후에 설명하는 정상모드 셋트 사이클에 따라서 리셋한다.

도 12는, 도 1에 도시한 제어 신호 발생 회로(4)의 테스트 동작에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 도 12에 있어서, 이 제어 신호 발생 회로(4)는, 외부로부터의 제어 신호 ZRAS, ZCAS 및 ZWE와 특정한 어드레스 신호 비트 AD를 받아, 클럭 신호(도시하지 않음)의 상승 에지에 있어서 이들이 미리 정해진 상태로 설정되었을 때에 정상모드 셋트 지시가 인가된 것을 검출하는 정상모드 셋트 사이클 검출 회로(4a)와, 이 정상모드 셋트 사이클 검출 회로(4a)로부터의 정상모드 셋트 사이클 검출 신호에 따라서 정상모드 셋트 동작을 실행하는 정상모드 셋트 제어 회로(4b)를 포함한다.

이 정상모드 셋트 사이클 검출 회로(4a)는, 앞의 모드 설정 신호 발생 회로와 같은 구성을 구비하며, 이 모드 셋트 지시에 따라 특정한 어드레스 신호 비트 AD에 따라 정상모드 셋트 사이클이 지시되었는지에 대한 여부를 판정한다.

정상모드 셋트 제어 회로(4b)는, 이 정상모드 셋트 지시에 따라, 표준 DRAM에서 실행되는 것과 같은 더미 사이클과 마찬가지로 내부 회로의 동작을 행하게 함과 동시에, 이 테스트 지시 신호 등의 특수 모드 지시 신호를 소정의 리셋 상태로 설정한다.

이 제어 신호 발생 회로(4)에 포함되는 테스트 모드 제어 회로(5)는, 앞의 도 2에 도시한 모드 설정 신호 발생 회로(5a), 테스트 모드 활성화 신호 발생 회로(5b) 및 초기화 회로(5c)에 덧붙여, 그 위에 특정한 어드레스 신호 비트 AD0 및 AD1을 받는 게이트 회로(5d)와, 이 게이트 회로(5d)와 병렬로 마련되고, 어드레스 신호 비트 AD0 및 AD1을 받는 게이트 회로(5e)와, 제 1 테스트 모드 활성화 회로 TME1와 게이트 회로(5a)의 출력 신호를 받는 게이트 회로(5f)와, 게이트 회로(5e)의 출력 신호와 제 2 테스트 모드 활성화 신호 TME2를 받는 게이트 회로(5g)를, 정상모드 셋트 제어 회로(4b)로부터의 정상모드 셋트 신호에 따라 도통하여, 제 1 테스트 모드 활성화 신호 TME1를 비활성 상태(L 레벨)로 구동하는 리셋 트랜지스터(n 채널 MOS 트랜지스터)(5h)를 포함한다.

게이트 회로(5d)는, 어드레스 신호 비트 AD0 및 AD1이 모두 H 레벨일 때에 H 레벨의 신호를 출력한다. 게이트 회로(5e)는, 신호 비트 AD0가 L 레벨이고, 또한 어드레스 신호 비트 AD1가 H 레벨일 때에 H 레벨의 신호를 출력한다. 게이트 회로(5f) 및 (5g)는, 그 양 입력에 인가하는 신호가 모두 H 레벨일 때에 H 레벨의 신호를 출력한다. 게이트 회로(51)로부터 축퇴(compression) 테스트 모드, 리크 전류 테스트 모드 등의 내부의 트랜지스터 특성이 변경되지 않는 동작 모드를 지시하는 테스트 모드 지시 신호 TE1가 출력된다. 게이트 회로(5g)로부터, VBB 인가 모드 등의 바이어스 전압을 변경하는 모드를 지정하는 테스트 모드 지시 신호 TE가 출력된다.

이 도 12에 도시한 테스트 초기화 회로의 구성의 경우, 전원 투입 검출 신호가 활성 상태로 되지 않은 경우에 있어서, 제 1 테스트 모드 활성화 신호 TME1는 활성 상태로 되는 경우가 있다. 한편, 제 2 테스트 모드 활성화 신호 TME2는, 도 11에 도시한 구성으로부터 알 수 있듯이, 비활성 상태로 유지된다. 이 경우, 정상모드 셋트 사이클 검출 회로(4a) 및 정상모드 셋트 제어 회로(4b)에 의해, 정상모드 셋트 사이클시에 리셋 신호 RST가 활성 상태로 구동되고, 리셋 트랜지스터(5h)가 도통하여, 테스트 모드 활성화 신호 TME1가 비활성 상태로 구동된다. 이에 따라, 실제로 시스템에 내장하여 사용하는 경우에 있어서도, 전원 투입후에 있어서는, 정상모드 셋트 사이클이 실행되기 때문에, 이 반도체 기억 장치가, 전원 투입 검출 신호가 활성 상태로 구동되지 않은 경우에 있어서 테스트 모드로 들어가는 것을 확실히 방지할 수 있다.

또, 이 도 12에 도시한 테스트 모드 제어 회로에 의해, 게이트 회로(5d) 및 (5e)에 인가되는 어드레스 신호 비트의 기재는 단순한 일례일 뿐이며, 그 비트 이상의 복수 비트가 인가되어도 좋고, 또한 이 게이트 회로(5d) 및 (5g)에 인가되는 어드레스 신호 비트 AD0 및 AD1이, 앞의 도 2에 도시한 바와 같이 모드 설정 신호 발생 회로(5a)로부터의 모드 설정 신호 MSET 및 ZMSET에 따라 취해져도 좋다.

제품 출하전의 테스트 모드 동작시에서는, 전원 투입 검출 신호 ZPOR가 활성화되지 않은 경우에는, 테스트 모드 활성화 신호 TME2는 항상 비활성 상태를 유지한다. 이 경우에 있어서는, 전원을 재차 투입하여, 전원 투입 검출 신호를 활성화한다.

이상과 같이, 바이어스 전압 VBB이 변화하여 트랜지스터 특성이 변동하여, 정상모드 셋트 사이클 검출 회로(4a)에서 정상모드 셋트 사이클이 검출되지 않고, 또한 정상모드 셋트 제어 회로(4b)가, 정상모드 셋트 동작을 실행하지 않은 경우가 전혀 발생하지 않도록, 이 테스트 모드 활성화 신호 TME2를, 확실히 초기 상태로 셋트할 수 있어, 따라서, 테스트 모드 활성화 신호 TME1의 정상모드 셋트 사이클에 의해 리셋할 수 있다.

(다른 적용예)

상술한 설명에 있어서는 동기형 반도체 기억 장치가 도시되고 있다. 그러나, 표준 DRAM에 있어서, 테스트 모드가, WCBR(WE, CAS 비포(before) RAS) 조건과 어드레스 키에 의해 지정되고, 이 테스트 모드 활성화 신호를 발생하는 구성에 있어서, 플로우팅 상태로 되는 회로 노드가 존재하는 경우에 있어서도 마찬가지로 본 발명은 적용할 수 있다. 여기서, WCBR 조건은, 로우 어드레스 스트로브 신호 ZRAS가 하강하기 전에, 라이트 인에이블 신호 ZWE 및 컬럼 어드레스 스트로브 신호 ZCAS가 L 레벨로 설정되는 타이밍 조건을 나타내고, 어드레스 키는, 특정한 어드레스 신호 비트(1 비트 또는 복수 비트)가 미리 정해진 논리 상태로 설정되는 상태를 나타낸다.

또한, 다른 반도체 기억 장치(예를 들면, SRAM)에 있어서도, 전원 투입시, 전원 투입 검출 신호의 활성화에 따라서 그 전원 투입시의 전압 레벨이 소정 상태로 되는 노드를 초기 상태로 셋트하는 구성이 이용되고 있는 한, 본 발명은 적용가능하다.

이상과 같이, 본 발명에 따르면, 전원 투입시, 전원 투입 검출 신호가 활성 상태로 한번도 구동되지 않은 경우, 테스트 모드 활성화 신호를 비활성 상태로 유지하도록 구성하고 있기 때문에, 실제 시스템의 사용시에 있어서, 전원 투입 검출 신호의 불량에 따른 동작 불량을 방지할 수 있어, 신뢰성이 높은 반도체 기억 장치를 실현할 수 있고, 따라서 신뢰성이 높은 메모리 시스템을 구축할 수 있다.

청구항 1에 관한 발명에 따르면, 전원 투입 검출 신호의 0회의 활성화에 응답하여 테스트 모드 활성화 신호를 비활성 상태로 유지하도록 구성하고 있기 때문에, 실제 시스템에 내장하여 반도체 기억 장치를 사용하는 경우에 있어서, 전원 투입 검출 신호의 불량이 발생하더라도, 내부에서 테스트 모드가 설정되는 일이 없고, 전원 투입 검출 신호 불량에 근거하는 동작 불량이 발생하는 일이 없어, 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다.

청구항 2에 관한 발명에 따르면, 전원 투입 검출 신호의 활성화에 따라서, 테스트 모드 활성화 신호 발생 수단을 인에이블하고 또한 전원 투입 검출 신호가 한번도 활성화되지 않을 때, 이 테스트 모드 활성화 신호 발생 수단을 디스에이블 상태로 설정하고 있기 때문에, 전원 투입 검출 신호의 불량이 발생하더라도, 테스트 모드 활성화 신호가 활성 상태로 구동되는 것을 방지할 수 있고, 내부 상태를, 통상 동작 모드의 상태로 설정할 수 있으며, 이 전원 투입 검출 신호에 기인하는 동작 불량을 방지할 수 있어, 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다.

청구항 3에 관한 발명에 따르면, 초기화 수단으로서, 전원 투입 검출 신호의 활성화에 따라, 이 테스트 모드 활성화 신호를 비활성 상태로 리셋함과 동시에, 전원 투입 검출 신호의 0회의 활성화에 따라서 테스트 모드 활성화 신호를 비활성 상태로 유지하도록 구성하고 있기 때문에, 전원 투입시, 전원 투입 검출 신호의 활성 상태의 유무에 관계 없이 테스트 모드 지시 신호를 비활성 상태로 설정할 수 있다.

Claims

외부로부터의 신호에 따라 특정한 테스트 동작 모드를 지정하는 테스트 모드 활성화 신호를 발생하는 테스트 모드 활성화 신호 발생 수단,

전원 노드에 결합되고, 상기 전원 노드로의 전원 전압의 투입에 응답하여 소정 시간 활성 상태로 되어야 할 전원 투입 검출 신호를 출력하는 전원 투입 검출 수단,

상기 테스트 모드 활성화 신호 발생 수단과 상기 전원 투입 검출 수단에 결합되고, 상기 전원 투입 검출 신호의 0회의 활성화에 응답하여 상기 테스트 모드 활성화 신호를 비활성 상태로 설정하는 초기화 수단을 포함하는 반도체 기억 장치.
외부로부터의 신호에 따라, 미리 정해진 테스트 모드 동작을 가능하게 하는 테스트 모드 활성화 신호를 발생하는 테스트 모드 활성화 신호 발생 수단,

전원 노드에 결합되고, 외부로부터의 전원 전압의 상기 전원 노드로의 투입에 응답하여 소정 기간 활성 상태로 되어야 할 전원 투입 검출 신호를 출력하는 전원 투입 검출 수단,

상기 테스트 모드 활성화 신호 발생 수단과 상기 전원 투입 검출 수단에 결합되고, 상기 전원 투입 검출 신호의 활성화에 응답하여 상기 테스트 모드 활성화 신호 발생 수단을 인에이블하며, 또한 상기 테스트 모드 지시 신호가 한번도 활성화되지 않을 때 상기 테스트 모드 활성화 신호 발생 수단을 디스에이블하는 초기화 수단을 포함하는 반도체 기억 장치.
제 1 항 또는 제 2 항에 있어서,

상기 초기화 수단은,

상기 전원 투입 검출 신호의 활성화에 응답하여, 상기 테스트 모드 활성화 신호를 비활성 상태로 리셋하는 리셋 수단과,

상기 전원 투입 검출 신호의 0회의 활성화에 응답하여, 상기 테스트 모드 활성화 신호를 비활성 상태로 유지하는 유지 수단을 포함하는 반도체 기억 장치.