JP5397109B2

JP5397109B2 - 半導体装置

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Publication number: JP5397109B2
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Inventors: 智彦釜谷
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Description

本発明は、複数の電源電圧領域で使用可能な半導体装置に関し、特にレーザダイオード駆動回路を含む半導体装置に関する。

半導体装置における集積度の向上に伴って内部回路がより微細化され、この結果、半導体装置の動作電圧が低下しており、特に、ＣＰＵでその傾向が顕著である。例えば、従来は５Ｖ±５％で動作させていた回路が、最近では３.３Ｖ±５％に低下し、更に２.５Ｖ±５％に移行しようとしている。このようなＣＰＵと共に使用され、該ＣＰＵによって制御される周辺半導体装置では、該ＣＰＵが使用する電源電圧領域に合わせて異なる電源電圧領域ごとにＩＣを開発していたのでは、開発の手間がかかり開発期間が長くなり、更に量産メリットも減少することからコストアップになる。

そこで、５Ｖ±５％と３.３Ｖ±５％の各電源電圧領域で使用可能な周辺半導体装置を開発することができれば開発期間の短縮が可能になり、量産によるメリットを活かしてコストダウンを図ることが可能になる。
また、半導体装置にレーザダイオード駆動回路が含まれている場合では、レーザダイオードは発光波長によって駆動電圧が異なるため、どのような発光波長のレーザダイオードにも対応することができる駆動回路を、広い電源電圧範囲で使用可能にする必要があった。このように、広い電源電圧範囲に対応した半導体装置が求められていた。

従来、動作電圧の異なる複数のレーザダイオードを切り替えて駆動するレーザダイオード駆動回路があった（例えば、特許文献１参照。）。
このようなレーザダイオード駆動回路は、異なる動作電圧のレーザダイオードを駆動するために、異なる電圧を発生させる電源と、各レーザダイオードの動作電圧に応じて電源電圧を切り替える電源電圧切替手段と、切り替えられた電源電圧を用いて各レーザダイオードへ駆動電流を供給する電流増幅部と、電流増幅部から供給される駆動電流を各レーザダイオードに供給するためのレーザダイオード切り替え手段を備えていた。また、前記電流増幅部の回路要素はレーザダイオードごとに独立して設けられていた。

図１１は、従来の半導体装置の回路構成例を示したブロック図であり、半導体装置１００は、所定の機能を有する内部回路１０１と、内部回路１０１を所定のリセット状態にするためのリセット信号ＲＥＳを生成して出力するリセット回路１０２とを備えている。
図１１のような半導体装置１００内の電子回路は、通常、所定の電源電圧領域、例えば５Ｖ±５％や３.３Ｖ±５％で使用されることを前提に設計されている。

このため、該半導体装置に入力する電源電圧が設計の前提となる電源電圧範囲を超えてしまうと、その性能を十分に発揮することができなくなるだけではなく、所定の電源電圧領域の電圧範囲を超える高電圧を入力すると、半導体装置に不具合が発生する可能性があった。
高い電源電圧領域から低い電源電圧領域まで広い電源範囲で使用可能にするためには、高耐圧のトランジスタを使用して低電圧動作が可能な回路を設計することも可能である。しかし、このような回路では、高電圧で使用した場合においても、低電圧で使用した場合においてもそれぞれ最適な動作を行うことができず中途半端な性能のものになる。

例えば、図１２は、内部回路１０１に設けられた、電源電圧の低下に対する保護や警告を行うための電源電圧低下検出回路の従来例を示した回路図である。
図１２の電源電圧低下検出回路では、電源端子Ｖｄｄに入力された電源電圧ＶＡ又はＶＢを抵抗Ｒ１２１及びＲ１２２で分圧した分圧電圧Ｖｉｎと、所定の参照電圧ＶｒＢをコンパレータ１２１で電圧比較している。コンパレータ１２１の出力信号は、分圧電圧Ｖｉｎが参照電圧ＶｒＢ以上であればハイレベルになり、分圧電圧Ｖｉｎが参照電圧ＶｒＢ未満である場合はローレベルになる。コンパレータ１２１の出力信号が電圧低下検出信号になっている。

図１３及び図１４は、図１２の回路の動作例を示したタイミングチャートであり、図１３は、電源端子Ｖｄｄに低い電源電圧領域である電源電圧ＶＢが入力されている場合を示しており、図１４は、電源端子Ｖｄｄに高い電源電圧領域である電源電圧ＶＡが入力されている場合である。
電圧ＶｒＡは、電源電圧がＶＡのときにおける、電圧低下を検出したいときの分圧電圧Ｖｉｎの値であり、参照電圧ＶｒＢは、電源電圧がＶＢのときにおける、電圧低下を検出したい分圧電圧Ｖｉｎの値である。

図１３では、電源電圧ＶＢが低下して、分圧電圧Ｖｉｎが参照電圧ＶｒＢ未満になるとコンパレータ１２１の出力信号がローレベルになり電圧低下検出信号として出力される。しかし、図１４では、電源電圧ＶＡが低下して、分圧電圧Ｖｉｎが電圧ＶｒＡ未満になってもコンパレータ１２１の出力信号の信号レベルは反転せず、分圧電圧Ｖｉｎが参照電圧ＶｒＢまで低下しないと前記電圧低下検出信号が出力されない。これは、電源電圧低下検出回路の参照電圧として電圧ＶｒＢを使用して、電源電圧領域が低い電源電圧ＶＢの場合に合わせて設定しているためである。逆に、参照電圧を電圧ＶｒＡに設定してしまうと、電源電圧ＶＢで使用する場合は電圧低下検出信号が出力され続けてしまうため、参照電圧を電圧ＶｒＡにすることはできなかった。このように、電源電圧領域が高い電源電圧ＶＡの場合は、所望の電圧での検出ができなくなり、電源電圧低下の検出精度が落ちるという問題があった。

また、図１５は、内部回路１０１に設けられた、半導体装置の外部端子Ｔ１に入力された電圧が所定の電圧以上の場合に端子電圧検出信号を出力する端子電圧検出回路の従来例を示した回路図であり、図１６は、図１５の回路の動作例を示したタイミングチャートである。なお、図１６において、Ｖｉｎ＋は電源電圧ＶＡ又はＶＢが上限方向に目一杯ばらついたときの分圧電圧Ｖｉｎの値であり、Ｖｉｎ−は電源電圧ＶＡ又はＶＢが下限方向に目一杯ばらついときの分圧電圧Ｖｉｎの値である。
図１５の端子電圧検出回路では、電源端子Ｖｄｄに入力された電源電圧ＶＡ又はＶＢを抵抗Ｒ１２３及びＲ１２４で分圧した分圧電圧Ｖｉｎと、外部端子Ｔ１に入力された電圧を抵抗Ｒ１２５及びＲ１２６で分圧した電圧ＶＴ１とをコンパレータ１２２で電圧比較をしており、コンパレータ１２２の出力信号が端子電圧検出信号になっている。

電圧ＶＴ１が分圧電圧Ｖｉｎ以上であれば端子電圧検出信号はハイレベルになり、電圧ＶＴ１が分圧電圧Ｖｉｎ未満である場合は前記端子電圧検出信号がローレベルになる。
しかし、電源電圧ＶＡ又はＶＢは所定の電圧範囲内でばらつくため、分圧電圧ＶｉｎがＶｉｎ＋になったときとＶｉｎ−になったときとでは前記端子電圧検出信号のパルス幅が大きく変動してしまうため、外部端子Ｔ１の電圧を正確に検出することができないという問題があった。

図１７は、内部回路１０１に設けられた、増幅回路等で使用されるバイアス回路の従来例を示した回路図である。
図１７において、ＰＭＯＳトランジスタＭ１３２は、電源電圧の変動によって、ＰＭＯＳトランジスタＭ１３１のドレイン電圧が大きく変動するのを緩和させるためのトランジスタであり、ゲートに所定のバイアス電圧が入力されている。しかし、該バイアス電圧は、電源電圧領域の高い電源電圧ＶＡと該領域の低い電源電圧ＶＢの両方で動作するように、電源電圧ＶＡとＶＢの場合に最適な各バイアス電圧の中間程度に設定されるため、電源電圧ＶＡとＶＢにおいては最適なバイアス電圧になっていなかった。

図１８は、内部回路１０１に設けられたスイッチングトランジスタの構成例とその駆動回路の回路例を示した図である。
スイッチングトランジスタは、通常素子サイズの小さいトランジスタを多数並列に接続した構成になっている。図１８ではスイッチングトランジスタはＰＭＯＳトランジスタＭ１４１〜Ｍ１４４が並列に接続されてなり、該ＰＭＯＳトランジスタＭ１４１〜Ｍ１４４の各ゲートにはドライブ能力の大きいバッファ回路１４１の出力端がそれぞれ接続され、バッファ回路１４１の入力端にはドライブ能力の小さいバッファ回路１４２が接続されている。

電源電圧が低い領域の場合は、スイッチングトランジスタの動作範囲が狭くなるため、スイッチングトランジスタの面積を大きくする必要があるため、並列に接続するトランジスタの数を多くしていた。しかし、該トランジスタの数を多くすると電源電圧が高い領域ではオーバースペックとなり、スイッチングトランジスタの寄生容量が大きくなる。高速でスイッチングするスイッチングトランジスタは、電源電圧が高いほど、そして寄生容量が大きいほど、スイッチング時に発生するノイズが大きくなるため、低い電源電圧領域にあわせてトランジスタの数を多くすると、高い電源電圧で使用した場合はノイズが多くなるという問題が発生していた。

また、内部回路１０１に前記のような従来のレーザダイオード駆動回路を有している場合、動作電圧の異なるレーザダイオードを切り替えて使用するようにしていたが、切り替えて使用するレーザダイオードごとに駆動回路を備えているため、使用していない駆動回路は無駄になり、チップサイズの増加等のコストアップの要因になっていた。

本発明は、このような問題を解決するためになされたものであり、複数の電源電圧領域で使用しても常に最適な動作を行うことができ、しかも使用しない回路を極力少なくしてチップ面積の増加を抑えることができる半導体装置を得ることを目的とする。

この発明に係る半導体装置は、複数の電源電圧領域で使用可能な所定の機能を有する内部回路と、
入力された電源電圧の電圧領域の検出を行い、該検出結果を示す信号を生成して出力する電源電圧領域検出回路と、
該電源電圧領域検出回路の出力信号を記憶し、該記憶した信号を電源電圧領域信号として出力するラッチ回路と、
電源投入時に、前記内部回路に対して所定のリセット動作を行わせるためのリセット信号を生成して出力するリセット回路と、
を備え、
前記ラッチ回路は、前記内部回路に対する前記リセット動作が解除された直後の前記電源電圧領域検出回路からの出力信号を記憶し、
前記内部回路は、半導体レーザの駆動制御を行うＡＰＣ駆動回路を備え、前記ラッチ回路から出力される前記電源電圧領域信号に応じて内部設定の変更を行うものである。

また、この発明に係る半導体装置は、複数の電源電圧領域で使用可能な、半導体レーザの駆動制御を行うＡＰＣ駆動回路を有する内部回路と、
入力された電源電圧の電圧領域の検出を行い、該検出結果を示す信号を生成して出力する電源電圧領域検出回路と、
該電源電圧領域検出回路の出力信号を記憶し、該記憶した信号を電源電圧領域信号として出力するラッチ回路と、
電源投入時に、前記内部回路に対して所定のリセット動作を行わせるためのリセット信号を生成して出力するリセット回路と、
を備え、
前記ラッチ回路は、電源投入後に最初に出力された、前記ＡＰＣ駆動回路を作動させるための信号であるＡＰＣ信号により、前記電源電圧領域検出回路からの出力信号を記憶し、前記内部回路は、前記ラッチ回路から出力される前記電源電圧領域信号に応じて内部設定の変更を行うものである。

また、前記ＡＰＣ駆動回路は、前記ラッチ回路から出力される前記電源電圧領域信号に応じて内部設定の変更を行うようにした。

また、前記内部回路は、入力された電源電圧が所定の第１電圧まで低下したか否かの検出を行い、該電源電圧が該第１電圧まで低下したことを検出すると所定の電圧低下検出信号を生成して出力する電圧低下検出回路を備え、該電圧低下検出回路は、前記第１電圧を設定するための参照電圧を前記電源電圧領域信号に応じて変えるようにした。

また、前記内部回路は、外部端子に入力された電圧が所定の第２電圧以上になったか否かの検出を行い、該外部端子に入力された電圧が該第２電圧以上になったことを検出すると所定の端子電圧検出信号を生成して出力する端子電圧検出回路を備え、該端子電圧検出回路は、前記第２電圧を設定するための参照電圧を前記電源電圧領域信号に応じて変えるようにした。

また、前記内部回路は、所定のバイアス電圧を生成して出力するバイアス回路を備え、該バイアス回路は、前記電源電圧領域信号に応じて該バイアス電圧の電圧値を変えるようにした。

また、前記ＡＰＣ駆動回路は、増幅回路へ供給する所定のバイアス電圧を生成するバイアス回路を備え、該バイアス回路は、前記電源電圧領域信号に応じて該バイアス電圧の電圧値を変えるようにした。

また、前記内部回路は、スイッチングトランジスタと該スイッチングトランジスタの駆動を行う駆動回路からなるスイッチング回路を備え、該スイッチング回路は、前記電源電圧領域信号に応じて前記スイッチングトランジスタの電流供給能力を変えるようにした。

また、前記ＡＰＣ駆動回路は、スイッチングトランジスタと該スイッチングトランジスタの駆動を行う駆動回路からなるスイッチング回路を備え、該スイッチング回路は、前記電源電圧領域信号に応じて前記スイッチングトランジスタの電流供給能力を変えるようにした。

具体的には、前記スイッチングトランジスタは、並列に接続された複数のトランジスタで構成され、前記スイッチング回路は、該各トランジスタに対して、前記電源電圧領域信号に応じた該トランジスタに対して、前記駆動回路からの駆動信号に関係なくオフさせて遮断状態にするようにした。

本発明の半導体装置によれば、前記内部回路のリセット状態が解除された直後に半導体装置に入力されている電源電圧の電圧領域を検出して、前記内部回路の設定を変えるようにしたことから、半導体装置の動作開始から内部回路を最適な状態で作動させることができる。

また、本発明の半導体装置によれば、内部回路内のＡＰＣ駆動回路が最初の動作を始める直前に半導体装置に入力されている電源電圧の電圧領域を検出して、内部回路及び／又はＡＰＣ駆動回路の設定を変えるようにしたことから、ＡＰＣ駆動回路内の電源電圧に関わる回路設定を最適な状態にして作動させることができる。

また、電圧低下検出回路においては、電源電圧領域の異なる電源電圧のどちらで使用しても、電源電圧の低下を正確に検出することができる。

また、端子電圧検出回路においては、電源電圧領域の異なる電源電圧のどちらで使用しても、外部端子の電圧異常を正確に検出することができる。

また、バイアス回路においては、電源電圧領域に関わらず常に最適なバイアス電圧を供給することができる。

また、スイッチング回路においては、複数のトランジスタを並列接続したトランジスタの使用個数を電源電圧領域に応じて変えるようにしたことから、十分なスイッチング性能を得ることができ、しかもスイッチングノイズの発生を抑えることができる。

本発明の第１の実施の形態における半導体装置の構成例を示した図である。図１の半導体装置１の動作例を示したタイミングチャートである。本発明の第１の実施の形態における半導体装置の他の構成例を示した図である。図３の半導体装置１の動作例を示したタイミングチャートである。内部回路５に設けられた電圧低下検出回路２０の回路例を示した図である。図５の電圧低下検出回路２０の動作例を示したタイミングチャートである。内部回路５に設けられた端子電圧検出回路３０の回路例を示した図である。図５の端子電圧検出回路３０の動作例を示したタイミングチャートである。内部回路５に設けられたバイアス回路４０の回路例を示した図である。内部回路５に設けられたスイッチング回路５０の回路例を示した図である。従来の半導体装置の回路構成例を示したブロック図である。図１１の内部回路１０１内にある回路の例を示した図である。図１２の回路の動作例を示したタイミングチャートである。図１２の回路の動作例を示したタイミングチャートである。図１１の内部回路１０１内にある回路の他の例を示した図である。図１５の回路の動作例を示したタイミングチャートである。図１１の内部回路１０１内にある回路の他の例を示した図である。図１１の内部回路１０１内にある回路の他の例を示した図である。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の構成例を示した図である。
図１において、半導体装置１は、電源電圧領域検出回路２、ラッチ回路３、リセット回路４及び所定の機能を有する内部回路５を備えており、電源電圧が入力される電源端子Ｖｄｄと接地電圧に接続された接地端子ＧＮＤを備えている。

電源電圧領域検出回路２は、コンパレータ１１、分圧抵抗Ｒ１１，Ｒ１２、所定の参照電圧Ｖｒｅｆを生成して出力する参照電圧生成回路１２で構成されている。電源端子Ｖｄｄと接地端子ＧＮＤとの間には分圧抵抗Ｒ１１及びＲ１２が直列に接続されており、抵抗Ｒ１１とＲ１２との接続部から、電源端子Ｖｄｄに入力された電源電圧を分圧した分圧電圧Ｖｉｎが出力され、分圧電圧Ｖｉｎはコンパレータ１１の非反転入力端に入力されている。コンパレータ１１の反転入力端には参照電圧Ｖｒｅｆが入力され、コンパレータ１１の出力端はラッチ回路３の入力端に接続されている。

ラッチ回路３は、入力されたコンパレータ１１からの出力信号Ｓｃｍｐを、リセット回路４から出力されるリセット信号ＲＥＳの立ち下がりエッジで記憶し、電源電圧領域信号Ｓ１として内部回路５に出力する。
リセット回路４は、半導体装置１に電源が投入されたときに、内部回路５を初期化するためのリセット信号ＲＥＳを出力する。
内部回路５は、半導体装置１に含まれる所定の機能を有する各種電子回路である。

このような構成において、図２は、図１の半導体装置１の動作例を示したタイミングチャートである。
図２において、ＶｉｎＡは、電源端子Ｖｄｄに高い電源電圧領域である電源電圧ＶＡが入力されたときの分圧電圧Ｖｉｎの電圧値であり、ＶｉｎＢは、電源端子Ｖｄｄに低い電源電圧領域である電源電圧ＶＢが入力されたときの分圧電圧Ｖｉｎの電圧値である。参照電圧Ｖｒｅｆは、電圧値ＶｉｎＡとＶｉｎＢとのほぼ中間の電圧値に設定されている。なお、図２では、電源端子Ｖｄｄに電源電圧ＶＡが入力されている場合を例にして示している。

図２の時刻ｔ１で、半導体装置１に電源が投入され、電源端子Ｖｄｄに入力された電源電圧の上昇に比例して分圧電圧Ｖｉｎが上昇する。次に、時刻ｔ２で、分圧電圧Ｖｉｎが参照電圧Ｖｒｅｆ以上になると、コンパレータ１１の出力信号Ｓｃｍｐが反転してハイレベルになる。更に、時刻ｔ３で、リセット信号ＲＥＳがハイレベルからローレベルに変化して、ラッチ回路３及び内部回路５のリセット動作が終了する。ラッチ回路３は、リセット信号ＲＥＳがハイレベルからローレベルに変化した時刻ｔ３におけるコンパレータ１１の出力信号Ｓｃｍｐの出力レベルを記憶して、電源電圧領域信号Ｓ１として内部回路５に出力する。

電源電圧領域信号Ｓ１の信号レベルは、時刻ｔ３の時点でラッチ回路３に記憶されているため、例えば、時刻ｔ４からｔ５にかけて、電源電圧が低下して分圧電圧Ｖｉｎが参照電圧Ｖｒｅｆ未満になり、コンパレータ１１の出力信号Ｓｃｍｐがローレベルになっても、電源電圧領域信号Ｓ１の信号レベルは変化しない。なお、前記説明では、電源電圧ＶＡの場合を例にして説明したが、低い電源電圧領域の電源電圧ＶＢが半導体装置１に入力された場合は、電源電圧領域信号Ｓ１は、前記説明と信号レベルが反転する。内部回路５では、電源電圧領域信号Ｓ１の信号レベルに応じて、内部設定を変更する。

図３は、図１の内部回路５に、半導体レーザであるレーザダイオードの発光光量が一定になるように自動制御するための回路であるＡＣＰ駆動回路が設けられている場合の例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示している。
このような構成において、図４は、図３の半導体装置１の動作例を示したタイミングチャートである。なお、図４では電源端子Ｖｄｄに高い電源電圧領域の電源電圧ＶＡが入力されている場合を例にして示している。

図４において、時刻ｔ１で半導体装置１に電源が投入される。すると電源電圧が上昇し、該電源電圧の上昇に比例して分圧電圧Ｖｉｎも上昇する。
次に時刻ｔ２で、分圧電圧Ｖｉｎが参照電圧Ｖｒｅｆ以上になるとコンパレータ１１の出力信号Ｓｃｍｐの信号レベルが反転してハイレベルになる。
更に、時刻ｔ３で、リセット信号ＲＥＳがハイレベルからローレベルに変化してリセット状態が終了する。しかし、この時点では、ラッチ回路３はコンパレータ１１の出力信号Ｓｃｍｐの信号レベルをまだ記憶していない。

次に時刻ｔ４で、内部回路５内の回路で生成されるＡＰＣ信号Ｓａｐｃがハイレベルになり、内部回路５内のＡＰＣ駆動回路が最初の動作を開始する。このときのＡＰＣ信号Ｓａｐｃの変化でラッチ回路３はコンパレータ１１の出力信号Ｓｃｍｐの信号レベルを記憶する。この後の動作は、図２と同様である。すなわち、時刻ｔ５から時刻ｔ６において電源電圧が低下し、コンパレータ１１の出力信号Ｓｃｍｐがローレベルになっても電源電圧領域信号Ｓ１はハイレベルのままである。
このように、内部回路５内のＡＰＣ駆動回路が最初の動作を始める直前に半導体装置１に入力されている電源電圧領域を検出して、ＡＰＣ駆動回路を含む内部回路５の設定を変えるようにしたことから、ＡＰＣ駆動回路内の電源電圧に関わる回路設定を最適な状態にして作動させることができる。なお、前記説明では、電源電圧ＶＡの場合を例にして説明したが、低い電源電圧領域の電源電圧ＶＢが半導体装置１に入力された場合は、電源電圧領域信号Ｓ１は、前記説明と信号レベルが反転し、前記ハイレベルの電源電圧領域信号Ｓ１はローレベルになる。

ここで、内部回路５の内部設定の変更例について説明する。
図５は、内部回路５に設けられた電圧低下検出回路２０の回路例を示した図である。
図５において、電圧低下検出回路２０は、電源端子Ｖｄｄに入力された電源電圧が所定の第１電圧まで低下したか否かの検出を行い、電源電圧が所定の第１電圧まで低下したことを検出すると所定の電圧低下検出信号Ｓ２を生成して出力する回路である。

電圧低下検出回路２０は、コンパレータ２１、所定の第１参照電圧Ｖｒ１Ａを生成して出力する第１参照電圧生成回路２２、所定の第２参照電圧Ｖｒ１Ｂを生成して出力する第２参照電圧生成回路２３、スイッチＳＷ１及び分圧抵抗Ｒ２１，Ｒ２２を備えている。
電源端子Ｖｄｄと接地端子ＧＮＤとの間には、分圧抵抗Ｒ２１及びＲ２２が直列に接続され、分圧抵抗Ｒ２１とＲ２２との接続部から分圧電圧Ｖｉｎ１が出力される。コンパレータ２１の非反転入力端には分圧電圧Ｖｉｎ１が入力され、コンパレータ２１の反転入力端は、スイッチＳＷ１の共通端子Ｃに接続されている。

スイッチＳＷ１の端子Ａには第１参照電圧Ｖｒ１Ａが、スイッチＳＷ１の端子Ｂには第２参照電圧Ｖｒ１Ｂがそれぞれ入力されている。また、スイッチＳＷ１の制御入力端には電源電圧領域信号Ｓ１が入力されており、スイッチＳＷ１は、電源電圧領域信号Ｓ１に応じて、共通端子Ｃを端子Ａ又はＢのいずれか一方に接続する。
第１参照電圧Ｖｒ１Ａは、電源電圧ＶＡを保証する最低電圧に設定され、第２参照電圧Ｖｒ１Ｂは、電源電圧ＶＢを保証する最低電圧に設定されている。

図６は、電圧低下検出回路２０の動作例を示したタイミングチャートであり、図６（ａ）は、電源端子Ｖｄｄに電源電圧ＶＡが入力された場合を、図６（ｂ）は、電源端子Ｖｄｄに電源電圧ＶＢが入力された場合をそれぞれ示している。
図６（ａ）で示しているように、電源端子Ｖｄｄに電源電圧ＶＡが入力された場合は、スイッチＳＷ１の共通端子Ｃは端子Ａ側に接続される。このため、コンパレータ２１の反転入力端には第１参照電圧Ｖｒ１Ａが入力されることから、電源電圧ＶＡが低下して分圧電圧Ｖｉｎ１が第１参照電圧Ｖｒ１Ａ未満になると、コンパレータ２１の出力信号である電圧低下検出信号Ｓ２の信号レベルが反転してローレベルになる。

また、図６（ｂ）に示しているように、電源端子Ｖｄｄに電源電圧ＶＢが入力された場合は、スイッチＳＷ１の共通端子Ｃは端子Ｂ側に接続される。このため、コンパレータ２１の反転入力端には第２参照電圧Ｖｒ１Ｂが入力されることから、電源電圧ＶＢが低下して分圧電圧Ｖｉｎ１が第２参照電圧Ｖｒ１Ｂ未満になると、コンパレータ２１の出力信号である電圧低下検出信号Ｓ２の信号レベルが反転してローレベルになる。
このように、電源電圧領域の異なる電源電圧ＶＡとＶＢのどちらで使用しても、電源電圧の低下を正確に検出することができる。

次に、内部回路５の内部設定の他の変更例について説明する。
図７は、内部回路５に設けられた端子電圧検出回路３０の回路例を示した図である。
図７において、端子電圧検出回路３０は、半導体装置１の外部端子Ｔ１に入力された電圧が所定の第２電圧以上になったか否かの検出を行う回路である。
端子電圧検出回路３０は、コンパレータ３１、所定の第３参照電圧Ｖｒ２Ａを生成して出力する第３参照電圧生成回路３２、所定の第４参照電圧Ｖｒ２Ｂを生成して出力する第４参照電圧生成回路３３、スイッチＳＷ２及び分圧抵抗Ｒ３１，Ｒ３２を備えている。

外部端子Ｔ１と接地端子ＧＮＤとの間には、分圧抵抗Ｒ３１及びＲ３２が直列に接続され、分圧抵抗Ｒ３１とＲ３２との接続部から分圧電圧ＶＴ１が出力される。コンパレータ３１の非反転入力端には分圧電圧ＶＴ１が入力され、コンパレータ３１の反転入力端は、スイッチＳＷ２の共通端子Ｃに接続されている。
スイッチＳＷ２の端子Ａには第３参照電圧Ｖｒ２Ａが、スイッチＳＷ２の端子Ｂには第４参照電圧Ｖｒ２Ｂがそれぞれ入力されている。また、スイッチＳＷ２の制御入力端には電源電圧領域信号Ｓ１が入力されており、スイッチＳＷ２は、電源電圧領域信号Ｓ１に応じて、共通端子Ｃを端子Ａ又はＢのいずれか一方に接続する。

第３参照電圧Ｖｒ２Ａは、電源端子Ｖｄｄに電源電圧ＶＡが入力された場合に外部端子Ｔ１に入力可能な最大電圧を抵抗Ｒ３１及びＲ３２で分圧した分圧電圧ＶＴ１の電圧値に設定され、第４参照電圧Ｖｒ２Ｂは、電源端子Ｖｄｄに電源電圧ＶＢが入力された場合に外部端子Ｔ１に入力可能な最大電圧を抵抗Ｒ３１及びＲ３２で分圧した分圧電圧ＶＴ１の電圧値に設定されている。

図８は、端子電圧検出回路３０の動作例を示したタイミングチャートであり、図８を参照しながら端子電圧検出回路３０の動作について説明する。なお、図８は、外部端子Ｔ１に高電圧が入力された場合を例にして示している。
電源端子Ｖｄｄに電源電圧ＶＡが入力された場合は、スイッチＳＷ２の共通端子Ｃは端子Ａ側に接続されている。このため、コンパレータ３１の反転入力端には第３参照電圧Ｖｒ２Ａが入力されることから、外部端子Ｔ１に入力されている電圧が上昇して分圧電圧ＶＴ１が第３参照電圧Ｖｒ２Ａ以上になると、コンパレータ３１の出力信号である端子電圧検出信号Ｓ３の信号レベルが反転してハイレベルになる。

同様に、電源端子Ｖｄｄに電源電圧ＶＢが入力された場合は、スイッチＳＷ２の共通端子Ｃは端子Ｂ側に接続されている。このため、コンパレータ３１の反転入力端には第４参照電圧Ｖｒ２Ｂが入力されることから、外部端子Ｔ１に入力されている電圧が上昇して分圧電圧ＶＴ１が第４参照電圧Ｖｒ２Ｂ以上になると、コンパレータ３１の出力信号である端子電圧検出信号Ｓ３の信号レベルが反転してハイレベルになる。
このように、電源端子Ｖｄｄに入力された電源電圧の電圧値に合わせて第３参照電圧Ｖｒ２Ａと第４参照電圧Ｖｒ２Ｂを切り換えて使用することができるため、電源端子Ｖｄｄに電源電圧ＶＡ又はＶＢのいずれかが入力されても、外部端子Ｔ１の電圧異常を正確に検出することができる。

次に、内部回路５の内部設定の他の変更例について説明する。
図９は、内部回路５に設けられたバイアス回路４０の回路例を示した図であり、バイアス回路４０は、例えばＡＰＣ駆動回路に設けられた増幅回路等でも使用されるものである。
図９において、バイアス回路４０は、ＰＭＯＳトランジスタＭ４１，Ｍ４２、ＮＭＯＳトランジスタＭ４３及び電源電圧領域信号Ｓ１で制御されるスイッチＳＷ３で構成されている。
電源端子Ｖｄｄと接地端子ＧＮＤとの間に、ＰＭＯＳトランジスタＭ４１，Ｍ４２及びＮＭＯＳトランジスタＭ４３が直列に接続されている。

ＰＭＯＳトランジスタＭ４１のゲートにはバイアス電圧Ｖｂ１が入力されており、ＮＭＯＳトランジスタＭ４３のゲートは、自身のドレインに接続されると共にバイアス電圧Ｖｂ２が入力されている。ＰＭＯＳトランジスタＭ４２は、電源端子Ｖｄｄに入力される電源電圧の変動によって、ＰＭＯＳトランジスタＭ４１のドレイン電圧が大きく変動するのを緩和させるためのトランジスタであり、ゲートはスイッチＳＷ３の共通端子Ｃに接続されている。スイッチＳＷ３の端子Ａにはバイアス電圧ＶＡが入力され、端子Ｂにはバイアス電圧ＶＢが入力されている。スイッチＳＷ３の制御端子には電源電圧領域信号Ｓ１が入力されている。

電源端子Ｖｄｄに電源電圧ＶＡが入力されている場合は、スイッチＳＷ３の共通端子Ｃは端子Ａ側に接続され、ＰＭＯＳトランジスタＭ４２のゲートにはバイアス電圧ＶＡが入力される。また、電源端子Ｖｄｄに電源電圧ＶＢが入力されている場合は、スイッチＳＷ３の共通端子Ｃは端子Ｂ側に接続され、ＰＭＯＳトランジスタＭ４２のゲートにはバイアス電圧ＶＢが入力される。このため、バイアス回路４０は、電源電圧領域に関わらず、常に最適なバイアス電圧で動作させることができる。

次に、内部回路５の内部設定の他の変更例について説明する。
図１０は、内部回路５に設けられたスイッチングトランジスタとその駆動回路からなるスイッチング回路５０の回路例を示した図である。
図１０において、スイッチングトランジスタはＰＭＯＳトランジスタＭ５１〜Ｍ５４が並列に接続されて構成されており、ＰＭＯＳトランジスタＭ５１及びＭ５２の各ゲートは接続され、該接続部はアンド回路５１の出力端に接続されている。また、ＰＭＯＳトランジスタＭ５３とＭ５４の各ゲートは接続され、該接続部はバッファ回路５２の出力端に接続されている。

バッファ回路５３の入力端にはスイッチングトランジスタの動作制御を行うためのドライブ信号Ｓｄｒｖが入力されており、バッファ回路５３の出力端は、バッファ回路５２の入力端とアンド回路５１の第１入力端にそれぞれ接続されている。アンド回路５１の第２入力端はインバータ回路５４の出力端に接続され、インバータ回路５４の入力端には電源電圧領域信号Ｓ１が入力されている。
このような構成において、電源端子Ｖｄｄに低電圧領域である電源電圧ＶＢが入力された場合は、電源電圧領域信号Ｓ１はローレベルであることから、アンド回路５１の第２入力端はハイレベルになる。

このため、アンド回路５１の出力端の信号レベルは第１入力端に入力された信号により決定される。すなわち、ドライブ信号Ｓｄｒｖがローレベルである場合は、バッファ回路５２の出力端とアンド回路５１の出力端は共にローレベルになり、ＰＭＯＳトランジスタＭ５１〜Ｍ５４をそれぞれオンさせる。次に、ドライブ信号Ｓｄｒｖがハイレベルになると、バッファ回路５２の出力端とアンド回路５１の出力端は共にハイレベルになり、ＰＭＯＳトランジスタＭ５１〜Ｍ５４はそれぞれオフする。このように、電源電圧ＶＢが使用された場合は、スイッチングトランジスタを構成しているすべてのトランジスタが同時にオン／オフ動作を行うようにしたことから、電源電圧が低い領域においてもスイッチングトランジスタの十分なスイッチング特性を得ることができる。

逆に、電源端子Ｖｄｄに高電圧領域である電源電圧ＶＡが入力された場合は、電源電圧領域信号Ｓ１はハイレベルであることから、アンド回路５１の第２入力端はローレベルになるため、アンド回路５１の出力端はハイレベルになる。すると、ドライブ信号Ｓｄｒｖの信号レベルに関わらず、ＰＭＯＳトランジスタＭ５１及びＭ５２がそれぞれオフする。すなわち、電源電圧ＶＡが使用された場合はスイッチング動作を行うのはＰＭＯＳトランジスタＭ５３とＭ５４の２つだけになるため、前記スイッチングトランジスタの寄生容量が半分になり、スイッチングトランジスタのスイッチング時に発生するノイズを小さくすることができる。
また、電源電圧が高い領域ではスイッチングを行うトランジスタの数が少なくてもドライブ電圧が大きいためスイッチングトランジスタのスイッチング性能を低下させることはない。

なお、図１０では、スイッチングトランジスタを構成するトランジスタが４つの場合を例にして説明したが、これは一例であり、本願発明はスイッチングトランジスタを構成するトランジスタの数を限定するものではなく、該トランジスタの数は複数であれば幾つであってもよい。更に、本願発明は、電源電圧が高電圧領域である場合にオフさせるトランジスタの数の比率も半分に限定するものではなく、電源電圧領域に対して最適なトランジスタ数を選択するようにすればよい。

また、前記説明では、電源電圧領域がＶＡとＶＢの２つの場合である場合を例にして説明したが、本願発明はこれに限定するものではなく、対象とする電源電圧領域が３つ以上であってもよい。電源電圧領域が３つ以上である場合は、電源電圧領域検出回路２のコンパレータと参照電圧の数を増やし、該各コンパレータの出力信号から、論理回路を使用して電源電圧領域を調べることができる。この場合、電圧低下検出回路２０や端子電圧検出回路３０といった電圧検出回路や、バイアス回路４０においても、電源電圧領域に応じて参照電圧とスイッチを増やすことで対応することができる。同様に、スイッチングトランジスタを構成するトランジスタの選択も、電源電圧領域に応じて変えるようにしてもよい。

１半導体装置
２電源電圧領域検出回路
３ラッチ回路
４リセット回路
５内部回路
１１，２１，３１コンパレータ
１２参照電圧生成回路
２０電圧低下検出回路
２２第１参照電圧生成回路
２３第２参照電圧生成回路
３０端子電圧検出回路
３２第３参照電圧生成回路
３３第４参照電圧生成回路
４０バイアス回路
５０スイッチング回路
５１アンド回路
５２，５３バッファ回路
５４インバータ回路
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２，Ｒ３１，Ｒ３２分圧抵抗
ＳＷ１〜ＳＷ３スイッチ
Ｍ４１，Ｍ４２，Ｍ５１〜Ｍ５４ＰＭＯＳトランジスタ
Ｍ４３ＮＭＯＳトランジスタ

特開２００３−７８２０２号公報

Claims

複数の電源電圧領域で使用可能な所定の機能を有する内部回路と、
入力された電源電圧の電圧領域の検出を行い、該検出結果を示す信号を生成して出力する電源電圧領域検出回路と、
該電源電圧領域検出回路の出力信号を記憶し、該記憶した信号を電源電圧領域信号として出力するラッチ回路と、
電源投入時に、前記内部回路に対して所定のリセット動作を行わせるためのリセット信号を生成して出力するリセット回路と、
を備え、
前記ラッチ回路は、前記内部回路に対する前記リセット動作が解除された直後の前記電源電圧領域検出回路からの出力信号を記憶し、
前記内部回路は、半導体レーザの駆動制御を行うＡＰＣ駆動回路を備え、前記ラッチ回路から出力される前記電源電圧領域信号に応じて内部設定の変更を行うことを特徴とする半導体装置。
複数の電源電圧領域で使用可能な、半導体レーザの駆動制御を行うＡＰＣ駆動回路を有する内部回路と、
入力された電源電圧の電圧領域の検出を行い、該検出結果を示す信号を生成して出力する電源電圧領域検出回路と、
該電源電圧領域検出回路の出力信号を記憶し、該記憶した信号を電源電圧領域信号として出力するラッチ回路と、
電源投入時に、前記内部回路に対して所定のリセット動作を行わせるためのリセット信号を生成して出力するリセット回路と、
を備え、
前記ラッチ回路は、電源投入後に最初に出力された、前記ＡＰＣ駆動回路を作動させるための信号であるＡＰＣ信号により、前記電源電圧領域検出回路からの出力信号を記憶し、前記内部回路は、前記ラッチ回路から出力される前記電源電圧領域信号に応じて内部設定の変更を行うことを特徴とする半導体装置。
前記ＡＰＣ駆動回路は、前記ラッチ回路から出力される前記電源電圧領域信号に応じて内部設定の変更を行うことを特徴とする請求項２記載の半導体装置。
前記内部回路は、入力された電源電圧が所定の第１電圧まで低下したか否かの検出を行い、該電源電圧が該第１電圧まで低下したことを検出すると所定の電圧低下検出信号を生成して出力する電圧低下検出回路を備え、該電圧低下検出回路は、前記第１電圧を設定するための参照電圧を前記電源電圧領域信号に応じて変えることを特徴とする請求項１、２又は３記載の半導体装置。
前記内部回路は、外部端子に入力された電圧が所定の第２電圧以上になったか否かの検出を行い、該外部端子に入力された電圧が該第２電圧以上になったことを検出すると所定の端子電圧検出信号を生成して出力する端子電圧検出回路を備え、該端子電圧検出回路は、前記第２電圧を設定するための参照電圧を前記電源電圧領域信号に応じて変えることを特徴とする請求項１、２、３又は４記載の半導体装置。
前記内部回路は、所定のバイアス電圧を生成して出力するバイアス回路を備え、該バイアス回路は、前記電源電圧領域信号に応じて該バイアス電圧の電圧値を変えることを特徴とする請求項１、２、３、４又は５記載の半導体装置。
前記ＡＰＣ駆動回路は、増幅回路へ供給する所定のバイアス電圧を生成するバイアス回路を備え、該バイアス回路は、前記電源電圧領域信号に応じて該バイアス電圧の電圧値を変えることを特徴とする請求項３記載の半導体装置。
前記内部回路は、スイッチングトランジスタと該スイッチングトランジスタの駆動を行う駆動回路からなるスイッチング回路を備え、該スイッチング回路は、前記電源電圧領域信号に応じて前記スイッチングトランジスタの電流供給能力を変えることを特徴とする請求項１、２、３、４、５又は６記載の半導体装置。
前記ＡＰＣ駆動回路は、スイッチングトランジスタと該スイッチングトランジスタの駆動を行う駆動回路からなるスイッチング回路を備え、該スイッチング回路は、前記電源電圧領域信号に応じて前記スイッチングトランジスタの電流供給能力を変えることを特徴とする請求項３又は７記載の半導体装置。
前記スイッチングトランジスタは、並列に接続された複数のトランジスタで構成され、前記スイッチング回路は、該各トランジスタに対して、前記電源電圧領域信号に応じた該トランジスタに対して、前記駆動回路からの駆動信号に関係なくオフさせて遮断状態にすることを特徴とする請求項８又は９記載の半導体装置。