JP5488361B2 - 半導体集積回路 - Google Patents

Description

本発明は、外部電源線と内部回路との間に電源スイッチが配置される半導体集積回路に関する。

半導体集積回路に搭載される内部回路を必要なときのみ動作させ、消費電力を削減するために、外部電源線と内部回路との間にトランジスタ等の電源スイッチが配置される。また、回路を高速に動作させる動作モードと、回路の消費電力を削減する動作モードとが実現されるために、トランジスタの基板電圧は可変にされる(例えば、特許文献１、非特許文献１参照。）。

特開２００７−２０１２３６号公報

Yusuke Kanno et al., μI/O Architecture for 0.13-μm Wide-Voltage-Range System-on-a-Package (SoP) Designs, 2002 Symposium on VLSI Circuit

内部回路を停止状態から動作状態にするために電源スイッチがオンされると、内部回路に供給される内部電源電圧が所定値を超えるまでの間、電源線と接地線の間に貫通電流が流れる。これにより、外部電源電圧の電圧降下量は大きくなり、電源ノイズが発生する。さらに、貫通電流が流れている間、内部電源電圧は上昇しにくくなり、内部回路が停止状態から動作状態になるまでの復帰時間は長くなる。

本発明の一形態では、半導体集積回路は、基板電圧が供給されるトランジスタを含み、内部電源電圧を受けて動作する内部回路と、内部回路を動作させるための電源オン信号の活性化中に外部電源線を内部電源電圧が供給される内部電源線に接続する電源スイッチと、電源オン信号の活性化により上昇する内部電源電圧が目標電圧を超えたときに、基板電圧を第１電圧から第２電圧に変更する基板電圧制御回路とを備え、第１電圧を基板電圧として受けているトランジスタのソース・ドレイン間電流は、第２電圧を基板電圧として受けているトランジスタのソース・ドレイン間電流より少ない。

内部回路の動作を開始するために電源スイッチがオンされるときに、トランジスタのソース・ドレイン間電流を少なくすることで、電源ノイズを緩和しながら、内部回路が動作を開始するまでの時間を短縮できる。これにより、半導体集積回路の消費電力を削減でき、半導体集積回路の性能を向上できる。

一実施形態における半導体集積回路の例を示している。 別の実施形態における半導体集積回路の例を示している。 図２に示した基板電圧制御回路の例を示している。 図２に示した半導体集積回路の動作の例を示している。 図２に示した内部回路内のＣＭＯＳインバータを流れる貫通電流の例を示している。 別の実施形態における半導体集積回路の例を示している。 別の実施形態における半導体集積回路の例を示している。 図７に示した基板電圧制御回路の例を示している。 図７に示した半導体集積回路の動作の例を示している。 別の実施形態における半導体集積回路の例を示している。 図１０に示した基板電圧制御回路の例を示している。 図１０に示した半導体集積回路の動作の例を示している。 別の実施形態における半導体集積回路の例を示している。 図１３に示した基板電圧制御回路の例を示している。 別の実施形態における基板電圧制御回路の例を示している。 基板電圧制御回路の別の例を示している。 図１５および図１６に示した基板電圧制御回路を有する半導体集積回路の動作の例を示している。

以下、実施形態を図面を用いて説明する。以下の説明では、信号または電圧が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、電源端子を示す。ゲートに丸印を付いているトランジスタは、ｐＭＯＳトランジスタを示し、ゲートに丸印の付いていないトランジスタは、ｎＭＯＳトランジスタを示す。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタに付けた矢印は、基板ノードを示す。

図１は、一実施形態における半導体集積回路ＳＥＭの例を示している。半導体集積回路ＳＥＭは、電源スイッチＰＳＷ、基板電圧制御回路ＳＵＢＣＯＮＴおよび内部回路ＩＮＣを有している。電源スイッチＰＳＷは、内部回路ＩＮＣを動作させるための電源オン信号ＰＯＮの活性化中にオンし、外部電源線ＶＤＤを内部電源線ＶＤＤＶに接続する。基板電圧制御回路ＳＵＢＣＯＮＴは、電源スイッチＰＳＷのオンにより上昇する内部電源電圧ＶＤＤＶが目標電圧ＶＴＧを超えたときに、基板電圧ＶＢＮを第１電圧Ｖ１から第２電圧Ｖ２に変更する。内部回路ＩＮＣは、基板電圧ＶＢＮが供給されるトランジスタＰＴを含み、電源スイッチＰＳＷを介して内部電源線ＶＤＤＶに供給される内部電源電圧ＶＤＤＶを受けて動作する。

なお、内部電源電圧ＶＤＤＶが目標電圧ＶＴＧを超えたか否かは、電源オン信号ＰＯＮの活性化からの時間で判断してもよい。電源オン信号ＰＯＮの活性化から内部電源電圧ＶＤＤＶが目標電圧ＶＴＧを超えるまでの時間は、内部電源電圧ＶＤＤＶの上昇特性を予め評価することで求めることができる。

この例では、トランジスタＰＴは、ｐＭＯＳトランジスタであり、基板電圧ＶＢＮは、ｐＭＯＳトランジスタの基板（例えば、ｎ形ウエル領域）に供給される。第１電圧Ｖ１は第２電圧Ｖ２より高い。例えば、第１電圧Ｖ１は外部電源電圧ＶＤＤより高い電圧であり、第２電圧Ｖ２は外部電源電圧ＶＤＤである。トランジスタＰＴは、第１電圧Ｖ１を基板電圧ＶＢＮとして受けている間、閾値電圧が相対的に高くなる。トランジスタＰＴは、第２電圧Ｖ２を基板電圧ＶＢＮとして受けている間、閾値電圧が相対的に低くなる。すなわち、第１電圧Ｖ１を基板電圧ＶＢＮとして受けているトランジスタＰＴのソース・ドレイン間電流は、第２電圧Ｖ２を基板電圧ＶＢＮとして受けているトランジスタＰＴのソース・ドレイン間電流より少ない。

なお、トランジスタＰＴは、ｎＭＯＳトランジスタでもよい。このとき、基板電圧ＶＢＮは、ｎＭＯＳトランジスタの基板（例えば、ｐ形ウエル領域）に供給され、第１電圧Ｖ１は第２電圧Ｖ２より低い。例えば、第１電圧Ｖ１は負電圧であり、第２電圧Ｖ２は接地電圧である。

この実施形態では、内部電源電圧ＶＤＤＶが電源オン信号ＰＯＮの活性化に応答して上昇を開始するとき、基板電圧ＶＢＮは第１電圧Ｖ１であり、トランジスタＰＴの閾値電圧は高い。電源オン信号ＰＯＮの活性化後、内部電源電圧ＶＤＤＶが低い間、トランジスタＰＴのゲート電圧は、論理１および論理０のどちらにも定まらず、貫通電流がトランジスタＰＴのソース・ドレイン間に流れる。貫通電流が流れる期間に、トランジスタＰＴの閾値電圧を高くすることで、内部回路ＩＮＣが動作を開始するときの電源電流のピーク値を下げることができる。この結果、外部電源電圧ＶＤＤの電圧降下を少なくでき、外部電源線ＶＤＤに発生する電源ノイズを緩和できる。

さらに、内部電源電圧ＶＤＤＶが目標電圧ＶＴＧより高くなったとき、基板電圧ＶＢＮは第１電圧Ｖ１より低い第２電圧Ｖ２に設定され、トランジスタＰＴの閾値電圧は低くなる。これにより、トランジスタＰＴのソース・ドレイン間電流は増加し、内部回路ＩＮＣの初期化動作が高速に実施される。ここで、初期化動作は、内部回路ＩＮＣのトランジスタＰＴを含む素子の各ノードが初期電圧に設定されるまでの動作である。内部回路ＩＮＣの通常動作は、初期化動作後に開始される。ここで、通常動作は、内部回路ＩＮＣの本来の機能を実現するための動作である。

以上より、この実施形態では、内部回路ＩＮＣへの内部電源電圧ＶＤＤＶの供給が開始されるときの電源ノイズを緩和しながら、電源オン信号ＰＯＮの活性化から内部回路ＩＮＣが通常動作を開始するまでの時間（すなわち、復帰時間）を短縮できる。これにより、半導体集積回路ＳＥＭの消費電力を削減でき、半導体集積回路ＳＥＭの性能を向上できる。また、半導体集積回路ＳＥＭの信頼性を向上できる。

図２は、別の実施形態における半導体集積回路ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。

半導体集積回路ＳＥＭは、基板電圧生成回路ＳＵＢＧＥＮ１、電源管理部ＰＭＵ、基板電圧制御回路ＳＵＢＣＯＮＴ１、電源スイッチＰＳＷ１および内部回路ＩＮＣ１を有している。基板電圧生成回路ＳＵＢＧＥＮ１、電源管理部ＰＭＵおよび基板電圧制御回路ＳＵＢＣＯＮＴ１は、外部電源電圧ＶＤＤおよび接地電圧ＶＳＳを受けて動作する。内部回路ＩＮＣ１は、電源スイッチＰＳＷ１を介して供給される内部電源電圧ＶＤＤＶおよび接地電圧ＶＳＳを受けて動作する。

基板電圧生成回路ＳＵＢＧＥＮ１は、外部電源電圧ＶＤＤを用いて外部電源電圧ＶＤＤより高い基準電圧ＶＲＥＦ１を生成する。電源管理部ＰＭＵは、内部回路ＩＮＣ１の動作を開始するときに、内部回路ＩＮＣ１を動作させるための電源オン信号ＰＯＮ１を活性化し、内部回路ＩＮＣ１の動作を停止するときに電源オン信号ＰＯＮ１を非活性化する。なお、内部回路ＩＮＣ１の動作の開始および停止は、例えば、ＣＰＵが実行するプログラムにより指示される。ＣＰＵは、半導体集積回路ＳＥＭの動作を制御するために、半導体集積回路ＳＥＭの内部または半導体集積回路ＳＥＭの外部に形成される。

なお、基板電圧生成回路ＳＵＢＧＥＮ１および電源管理部ＰＭＵの少なくともいずれかは、半導体集積回路ＳＥＭの外部に形成されてもよい。また、図２では、最小限の数の電源端子ＶＤＤ、ＶＳＳ、ＶＤＤＶ、ＶＢＮが記載されているが、一般的には、多くの電源端子ＶＤＤ、ＶＳＳ、ＶＤＤＶ、ＶＢＮが形成される。

基板電圧制御回路ＳＵＢＣＯＮＴ１は、電源オン信号ＰＯＮ１が非活性化されているとき、または内部電源電圧ＶＤＤＶが目標電圧ＶＴＧ（図２）以下のときに、基準電圧ＶＲＥＦ１を基板電圧ＶＢＮとして出力する。基板電圧制御回路ＳＵＢＣＯＮＴ１は、電源オン信号ＰＯＮ１が活性化され、かつ内部電源電圧ＶＤＤＶが目標電圧ＶＴＧを超えているときに、外部電源電圧ＶＤＤを基板電圧ＶＢＮとして出力する。さらに、基板電圧制御回路ＳＵＢＣＯＮＴ１は、電源オン信号ＰＯＮと同じ論理のスイッチ制御信号ＰＳＷＧ１を出力する。

電源スイッチＰＳＷ１は、ソースを外部電源線ＶＤＤに接続し、ドレインを内部電源線ＶＤＤＶに接続し、ゲートでスイッチ制御信号ＰＳＷＧ１を受けるｐＭＯＳトランジスタを有している。例えば、電源スイッチＰＳＷ１のｐＭＯＳトランジスタの基板は、外部電源線ＶＤＤに接続されている。電源スイッチＰＳＷ１は、電源オン信号ＰＯＮ１とともに論理０に活性化されるスイッチ制御信号ＰＳＷＧ１を受けてオンし、外部電源線ＶＤＤを内部電源線ＶＤＤＶに接続する。これにより、外部電源線ＶＤＤから内部電源線ＶＤＤＶに電源電流ＩＯＮが流れ、内部電源電圧ＶＤＤＶが上昇する。例えば、電源電流ＩＯＮは、内部回路ＩＮＣ１を流れる貫通電流と、内部回路ＩＮＣ１内の負荷容量の充電電流を含む。

電源スイッチＰＳＷ１は、電源オン信号ＰＯＮ１とともに論理１に非活性化されるスイッチ制御信号ＰＳＷＧ１を受けてオフし、外部電源線ＶＤＤと内部電源線ＶＤＤＶとの接続を遮断する。電源スイッチＰＳＷ１のオフ中、内部電源電圧ＶＤＤＶは内部回路ＩＮＣ１に供給されないため、消費電力はゼロになる。内部回路ＩＮＣ１の動作が必要ない期間に、電源スイッチＰＳＷ１をオフすることで、いわゆる電源遮断機能（Power Gating）を実現でき、半導体集積回路ＳＥＭの消費電力を削減できる。

内部回路ＩＮＣ１は、ＮＡＮＤゲート、ＮＯＲゲート、ＣＭＯＳインバータＩＶ、フリップフロップＦＦ等の論理回路を有している。論理回路は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。特に限定されないが、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの閾値電圧（絶対値）は、ほぼ等しく設計されており、例えば０．３５Ｖである。ｐＭＯＳトランジスタの基板は、基板電圧ＶＢＮが供給されるｎ形ウエル領域ＮＷに接続されている。ｎＭＯＳトランジスタの基板は、接地電圧ＶＳＳが供給されるｐ形ウエル領域に接続されている。

図３は、図２に示した基板電圧制御回路ＳＵＢＣＯＮＴ１の例を示している。基板電圧制御回路ＳＵＢＣＯＮＴ１は、レベルセンサＬＶＬＳ１、セレクタＳＥＬおよびバッファＢＵＦ１を有している。

レベルセンサＬＶＬＳ１は、目標電圧ＶＴＧを生成する電圧生成部ＶＴＧＧＥＮ１および比較器ＣＭＰを有している。電圧生成部ＶＴＧＧＥＮ１は、外部電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置された抵抗Ｒ１、Ｒ２を有し、抵抗Ｒ１、Ｒ２を互いに接続する接続ノードから目標電圧ＶＴＧを生成する。例えば、目標電圧ＶＴＧは、内部回路ＩＮＣ１に形成されるｐＭＯＳトランジスタの閾値電圧（絶対値）と同じ値に設定される。あるいは、目標電圧ＶＴＧは、内部回路ＩＮＣ１に形成されるｐＭＯＳトランジスタの閾値電圧（絶対値）より大きく内部電源電圧ＶＤＤＶより低い値に設定される。

なお、電圧生成部ＶＴＧＧＥＮ１は、レベルセンサＬＶＬＳ１の外部に形成されてもよい。また、内部回路ＩＮＣ１に形成されるｐＭＯＳトランジスタＰＴ１の閾値電圧が様々な値に設計されているとき、目標電圧ＶＴＧは、最も高い閾値電圧以上、かつ内部電源電圧ＶＤＤＶより低い値に設定される。

比較器ＣＭＰは、内部電源電圧ＶＤＤＶが目標電圧ＶＴＧ以下のときに切り替え信号ＯＵＴ１を論理１に非活性化し、内部電源電圧ＶＤＤＶが目標電圧ＶＴＧより高いときに切り替え信号ＯＵＴ１を論理０に活性化する。

セレクタＳＥＬは、ＯＲゲート、レベルシフタＬＳＦＴ、ｎＭＯＳトランジスタＮＴ１およびｐＭＯＳトランジスタＰＴ１を有している。例えば、ｎＭＯＳトランジスタＮＴ１の基板は接地線ＶＳＳに接続され、ｐＭＯＳトランジスタＰＴ１の基板は外部電源線ＶＤＤに接続されている。ＯＲゲートは、切り替え信号ＯＵＴ１および電源オン信号ＰＯＮ１がともに論理０に活性化されているときに、論理０の基板制御信号ＶＢＣＮＴを出力する。また、ＯＲゲートは、切り替え信号ＯＵＴ１または電源オン信号ＰＯＮ１の少なくと一方が論理１に非活性化されているときに、論理１の基板制御信号ＶＢＣＮＴを出力する。

レベルシフタＬＳＦＴは、論理１の基板制御信号ＶＢＣＮＴの電圧レベルを外部電源電圧ＶＤＤより高い高電圧ＶＤＤＰに変換し、論理０の基板制御信号ＶＢＣＮＴの電圧レベルを接地電圧ＶＳＳに変換する。ｎＭＯＳトランジスタＮＴ１は、基板制御信号ＶＢＣＮＴが論理１に非活性化されているときにオンし、基準電圧ＶＲＥＦ１を基板電圧線ＶＢＮに供給する。ｐＭＯＳトランジスタＰＴ１は、基板制御信号ＶＢＣＮＴが論理０に活性化されているときにオンし、外部電源電圧ＶＤＤを基板電圧線ＶＢＮに供給する。

特に限定されないが、外部電源電圧は１．２Ｖ、基準電圧ＶＲＥＦ１は１．８Ｖ、高電圧ＶＤＤＰは３．３Ｖである。基板制御信号ＶＢＣＮＴの論理１が、高電圧ＶＤＤＰに変換されるため、外部電源電圧ＶＤＤより高い基準電圧ＶＲＥＦ１をｎＭＯＳトランジスタＮＴ１を介して基板電圧線ＶＢＮに確実に供給できる。

バッファＢＵＦ１は、電源オン信号ＰＯＮ１と同じ論理を有するスイッチ制御信号ＰＳＷＧ１を出力する。すなわち、スイッチ制御信号ＰＳＷＧ１は、電源オン信号ＰＯＮ１として機能する。なお、バッファＢＵＦ１は、基板電圧制御回路ＳＵＢＣＯＮＴ１の外部（例えば、電源管理部ＭＰＵ内）に形成されてもよい。また、電源オン信号ＰＯＮ１を出力する電源管理部ＭＰＵが十分な駆動能力を有するとき、バッファＢＵＦ１は形成しなくてもよい。

図４は、図２に示した半導体集積回路ＳＥＭの動作の例を示している。破線および一点鎖線で示す波形は、図２と異なる半導体集積回路の動作を示している。この例では、内部回路ＩＮＣ１の動作が停止しているＯＦＦ期間に、内部回路ＩＮＣ１の動作を開始するために電源オン信号ＰＯＮ１が論理０に活性化される。この後、内部回路ＩＮＣ１が動作しているＯＮ期間に、内部回路ＩＮＣ１の動作を停止するために電源オン信号ＰＯＮ１が論理１に非活性化され、再びＯＦＦ期間になる。

まず、電源管理部ＭＰＵは、内部回路ＩＮＣ１の通常動作を開始する前に、電源オン信号ＰＯＮ１を論理０に活性化する(図４（ａ））。電源オン信号ＰＯＮ１の活性化に応答して、スイッチ制御信号ＰＳＷＧ１が論理０に活性化される(図４（ｂ））。図２に示した電源スイッチＰＳＷ１は、スイッチ制御信号ＰＳＷＧ１の活性化によりオンし、外部電源電圧ＶＤＤを内部電源線ＶＤＤＶに供給する。

このとき、内部回路ＩＮＣ１に供給される基板電圧ＶＢＮは、基準電圧ＶＲＥＦ１に設定されており、内部回路ＩＮＣ１内のｐＭＯＳトランジスタＰＴの閾値電圧は相対的に高い（図４（ｃ））。このため、電源スイッチＰＳＷ１がオンした直後に内部回路ＩＮＣ１に流れる貫通電流は最小限になる。ここで、内部回路ＩＮＣ１に流れる貫通電流は、内部電源線ＶＤＤＶから接地線ＶＳＳに流れる電源電流ＩＯＮによって間接的に現される（図４（ｄ））。

貫通電流が流れると、電源電流ＩＯＮが増えるため、外部電源電圧ＶＤＤの電圧降下量ΔＶも増える（図４（ｅ））。外部電源電圧ＶＤＤの電圧降下は、電源ノイズとして、基板電圧生成回路ＳＵＢＧＥＮ１や電源管理部ＭＰＵ等の外部電源電圧ＶＤＤを受ける回路の動作に影響する。半導体集積回路ＳＥＭが別の電源スイッチを介して外部電源線ＶＤＤに接続されている別の内部回路を有するとき、この別の内部回路も電源ノイズの影響を受ける。

但し、この実施形態では、内部電源電圧ＶＤＤＶの供給が開始されてから所定の期間、ｐＭＯＳトランジスタの閾値電圧（絶対値）を高くするため、貫通電流が少なくでき、電源ノイズを小さくできる。なお、貫通電流は、内部回路ＩＮＣ１内のトランジスタのゲート電圧が論理１または論理０に確定するまでの間に流れる。このため、貫通電流が流れている期間、内部電源電圧ＶＤＤＶは比較的ゆっくり上昇する（図４（ｆ））。

図３に示したレベルセンサＬＶＬＳ１は、内部電源電圧ＶＤＤＶが目標電圧ＶＴＧを超えたとき、切り替え信号ＯＵＴ１を論理０に活性化する（図４（ｇ））。図３に示したセレクタＳＥＬは、電源オン信号ＰＯＮ１の活性化中に、論理０の切り替え信号ＯＵＴ１を受けたときに、基板制御信号ＶＢＣＮＴを論理０に活性化する（図４（ｈ））。これにより、図３に示したｎＭＯＳトランジスタＮＴ１がオフし、ｐＭＯＳトランジスタＰＴ１がオンする。基板電圧ＶＢＮは、基準電圧ＶＲＥＦ１から外部電源電圧ＶＤＤに切り替えられ、低下する（図４（ｉ））。

内部回路ＩＮＣ１内のｐＭＯＳトランジスタの閾値電圧（絶対値）は、基板電圧ＶＢＮが下がることにより低くなる。これにより、ｐＭＯＳトランジスタのソース・ドレイン間抵抗は下がり、ハイレベルに初期設定されるべきｐＭＯＳトランジスタのドレイン電圧は、急速に内部電源電圧ＶＤＤＶまで上昇する。すなわち、内部回路ＩＮＣの初期化動作が迅速に実施される。さらに、内部電源電圧ＶＤＤＶが内部回路ＩＮＣ１内のｐＭＯＳトランジスタまたはｎＭＯＳトランジスタの閾値電圧（絶対値）を超えると貫通電流は流れなくなる。貫通電流がなくなるため、内部電源電圧ＶＤＤＶは、急速に上昇する（図４（ｊ））。

以上により、貫通電流および電源ノイズを減らすことができ、電源オン信号ＰＯＮ１が活性化されてから内部回路ＩＮＣが通常動作を開始するタイミングＳＴＡＲＴまでの時間（すなわち復帰時間）を短縮できる。この結果、半導体集積回路ＳＥＭの消費電力を削減でき、半導体集積回路ＳＥＭの性能を向上できる。

電源管理部ＭＰＵは、内部回路ＩＮＣ１の動作を停止するときに、電源オン信号ＰＯＮ１を非活性化する(図４（ｋ））。電源オン信号ＰＯＮ１の論理１への非活性化に応答して、スイッチ制御信号ＰＳＷＧ１が論理１に非活性化される(図４（ｌ））。これにより、電源スイッチＰＳＷ１はオフし、外部電源電圧ＶＤＤの内部電源線ＶＤＤＶへの供給は停止する。内部電源電圧ＶＤＤＶは徐々に低下し、電源電流ＩＯＮはゼロになる（図４（ｍ、ｎ））。

図３に示したセレクタＳＥＬは、電源オン信号ＰＯＮ１の非活性化に応答して基板制御信号ＶＢＣＮＴを論理１に非活性化し、ｎＭＯＳトランジスタＮＴ１をオンする（図４（ｏ））。これにより、基板電圧ＶＢＮは、外部電源電圧ＶＤＤから基準電圧ＶＲＥＦ１に切り替えられ、上昇する（図４（ｐ））。そして、内部回路ＩＮＣ１内のｐＭＯＳトランジスタの閾値電圧（絶対値）は、再び上昇する。

内部電源電圧ＶＤＤＶが内部回路ＩＮＣ１内のｐＭＯＳトランジスタの閾値電圧（絶対値）以下になると、貫通電流が流れ、外部電源電圧ＶＤＤの電圧降下量ΔＶが一時的に増加する（図４（ｑ））。また、内部電源電圧ＶＤＤＶが目標電圧ＶＴＧ以下になると、図３に示した比較器ＣＭＰは、切り替え信号ＯＵＴ１を論理１に非活性化する（図４（ｒ））。この後、内部回路ＩＮＣ１の消費電流はゼロになる。

一方、図２に示した基板電圧制御回路ＳＵＢＣＯＮＴ１を持たない半導体集積回路では、図４に破線で示すように、電源電流ＩＯＮ（貫通電流）のピーク値が高くなり、電圧降下量ΔＶ（電源ノイズ）も大きくなる（図４（ｓ、ｔ））。貫通電流が大きいため、内部電源電圧ＶＤＤＶは、上昇し難く、ｐＭＯＳトランジスタの閾値電圧ＶＴ（絶対値）を超えるまでの時間は長い（図４（ｕ））。

さらに、基板電圧制御回路ＳＵＢＣＯＮＴ１を持たない半導体集積回路では、基板電圧ＶＢＮがＯＮ期間に低く設定されないため、内部回路ＩＮＣ１内のｐＭＯＳトランジスタの閾値電圧（絶対値）は下がらない。この結果、内部回路ＩＮＣ１の寄生容量が充電されるまでに時間がかかり、内部回路ＩＮＣが通常動作を開始するタイミングＳＴＡＲＴまでの時間（すなわち復帰時間）が長くなる（図４（ｖ））。

また、順にオンするｐＭＯＳトランジスタを含む複数の電源スイッチが電源線ＶＤＤ、ＶＤＤＶ間に配置される半導体集積回路では、図４に一点鎖線で示すように、スイッチ制御信号ＰＳＷＧ１は緩やかに下降する（図４（ｗ））。これにより、電源電流ＩＯＮ（貫通電流）が流れる期間は長くなり、電源ノイズ（電圧降下量ΔＶ）が発生する期間も長くなる（図４（ｘ、ｙ））。この結果、基板電圧制御回路ＳＵＢＣＯＮＴ１を持たない半導体集積回路と同様に、内部回路ＩＮＣが通常動作を開始するタイミングＳＴＡＲＴまでの時間（すなわち復帰時間）が長くなる。

図５は、図２に示した内部回路ＩＮＣ１内のＣＭＯＳインバータＩＶを流れる貫通電流の例を示している。この例では、ＣＭＯＳインバータＩＶの入力電圧ＶＩＮは、ハイレベル”Ｈ”に設定され、内部電源線ＶＤＤＶの上昇とともに上昇する。例えば、目標電圧ＶＴＧは、基板電圧ＶＢＮが基準電圧ＶＲＥＦ１に設定されているときのＣＭＯＳインバータＩＶ内のｐＭＯＳトランジスタの閾値電圧ＶＴＰ（絶対値）に等しい。

入力電圧ＶＩＮが閾値電圧ＶＴＰより低いときに流れる貫通電流は、ｐＭＯＳトランジスタの基板電圧ＶＢＮが低いときに多く（＝ＶＤＤ）、基板電圧ＶＢＮが高いとき（＝ＶＲＥＦ）に少ない。入力電圧ＶＩＮが閾値電圧ＶＴＰより高くなると、貫通電流はほとんど流れない。以上より、目標電圧ＶＴＧを閾値電圧ＶＴＰに設定することで、貫通電流が大きい期間に閾値電圧ＶＴＧを上げることができる。この結果、貫通電流および電源ノイズを抑えながら、内部電源電圧ＶＤＤＶを効率的に上昇できる。

ＮＡＮＤゲート、ＮＯＲゲート、フリップフロップＦＦ等の他の論理回路も、図５に示す特性と同様の特性を有する。なお、目標電圧ＶＴＧは、基板電圧ＶＢＮが外部電源電圧ＶＤＤのときのｐＭＯＳトランジスタの閾値電圧ＶＴＰ（絶対値）に合わせて設定されてもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、内部回路ＩＮＣ１の動作を開始するときに外部電源線ＶＤＤに発生する電源ノイズを小さくできるため、外部電源電圧ＶＤＤを受ける回路が電源ノイズにより誤動作することを防止できる。

図６は、別の実施形態における半導体集積回路ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、内部回路ＩＮＣ１だけでなく、電源スイッチＰＳＷ１のｐＭＯＳトランジスタの基板にも基板電圧ＶＢＮが供給される。その他の構成は、図２と同様である。

この実施形態では、電源スイッチＰＳＷ１のｐＭＯＳトランジスタの閾値電圧（絶対値）は、図４（ｄ）に示した電源電流ＩＯＮ（貫通電流）が増加する期間に相対的に高くなる。これにより、内部回路ＩＮＣ１が動作を開始するときの電源電流ＩＯＮをさらに削減できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図７は、別の実施形態における半導体集積回路ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の半導体集積回路ＳＥＭは、図２に示した基板電圧生成回路ＳＵＢＧＥＮ１および基板電圧制御回路ＳＵＢＣＯＮＴ１の代わりに基板電圧生成回路ＳＵＢＧＥＮ２および基板電圧制御回路ＳＵＢＣＯＮＴ２を有している。

基板電圧生成回路ＳＵＢＧＥＮ２は、接地電圧ＶＳＳより低い基準電圧ＶＲＥＦ２を生成する。基板電圧制御回路ＳＵＢＣＯＮＴ２は、内部回路ＩＮＣ１内のｎＭＯＳトランジスタの基板（例えば、ｐ形ウエル領域ＰＷ）に供給する基板電圧ＶＢＰを生成する。基板電圧ＶＢＰは、接地電圧ＶＳＳまたは基準電圧ＶＲＥＦ２に設定される。その他の構成は、図２と同様である。

図８は、図７に示した基板電圧制御回路ＳＵＢＣＯＮＴ２の例を示している。基板電圧制御回路ＳＵＢＣＯＮＴ２は、セレクタＳＥＬに供給される電圧が図３に示した基板電圧制御回路ＳＵＢＣＯＮＴ１と相違している。基板電圧制御回路ＳＵＢＣＯＮＴ２のその他の構成は、基板電圧制御回路ＳＵＢＣＯＮＴ１と同様である。

レベルシフタＬＳＦＴは、論理１の基板制御信号ＶＢＣＮＴのレベルを外部電源電圧ＶＤＤに変換し、論理０の基板制御信号ＶＢＣＮＴのレベルを接地電圧ＶＳＳより低い負電圧ＶＳＳＮに変換する。また、ｎＭＯＳトランジスタＮＴ１は、基板制御信号ＶＢＣＮＴが論理１に非活性化されているときにオンし、接地電圧ＶＳＳより低い基準電圧ＶＲＥＦ２を基板電圧線ＶＢＰに供給する。ｐＭＯＳトランジスタＰＴ１は、基板制御信号ＶＢＣＮＴが論理０に活性化されているときにオンし、接地電圧ＶＳＳを基板電圧線ＶＢＰに供給する。

特に限定されないが、例えば、負電圧ＶＳＳＮは−１．５Ｖであり、基準電圧ＶＲＥＦ２は−０．５Ｖである。なお、負電圧ＶＳＳＮは、基準電圧ＶＲＥＦ２と同じ値に設定されてもよい。基板制御信号ＶＢＣＮＴの論理０が負電圧ＶＳＳＮに変換されるため、接地電圧ＶＳＳをｐＭＯＳトランジスタＰＴ１を介して基板電圧線ＶＢＮに確実に供給できる。また、負電圧ＶＳＳＮが基準電圧ＶＲＥＦ２以下に設定されるため、基板制御信号ＶＢＣＮＴが論理０のときにｎＭＯＳトランジスタＮＴ１を確実にオフできる。負電圧ＶＳＳＮは、半導体集積回路ＳＥＭ内で生成されてもよく、半導体集積回路ＳＥＭの外部で生成されてもよい。

図９は、図７に示した半導体集積回路ＳＥＭの動作の例を示している。図９では、図４の基板電圧ＶＢＮの波形の代わりに基板電圧ＶＢＰの波形が示されている。基板電圧ＶＢＰの波形を除く波形は、図４と同様である。

図４と同様に、電源オン信号ＰＯＮ１の活性化中に切り替え信号ＯＵＴ１が論理０に活性化されたとき、基板制御信号ＶＢＣＮＴは論理０に活性化される（図９（ａ、ｂ））。これにより、図９に示したｎＭＯＳトランジスタＮＴ１がオフし、ｐＭＯＳトランジスタＰＴ１がオンする。基板電圧ＶＢＰは、基準電圧ＶＲＥＦ２（負電圧）から接地電圧ＶＳＳに上昇する（図９（ｃ））。

内部回路ＩＮＣ１内のｎＭＯＳトランジスタの閾値電圧は、基板電圧ＶＢＰが上昇することにより低くなる。これにより、ｎＭＯＳトランジスタのソース・ドレイン間抵抗は下がり、ロウレベルに初期設定されるべきｎＭＯＳトランジスタのドレインの電圧は、急速に接地電圧ＶＳＳまで低下する。すなわち、内部回路ＩＮＣ１の初期化動作が迅速に実施される。また、内部電源電圧ＶＤＤＶが内部回路ＩＮＣ１内のｐＭＯＳトランジスタまたはｎＭＯＳトランジスタの閾値電圧（絶対値）を超えると貫通電流は流れなくなる。貫通電流がなくなるため、内部電源電圧ＶＤＤＶは、急速に上昇する（図９（ｄ））。なお、この例では、ｎＭＯＳトランジスタの閾値電圧は、目標電圧ＶＴＧに等しい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、ｎＭＯＳトランジスタの基板電圧ＶＢＰを制御することによって、内部回路ＩＮＣ１の動作が開始されるときの電源ノイズを緩和しながら、内部回路ＩＮＣ１が通常動作を開始するまでの時間（すなわち、復帰時間）を短縮できる。

なお、図７の半導体集積回路ＳＥＭに、図２に示した基板電圧生成回路ＳＵＢＧＥＮ１および基板電圧制御回路ＳＵＢＣＯＮＴ１が追加され、内部回路ＩＮＣ１内のｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの基板電圧がともに制御されることで、電源ノイズをさらに緩和しながら、復帰時間を短縮できる。この際、図６に示したように、電源スイッチＰＳＷ１のｐＭＯＳトランジスタの基板電圧が同時に制御されてもよい。

図１０は、別の実施形態における半導体集積回路ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の半導体集積回路ＳＥＭは、図７に示した基板電圧制御回路ＳＵＢＣＯＮＴ２および電源スイッチＰＳＷ１の代わりに基板電圧制御回路ＳＵＢＣＯＮＴ３および電源スイッチＰＳＷ２を有している。内部回路ＩＮＣ１は、内部電源線ＶＤＤＶではなく、外部電源線ＶＤＤに直接接続されている。内部回路ＩＮＣ１の内部接地線ＶＳＳＶは、電源スイッチＰＳＷ２を介して接地線ＶＳＳに接続されている。その他の構成は、図７と同様である。

基板電圧制御回路ＳＵＢＣＯＮＴ３は、図７に示したスイッチ制御信号ＰＳＷＧ１と論理レベルが逆のスイッチ制御信号ＰＳＷＧ２を生成する。電源スイッチＰＳＷ２は、ソースを接地線ＶＳＳに接続し、ドレインを内部接地線ＶＳＳＶに接続し、ゲートでスイッチ制御信号ＰＳＷＧ２を受けるｎＭＯＳトランジスタを有している。例えば、電源スイッチＰＳＷ２のｐＭＯＳトランジスタの基板は、接地線ＶＳＳに接続されている。電源スイッチＰＳＷ２は、電源オン信号ＰＯＮ１の活性化中に論理１に活性化されるスイッチ制御信号ＰＳＷＧ２を受けてオンし、接地線ＶＳＳを内部接地線ＶＳＳＶに接続する。これにより、内部接地線ＶＳＳＶから接地線ＶＳＳに電源電流ＩＯＮが流れる。例えば、電源電流ＩＯＮは、内部回路ＩＮＣ１を流れる貫通電流を含む。

電源スイッチＰＳＷ２は、電源オン信号ＰＯＮ１の非活性化中に論理０に非活性化されるスイッチ制御信号ＰＳＷＧ２を受けてオフし、接地線ＶＳＳと内部接地線ＶＳＳＶとの接続を遮断する。電源スイッチＰＳＷ２のオフ中、内部回路ＩＮＣ１から接地線ＶＳＳへの電流パスはないため、消費電力はゼロになる。内部回路ＩＮＣ１の動作が必要ない期間に、電源スイッチＰＳＷ２をオフすることで、電源遮断機能を実現でき、半導体集積回路ＳＥＭの消費電力を削減できる。

図１１は、図１０に示した基板電圧制御回路ＳＵＢＣＯＮＴ３の例を示している。基板電圧制御回路ＳＵＢＣＯＮＴ３は、図８に示したバッファＢＵＦ１の代わりに、インバータの機能を有するバッファＢＵＦ２を有している。このため、電源オン信号ＰＯＮ１が論理０に活性化されている間、スイッチ制御信号ＰＳＷＧ２は論理１に活性化される。基板電圧制御回路ＳＵＢＣＯＮＴ３のその他の構成は、図８と同様である。

図１２は、図１０に示した半導体集積回路ＳＥＭの動作の例を示している。図１２では、スイッチ制御信号ＰＳＷＧ２の論理レベルは、図９に示したスイッチ制御信号ＰＳＷＧ１の論理レベルと逆になる。その他の波形は、図９と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、外部電源線ＶＤＤと内部電源線ＶＤＤＶとの接続を制御する電源スイッチＰＳＷ１の代わりに、接地線ＶＳＳと内部接地線ＶＳＳＶとの接続を制御する電源スイッチＰＳＷ２を配置しても、電源ノイズを緩和しながら、復帰時間を短縮できる。

なお、図１０の電源スイッチＰＳＷ２に形成されるｎＭＯＳトランジスタの基板は、基板電圧線ＶＢＰに接続されてもよい。これに加えて、図１０に示した半導体集積回路ＳＥＭに、図２に示した基板電圧生成回路ＳＵＢＧＥＮ１および基板電圧制御回路ＳＵＢＣＯＮＴ１が追加され、内部回路ＩＮＣ１内のｐＭＯＳトランジスタの基板電圧が制御されてもよい。この際、外部電源線ＶＤＤと内部回路ＩＮＣ１の間に電源スイッチＰＳＷ１が配置されてもよい。さらに、図６に示したように、電源スイッチＰＳＷ１のｐＭＯＳトランジスタの基板電圧は、電圧制御回路ＳＵＢＣＯＮＴ１により制御されてもよい。これらの回路変更により、電源ノイズをさらに緩和しながら、復帰時間を短縮できる。

図１３は、別の実施形態における半導体集積回路ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。図１３では、各回路に接続される電源線の記載は省略されている。

この実施形態の半導体集積回路ＳＥＭは、複数の内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃを有している。基板電圧制御回路ＳＵＢＣＯＮＴ４および電源スイッチＰＳＷ１は、各内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃに対応して配置され、各内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃとともに回路ブロックＣＢＡ、ＣＢＢ、ＣＢＣが形成されている。また、半導体集積回路ＳＥＭは、内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃに共通の電源管理部ＰＭＵ、基板電圧生成回路ＳＵＢＧＥＮ１および目標電圧テーブルＶＴＧＴＢＬを有している。

電源管理部ＰＭＵは、内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃにそれぞれ対応する電源オン信号ＰＯＮ１Ａ、ＰＯＮ１Ｂ、ＰＯＮ１Ｃを生成する。上述した実施形態と同様に、電源管理部ＰＭＵは、内部回路ＩＮＣ１Ａを動作させるときに電源オン信号ＰＯＮ１Ａを活性化し、内部回路ＩＮＣ１Ａの動作を停止るときに電源オン信号ＰＯＮ１Ａを非活性化する。電源管理部ＰＭＵは、内部回路ＩＮＣ１Ｂを動作させるときに電源オン信号ＰＯＮ１Ｂを活性化し、内部回路ＩＮＣ１Ｂの動作を停止するときに電源オン信号ＰＯＮ１Ｂを非活性化する。電源管理部ＰＭＵは、内部回路ＩＮＣ１Ｃを動作させるときに電源オン信号ＰＯＮ１Ｃを活性化し、内部回路ＩＮＣ１Ｃの動作を停止するときに電源オン信号ＰＯＮ１Ｃを非活性化する。

基板電圧生成回路ＳＵＢＧＥＮ１は、図２と同様に、内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃ内のｐＭＯＳトランジスタの基板に供給する基準電圧ＶＲＥＦ１を生成する。目標電圧テーブルＶＴＧＴＢＬは、回路ブロックＣＢＡ、ＣＢＢ、ＣＢＣ毎に目標電圧ＶＴＧ（図１４）を設定するための設定値を保持している。目標電圧テーブルＶＴＧＴＢＬは、保持している設定値を設定信号ＶＴＧＳＥＬＡ、ＶＴＧＳＥＬＢ、ＶＴＧＳＥＬＣとして回路ブロックＣＢＡ、ＣＢＢ、ＣＢＣの基板電圧制御回路ＳＵＢＣＯＮＴ４にそれぞれ出力する。設定信号ＶＴＧＳＥＬＡ、ＶＴＧＳＥＬＢ、ＶＴＧＳＥＬＣのハイレベルは高電圧ＶＤＤＰであり、ロウレベルは接地電圧ＶＳＳである。

目標電圧テーブルＶＴＧＴＢＬの設定値は、半導体集積回路ＳＥＭに外部電源電圧ＶＤＤが供給されなくても保持される。これを実現するために、目標電圧テーブルＶＴＧＴＢＬは、例えば、ヒューズ回路または不揮発性メモリセルを用いて形成される。あるいは、目標電圧テーブルＶＴＧＴＢＬの設定値は、半導体集積回路ＳＥＭに外部電源電圧ＶＤＤが供給されている間に保持されてもよい。このとき、目標電圧テーブルＶＴＧＴＢＬは、半導体集積回路ＳＥＭのパワーオン時のリセットシーケンス中に設定値が書き込まれるラッチ回路を用いて形成される。

各内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃは、図２に示した内部回路ＩＮＣ１と同様の回路である。但し、内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃ内に形成されるｐＭＯＳトランジスタの閾値電圧は互いに相違してもよく、内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃ内に形成されるｎＭＯＳトランジスタの閾値電圧は互いに相違してもよい。

図１４は、図１３に示した基板電圧制御回路ＳＵＢＣＯＮＴ４の例を示している。基板電圧制御回路ＳＵＢＣＯＮＴ４は、レベルセンサＬＶＬＳ２が図３のレベルセンサＬＶＬＳ１と相違している。基板電圧制御回路ＳＵＢＣＯＮＴ４のその他の構成は、図３と同様である。

レベルセンサＬＶＬＳ２は、目標電圧ＶＴＧを生成する電圧生成部ＶＴＧＧＥＮ２および図３と同じ比較器ＣＭＰを有している。電圧生成部ＶＴＧＧＥＮ２は、外部電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置された抵抗Ｒ３、Ｒ４、Ｒ５、ｐＭＯＳトランジスタＰＴ２およびｎＭＯＳトランジスタＮＴ２を有している。電圧生成部ＶＴＧＧＥＮ２は、抵抗Ｒ３、Ｒ４を互いに接続する接続ノードから電圧Ｖ１を生成し、抵抗Ｒ４、Ｒ５を互いに接続する接続ノードから電圧Ｖ２を生成する。特に限定されないが、例えば、外部電源電圧ＶＤＤが１．２Ｖのとき、内部回路ＩＮＣ１Ａに対応する電圧生成部ＶＴＧＧＥＮ２により生成される電圧Ｖ１、Ｖ２はそれぞれ０．８Ｖ、０．４Ｖである。

ｐＭＯＳトランジスタＰＴ２は、設定信号ＶＴＧＳＥＬＡ（またはＶＴＧＳＥＬＢ、ＶＴＧＳＥＬＣ）が論理０のときにオンし、電圧Ｖ１を目標電圧ＶＴＧとして比較器ＣＭＰに供給する。ｎＭＯＳトランジスタＮＴ２は、設定信号ＶＴＧＳＥＬＡ（またはＶＴＧＳＥＬＢ、ＶＴＧＳＥＬＣ）が論理１のときにオンし、電圧Ｖ２を目標電圧ＶＴＧとして比較器ＣＭＰに供給する。これにより、設定信号ＶＴＧＳＥＬＡ（またはＶＴＧＳＥＬＢ、ＶＴＧＳＥＬＣ）の論理に応じて、基板電圧ＶＢＮＡ（またはＶＢＮＢ、ＶＢＮＣ）を基準電圧ＶＲＥＦ１から外部電源電圧ＶＤＤに切り替える内部電源電圧ＶＤＤＶの値を、内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃ毎に調整できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃ毎に目標電圧ＶＴＧを生成することで、各内部回路ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃにおいて、電源ノイズ量を最小限にでき、復帰時間を短縮できる。この結果、例えば、内部回路ＩＮＣ１Ａが動作を開始するときに、既に動作中の内部回路ＩＮＣ１Ｂ、ＩＮＣ１Ｃが受ける電源ノイズの影響を最小限にでき、半導体集積回路ＳＥＭの信頼性を向上できる。

図１５は、別の実施形態における基板電圧制御回路ＳＵＢＣＯＮＴ５の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。基板電圧制御回路ＳＵＢＣＯＮＴ５を搭載する半導体集積回路ＳＥＭは、基板電圧制御回路ＳＵＢＣＯＮＴ１の代わりに基板電圧制御回路ＳＵＢＣＯＮＴ５を有している。半導体集積回路ＳＥＭのその他の構成は、図２と同様である。

基板電圧制御回路ＳＵＢＣＯＮＴ５は、図３に示したレベルセンサＬＶＬＳ１の代わりにタイマＴＩＭＲ１を有している。セレクタＳＥＬおよびバッファＢＵＦ１は図３と同じである。タイマＴＩＭＲ１は、直列に接続されたフリップフロップＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３、３入力のＮＡＮＤゲートおよび４入力のＮＡＮＤゲートを有している。初段のフリップフロップＦＦ０の入力端子Ｄは、外部電源線ＶＤＤ（論理１）に接続されている。

フリップフロップＦＦ０−ＦＦ３は、高レベルの電源オン信号ＰＯＮ１をリセット端子ＲＳＴで受けたときに出力端子Ｑを論理０にリセットする。フリップフロップＦＦ０−ＦＦ３は、切り替え信号ＯＵＴ１が論理１に非活性化中に、電源オン信号ＰＯＮ１の活性化（論理０）に応答してイネーブル信号ＥＮが論理１に活性化されたとき、クロックＣＬＫに同期して前段から順に論理１を出力する。そして、フリップフロップＦＦ０−ＦＦ３の出力信号Ｑ０、Ｑ１、Ｑ２、Ｑ３が全て論理１になったときに、切り替え信号ＯＵＴ１は論理０に活性化される。クロックＣＬＫは、半導体集積回路ＳＥＭ内で使用されているものを利用してもよく、専用のクロックＣＬＫを生成してもよい。切り替え信号ＯＵＴ１は、図３と同様に、セレクタＳＥＬのｎＭＯＳトランジスタＮＴ１およびｐＭＯＳトランジスタＰＴ１を排他的にオンするために生成される。

図１６は、基板電圧制御回路ＳＵＢＣＯＮＴ５の別の例を示している。この例では、セレクタＳＥＬは、図１５のセレクタＳＥＬからＯＲゲートを削除しており、タイマＴＩＭＲ２から基板制御信号ＶＢＣＮＴを直接受ける。タイマＴＩＭＲ２は、図１５に示したタイマＴＩＭＲ１の４入力ＮＡＮＤゲートの代わりに５入力ＮＡＮＤゲートを有している。５入力ＮＡＮＤゲートは、フリップフロップＦＦ０−ＦＦ３の出力信号Ｑ０−Ｑ３に加えて、電源オン信号ＰＯＮ１の論理を反転した電源オン信号／ＰＯＮ１を受け、基板制御信号ＶＢＣＮＴを出力する。基板制御信号ＶＢＣＮＴは、セレクタＳＥＬのｎＭＯＳトランジスタＮＴ１およびｐＭＯＳトランジスタＰＴ１を排他的にオンするための切り替え信号として機能する。タイマＴＩＭＲ２のその他の構成は、図１５に示したタイマＴＩＭＲ１と同じである。

図１７は、図１５および図１６に示した基板電圧制御回路ＳＵＢＣＯＮＴ５を有する半導体集積回路ＳＥＭの動作の例を示している。図４と同じ動作については、詳細な説明は省略する。

まず、内部回路ＩＮＣ１の動作が停止しているＯＦＦ期間に、内部回路ＩＮＣ１の動作を開始するために、電源オン信号ＰＯＮ１が論理０に活性化される（図１７（ａ））。これにより、フリップフロップＦＦ０−ＦＦ３のリセットが解除される。電源オン信号ＰＯＮ１の活性化に伴い、イネーブル信号ＥＮが論理１に活性化される（図１７（ｂ））。このとき、基板制御信号ＶＢＣＮＴは論理１に非活性化されているため、フリップフロップＦＦ０−ＦＦ３は、クロックＣＬＫの立ち上がりエッジに同期して出力信号Ｑ０−Ｑ３を順に論理１に変化する（図１７（ｃ））。

そして、基板制御信号ＶＢＣＮＴは、出力信号Ｑ０−Ｑ３が全て論理１になったときに、論理０に活性化される（図１７（ｄ））。なお、基板制御信号ＶＢＣＮＴが論理０に活性化されるタイミングは、内部電源電圧ＶＤＤＶが目標電圧ＶＴＧに到達するタイミングに一致するように設計される。基板制御信号ＶＢＣＮＴの活性化タイミングは、クロックＣＬＫの周波数およびフリップフロップＦＦ０−ＦＦ３の段数のいずれか、または両方を変更することで調整可能である。

このように、タイマＴＩＭＲ１、ＴＩＭＲ２は、電源オン信号ＰＯＮ１の活性化に応答して時間を計測し、計測時間が、電源オン信号ＰＯＮ１の活性化から内部電源電圧ＶＤＤＤＶが目標電圧ＶＴＧを超えるまでの時間を超えたときに基板制御信号ＶＢＣＮＴを活性化する。

以降の動作は、電源オン信号ＰＯＮ１の論理１への非活性化に応答して、イネーブル信号ＥＮが論理０に非活性化され、出力信号Ｑ０−Ｑ３が論理０にリセットされることを除き、図４と同様である。出力信号Ｑ０−Ｑ３のリセットにより、基板制御信号ＶＢＣＮＴは論理１に非活性化される。このように、タイマＴＩＭＲ１、ＴＩＭＲ２は、基板制御信号ＶＢＣＮＴを論理１に非活性化するために、電源オン信号ＰＯＮ１の非活性化に応答してリセットされる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、電源オン信号ＰＯＮ１の活性化から所定時間を計測するタイマＴＩＭＲ１またはＴＩＭＲ２を用いても、内部電源電圧ＶＤＤＶが目標電圧ＶＴＧを超えたときに、基板電圧ＶＢＮを基準電圧ＶＲＥＦ１から外部電源線ＶＤＤに切り替えできる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
基板電圧が供給されるトランジスタを含み、内部電源電圧を受けて動作する内部回路と、
前記内部回路を動作させるための電源オン信号の活性化中に外部電源線を前記内部電源電圧が供給される内部電源線に接続する電源スイッチと、
前記電源オン信号の活性化により上昇する前記内部電源電圧が目標電圧を超えたときに、基板電圧を第１電圧から第２電圧に変更する基板電圧制御回路と
を備え、
前記第１電圧を前記基板電圧として受けている前記トランジスタのソース・ドレイン間電流は、前記第２電圧を前記基板電圧として受けている前記トランジスタのソース・ドレイン間電流より少ないこと
を特徴とする半導体集積回路。
（付記２）
前記電源スイッチは、ソースを前記外部電源線に接続し、ドレインを前記内部電源線に接続し、ゲートで前記電源オン信号を受け、基板で前記基板電圧を受けるトランジスタを含むこと
を特徴とする付記１記載の半導体集積回路。
（付記３）
前記基板電圧制御回路は、
前記内部電源電圧が前記目標電圧より高いときに切り替え信号を活性化し、前記内部電源電圧が前記目標電圧以下のときに前記切り替え信号を非活性化するレベルセンサと、
前記切り替え信号または前記電源オン信号のいずれかが非活性化されているときに前記第１電圧を前記基板電圧として出力し、前記切り替え信号および前記電源オン信号がともに活性化されているときに前記第２電圧を前記基板電圧として出力するセレクタと
を備えていることを特徴とする付記１または付記２記載の半導体集積回路。
（付記４）
前記電源スイッチ、前記内部回路および前記基板電圧制御回路をそれぞれ含み、前記電源オン信号を各々受ける複数の回路ブロックと、
前記回路ブロックに対応して前記目標電圧を設定する設定値を保持し、保持している設定値を設定信号として出力する目標電圧テーブルと
を備え、
前記基板電圧制御回路は、前記設定信号に応じて前記目標電圧を生成する電圧生成部を備えていること
を特徴とする付記１ないし付記３のいずれか１項記載の半導体集積回路。
（付記５）
前記基板電圧制御回路は、
前記電源オン信号の活性化に応答して時間を計測し、計測時間が、前記電源オン信号の活性化から前記内部電源電圧が目標電圧を超えるまでの時間を超えたときに切り替え信号を活性化し、前記電源オン信号の非活性化に応答して前記切り替え信号を非活性化するタイマと、
前記切り替え信号が非活性化されているときに前記第１電圧を前記基板電圧として出力し、前記切り替え信号が活性化されているときに前記第２電圧を前記基板電圧として出力するセレクタと
を備えていることを特徴とする付記１または付記２記載の半導体集積回路。
（付記６）
前記目標電圧は、前記内部回路に形成される前記トランジスタの閾値電圧（絶対値）のうち、最も高い閾値電圧以上であり、前記内部電源電圧より低いこと
を特徴とする付記１ないし付記５のいずれか１項記載の半導体集積回路。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＢＵＦ１、ＢＵＦ２‥バッファ；ＣＢＡ、ＣＢＢ、ＣＢＣ‥回路ブロック；ＣＭＰ‥比較器；ＥＮ‥イネーブル信号；ＩＮＣ、ＩＮＣ１、ＩＮＣ１Ａ、ＩＮＣ１Ｂ、ＩＮＣ１Ｃ‥内部回路；ＬＳＦＴ‥レベルシフタ；ＬＶＬＳ１、ＬＶＬＳ２‥レベルセンサ；ＯＵＴ１‥出力信号；ＰＭＵ‥電源管理部；ＰＯＮ、ＰＯＮ１、ＰＯＮ１Ａ、ＰＯＮ１Ｂ、ＰＯＮ１Ｃ‥電源オン信号；ＰＳＷ、ＰＳＷ１、ＰＳＷ２‥電源スイッチ；ＰＳＷＧ１、ＰＳＷＧ２‥スイッチ制御信号；ＰＴ‥トランジスタ；
ＳＥＬ‥セレクタ；ＳＥＭ‥半導体集積回路；ＳＵＢＣＯＮＴ、ＳＵＢＣＯＮＴ１−５‥基板電圧制御回路；ＴＩＭＲ１、ＴＩＭＲ２‥タイマ；ＶＢＣＮＴ‥基板制御信号；ＶＢＮ、ＶＢＰ‥基板電圧；ＶＤＤ‥外部電源線；ＶＤＤＶ‥内部電源線；ＶＲＥＦ１、ＶＲＥＦ２‥基準電圧；ＳＵＢＧＥＮ１、ＳＵＢＧＥＮ２‥基板電圧生成回路；ＶＳＳ‥接地線；ＶＳＳＶ‥内部電源線；ＶＴＧ‥目標電圧；ＶＴＧＧＥＮ１、ＶＴＧＧＥＮ２‥電圧生成部；ＶＴＧＳＥＬＡ、ＶＴＧＳＥＬＢ、ＶＴＧＳＥＬＣ‥設定信号；ＶＴＧＴＢＬ‥目標電圧テーブル

Claims (5)

1. 基板電圧が供給されるトランジスタを含み、内部電源電圧を受けて動作する内部回路と、
   前記内部回路を動作させるための電源オン信号の活性化中に外部電源線を前記内部電源電圧が供給される内部電源線に接続する電源スイッチと、
   前記電源オン信号の活性化により上昇する前記内部電源電圧が目標電圧を超えたときに、基板電圧を第１電圧から第２電圧に変更する基板電圧制御回路と
   を備え、
   前記第１電圧を前記基板電圧として受けている前記トランジスタのソース・ドレイン間電流は、前記第２電圧を前記基板電圧として受けている前記トランジスタのソース・ドレイン間電流より少ないこと
   を特徴とする半導体集積回路。
2. 前記電源スイッチは、ソースを前記外部電源線に接続し、ドレインを前記内部電源線に接続し、ゲートで前記電源オン信号を受け、基板で前記基板電圧を受けるトランジスタを含むこと
   を特徴とする請求項１記載の半導体集積回路。
3. 前記基板電圧制御回路は、
   前記内部電源電圧が前記目標電圧より高いときに切り替え信号を活性化し、前記内部電源電圧が前記目標電圧以下のときに前記切り替え信号を非活性化するレベルセンサと、
   前記切り替え信号または前記電源オン信号のいずれかが非活性化されているときに前記第１電圧を前記基板電圧として出力し、前記切り替え信号および前記電源オン信号がともに活性化されているときに前記第２電圧を前記基板電圧として出力するセレクタと
   を備えていることを特徴とする請求項１または請求項２記載の半導体集積回路。
4. 前記電源スイッチ、前記内部回路および前記基板電圧制御回路をそれぞれ含み、前記電源オン信号を各々受ける複数の回路ブロックと、
   前記回路ブロックに対応して前記目標電圧を設定する設定値を保持し、保持している設定値を設定信号として出力する目標電圧テーブルと
   を備え、
   前記基板電圧制御回路は、前記設定信号に応じて前記目標電圧を生成する電圧生成部を備えていること
   を特徴とする請求項１ないし請求項３のいずれか１項記載の半導体集積回路。
5. 前記基板電圧制御回路は、
   前記電源オン信号の活性化に応答して時間を計測し、計測時間が、前記電源オン信号の活性化から前記内部電源電圧が目標電圧を超えるまでの時間を超えたときに切り替え信号を活性化し、前記電源オン信号の非活性化に応答して前記切り替え信号を非活性化するタイマと、
   前記切り替え信号が非活性化されているときに前記第１電圧を前記基板電圧として出力し、前記切り替え信号が活性化されているときに前記第２電圧を前記基板電圧として出力するセレクタと
   を備えていることを特徴とする請求項１または請求項２記載の半導体集積回路。

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