KR20020006556A - 반도체 메모리 장치의 모드 선택 회로 - Google Patents

반도체 메모리 장치의 모드 선택 회로 Download PDF

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윤종용
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Abstract

본 발명은 반도체 메모리 장치에서 사용되는 모드 선택 회로(Mode Selection Circuit)에 관한 것으로, 본 발명에 따른 모드 선택 회로에 의하면, 커맨드(command) 신호와 어드레스(address) 신호의 조합에 의해 각각 활성화(enable)되는 복수개의 제어(control) 신호가 생성되며, 이 복수개 제어 신호의 활성화 순서에 따라 특정 모드로 동작을 위한 모드 선택 신호가 활성화 되는 것을 특징으로 한다. 디지털 적으로 동작하는 이러한 복수개의 제어 신호에 의해 모드 선택 신호가 활성화되므로, 원하지 않는(invalid) 모드로의 진입 가능성을 줄일 수 있으며, 따라서 보다 안정적인 모드 선택 동작이 수행될 수 있다.

Description

반도체 메모리 장치의 모드 선택 회로{Mode Selection Circuit For Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에서 사용되는 모드 선택 회로에 관한 것으로, 더 구체적으로는 디지털(digital)적인 동작특성을 갖고 모드 선택 신호를 제공하는 모드 선택 회로에 관한 것이다.
통상적으로, 반도체 메모리 장치에서는 정상 동작 모드 이외에 디바이스의 특성 평가를 위해 테스트 동작 모드에서 여러 가지 테스트 동작이 가능하도록 하고 있는데, 이를 위해서 다수의 모드 선택 신호를 구비하여 선택되는 모드 선택 신호에 따라 다양한 테스트 동작이 가능토록 한다. 예를 들면, 이러한 모드 선택 신호에 의해 특정회로의 전압 레벨을 변화시키면서 디바이스를 동작시켜 전압레벨의 변화 따른 디바이스의 특성을 평가할 수도 있으며, 또한, 뱅크(bank) 혹은 워드라인(word line)을 복수개 활성화 시키는 등 기능적으로 정상 동작과 다른 기능을 수행케 하여 여러 가지 테스트를 하는 것도 가능하다.
도 1 은 이러한 모드 선택 신호를 생성하기 위해 종래 기술에서 사용되는 모드 선택 신호 발생기의 예를 보여주는 것으로, 첫 번째 예는 고저항값(high resistivity)을 갖는 저항(102), 퓨즈(fuse, 101) 및, 두 개의 인버터(inverter, 103 및 104)로 구성되는데, 퓨즈(101) 절단 유무에 따라 모드 선택 신호(Mode Selection Signal, MODE)의 활성화 및 비활성화가 결정된다. 즉 퓨즈(101) 절단 전에는 노드(N1)가 로우(low)레벨 이여서 모드 선택 신호(MODE)는 로우 레벨로서 비활성화 상태이며, 반대로 퓨즈(101)가 절단된 후는 노드(N1)가 하이(high) 레벨로되어 모드 선택 신호(MODE)가 활성화된다.
두 번째 예는 패드(pad, 110), 다이오드 형태로 연결된 트랜지스터들(111), 고저항값을 갖는 저항(112) 및, 두 개의 인버터(113 및 114)로 구성되는데, 모드 선택을 위해 패드(110)에 고전압(high voltage)을 인가하면 다이오드 연결 트랜지스터들(111)이 온(on)되고, 노드(N2)가 하이 레벨이 되어 모드 선택 신호(MODE)가 하이 레벨로 활성화된다. 여기서 패드(110)는 정상 동작 모드시 외부에서 인가되는 신호를 받아들이기 위해 사용되는 것으로, 정상 동작 모드시 패드에 인가되는 전압의 레벨은 다이오드 형태로 연결된 트랜지스터들(111)을 온(on)시킬 정도가 아니어서 노드(N2)는 로우 레벨을 유지하며 따라서 모드 선택 신호(MODE)는 비활성화 상태이다.
그러나 이러한 종래 기술의 모드 선택 회로는 퓨즈 절단을 위해 추가적인 작업이 필요하며, 퓨즈가 확실히 절단되었는가의 신뢰성 및, 상대적으로 큰 면적을 필요로 하는 퓨즈에 의한 레이 아웃(layout) 면적 증가 등의 문제점이 있으며, 또한 패드에 고전압을 사용하는 경우는 패드가 정상 동작 모드에서 사용됨에도 불구하고 노이즈(Noise) 등의 외부요인에 의해 패드의 전압 레벨이 상승하여 원치 않게 모드 선택 신호가 활성화되는 문제점이 있다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 원하지 않는(invalid) 모드로의 진입 가능성을 줄이기 위해 보다 안정적으로 모드 선택 동작을 수행할 수 있는 모드 선택 회로를 제공하는데 있다.
도 1 은 종래 기술의 모드 선택 회로;
도 2 는 본 발명에 따른 모드 선택 회로의 실시예;
도 3 은 싱크로너스 다이내믹 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory, SDRAM)의 모드 레지스터 셋(Mode Register Set, MRS)에서 이용되는 어드레스별 기능(function)을 보여주는 표;
도 4 는 도 2 의 프로그래밍 제어 신호 발생기(Programming Control Signal Generator)의 상세 회로도;
도 5 는 도 2 의 모드 선택 신호 발생기(Mode Selection Signal Generator)의 상세 회로도; 및
도 6 은 도 2 의 실시예의 동작을 설명하기 위한 타이밍도.
*도면의 주요 부분에 대한 부호 설명*
200 : 타이밍 레지스터 202 : 커맨드 디코더
204 : 제어 신호 발생기 210 : MRS(Mode Register Set) 회로
220 : 프로그래밍 제어 신호 발생기 230 : 모드 선택 신호 발생기
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 커맨드 신호와 제 1 어드레스 신호에 응답해서 제 1 제어 신호를 생성하는 타이밍 레지스터, 제 2 어드레스 신호와 상기 제 1 제어 신호에 응답해서 복수개의 제 2 제어 신호를 생성하는 프로그래밍 제어 신호 발생기, 그리고 마스터 신호와 상기 복수개의 제 2 제어 신호에 응답해서 모드 선택 신호를 생성하는 모드 선택 신호 발생기로 구성된 모드 선택 회로가 제공되는데, 특히, 상기 모드 선택 신호는 상기 복수개의 제 2 제어 신호의 활성화 순서에 따라 활성화되는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 커맨드 신호와 제 1 어드레스 신호에 응답해서 제 1 및 2 제어 신호를 생성하는 타이밍 레지스터, 제 2 어드레스 신호와 상기 제 1 제어 신호에 응답해서 복수개의 제 3 제어 신호를 생성하는 프로그래밍 제어 신호 발생기, 그리고 마스터 신호, 상기 제 2 제어 신호 및, 상기 복수개의 제 3 제어 신호에 응답해서 모드 선택 신호를 생성하는 모드 선택 신호 발생기로 구성된 모드 선택 회로가 제공되는데, 상기 모드 선택 신호는 상기 복수개의 제 3 제어 신호의 활성화 순서에 따라 활성화되며, 또한 상기 제 2 제어 신호는 상기 커맨드 신호 및 상기 제 1 어드레스 신호가 특정한 상태일 때 활성화되어 상기 모드 선택 신호를 비활성화 시키는 것을 특징으로 한다.
위와 같은 본 발명에 따르면, 커맨드(command) 신호와 어드레스(address) 신호의 조합에 의해 각각 활성화(enable)되는 복수개의 제어(control) 신호가 생성되며, 이 복수개 제어 신호의 활성화 순서에 따라 특정 모드로 동작하기 위한 모드선택 신호가 활성화되므로, 보다 안정적인 모드 선택 동작이 수행될 수 있다.
(실시예)
이하 본 발명의 실시예를 첨부된 도 2 내지 도 6 을 참조하여 상세히 설명한다.
먼저, 도 2 는 본 발명에 따른 모드 선택 회로의 실시예를 보여주고 있다. 이 실시예에 의한 모드 선택 회로는 커맨드 디코더(Command Decoder, 202)와 제어 신호 발생기(Control Signal Generator, 204)로 구성된 타이밍 레지스터(Timing Register, 200), MRS 회로(Mode Register Set Circuit, 210), 프로그래밍 제어 신호 발생기(Programming Control Signal Generator, 220) 및, 모드 선택 신호 발생기(Mode Selection Signal Generator, 230)를 포함한다.
커맨드 디코더(202)는 클럭(Clock, CLK), 클럭 인에이블(Clock Enable, CKE), 로우 어드레스 스트로브(Row Address Strobe, RASB), 컬럼 어드레스 스트로브(Column Address Strobe, CASB), 칩 실렉트(Chip Select, CSB) 및, 라이트 인에이블(Write Enable, WEB) 신호를 입력으로 받아 제어 신호 발생기(204)를 제어하기 위한 제어 신호(PWCBR)를 출력한다.
제어 신호 발생기(204)는 제어 신호(PWCBR)와 어드레스(A7 및 A8)를 입력으로 하여 제어 신호(PMRS 및 PNMRS)를 출력한다.
MRS 회로(210)는 제어 신호(PNMRS)와 어드레스(A0, A1~A6 및, A9)를 입력으로 하여 버스트 길이(Burst Length), 버스트 타입(Burst Type), 캐스 레이턴시(Cas Latency) 및, 버스트 리드 싱글 비트 라이트(Burst Read Single Bit Write)를 지정하기 위한 신호(BL, BT, CL 및, BRSW)를 출력한다.
프로그래밍 제어 신호 발생기(220)는 제어 신호(PMRS)와 어드레스(A0, A1 및, A2)를 입력받아 제어 신호(Psafe0 및 Psafe1)를 출력한다.
그리고, 모드 선택 신호 발생기(230)는 제어 신호(PNMRS, Psafe0 및, Psafe1) 및 마스터(master) 신호 역할을 하는 어드레스(A1)를 입력받아 모드 선택 신호(Mode Selection Signal, MODE0 및 MODE1)를 출력한다.
통상적으로 싱크로너스 디램(Sychronous Dynamic Random Access Memory, SDRAM)과 같은 메모리 장치는 MRS(Mode Resister Set)라는 과정을 통해 실제 디바이스가 동작하기 전에 기본적인 동작 모드를 설정해 주는데, 이는 커맨드 신호와 어드레스의 조합에 의해 이루어진다. MRS와 관련된 구체적인 사항은 디바이스의 스펙(Specification, SPEC)에서 지정되는데, 보다 자세한 내용은 "삼성 데이터 북(Data Book), May 1999판" P139의 디바이스 동작 편에 설명되어 있다.
도 3 은 MRS시 기본 적인 동작 모드 설정을 위해 SPEC에서 지정된 어드레스별 기능을 보여 주는 표로, A0~A2는 버스트 길이(Burst Length), A3은 시퀀셜(sequential) 혹은 인터리브(interleave)등의 버스트 타입(Burst Type), A4~A6은 캐스 레이턴시(Cas Latency), A7~A8은 테스트 모드(Test Mode) 및, A9는 버스트 리드 싱글 비트 라이트(Burst Read Single Bit Write)를 지정하기 위해 사용되며, 나머지 어드레스들(BA0~BA1 및 An~A10/P)은 차후에 또다른 모드를 지정하기 위해 사용될 목적으로 예약(reserved)되어 있다.
A7~A8 어드레스는 테스트 모드를 지정하기 위한 것인데, 두 어드레스가 (0,0) 상태 일때 MRS 모드가 지정되어, 위에서 설명한 기본적인 동작 모드가 프로그래밍 된다. 두 어드레스의 나머지 상태 즉 (0, 1), (1, 0) 및, (1, 1) 상태는 SPEC에서 정의되어 있지 않다.
또한, 이러한 어드레스는 커맨드 신호가 특정 상태 일 때, 즉 RASB, CASB, CSB 및, WEB가 모두 로우 레벨일 때(이는 SPEC에 지정되어 있다) 프로그래밍 된다.
따라서, 커맨드 신호(RASB, CASB, CSB 및, WEB)가 모두 로우 레벨이고, 또한 A7~A8 어드레스가 모두 로우 레벨 일 때, MRS 모드가 지정되어 나머지 어드레스들에 의해 버스트 길이(Burst Length), 버스트 타입(Burst Type), 캐스 레이턴시(Cas Latency) 및, 버스트 리드 싱글 비트 라이트(Burst Read Single Bit Write)와 같은 기본적인 동작 모드가 지정된다.
다시 도 2 로 돌아가서, 커맨드 디코더(202)는 RASB, CASB, CSB 및, WEB가 모두 로우 레벨일 때, 제어 신호 발생기(204)의 마스터(master) 신호 역할을 하는 PWCBR 신호를 활성화시킨다. 여기서 CLK 와 CKE신호는 동기형 디바이스에서 통상적으로 사용되는 동기화(Synchronization)를 위한 신호이다.
PWCBR신호가 활성화 됐을 때, 제어 신호 발생기(204)는 A7~A8 어드레스의 상태에 따라 PMRS 혹은 PNMRS 신호를 활성화시킨다. 즉 PWCBR 신호가 활성화 상태이고, A7~A8 어드레스가 모두 로우 레벨 일 때, PNMRS 신호가 활성화되며. A7~A8 어드레스가 다른 어떤 특정한 상태 일 때는, PMRS 신호가 활성화된다. 여기서, PNMRS 신호는 기본적인 동작 모드를 설정하기 위해 사용되며, PMRS 신호는 본 발명에서와 같이 테스트 모드에 이용되는 모드 선택 신호를 지정하기 위해 사용된다. PMRS 신호를 활성화시키기 위한 A7~A8 어드레스 상태는 모두 로우 레벨을 제외한 어느 것이라도 이용 가능하다(SPEC에서 (0, 0) 상태만 정의되어 있으므로, (1, 0), (0, 1) 및, (1, 1)중 어떤 것이나 이용 가능하다).
MRS 회로(210)는 기본적인 동작 모드를 설정하기 위한 것으로 PNMRS 신호가 활성화 됐을 때, A0~A6 및 A9 어드레스 상태에 따라 버스트 길이(Burst Length), 버스트 타입(Burst Type), 캐스 레이턴시(Cas Latency) 및, 버스트 리드 싱글 비트 라이트(Burst Read Single Bit Write)를 지정하기 위한 신호들(BL, BT, CL 및, BRSW)을 출력한다.
위에서 설명한 커맨드 디코더(202), 제어 신호 발생기(204) 및, MRS 회로(210)는 디코더(decoder) 회로들로 구성된 공지 기술이므로 자세한 설명은 편의상 생략한다.
프로그래밍 제어 신호 발생기(220)는 PMRS 신호가 활성화 될 때 A0, A1 및, A2 어드레스의 상태에 따라 Psafe0 혹은 Psafe1 신호를 활성화시킨다.
도 4 에 프로그래밍 제어 신호 발생기(220)의 구체적인 회로도가 개시되어 있는데, PMRS 신호, A0 및, A1을 입력으로 하는 낸드 게이트(nand gate, 410), 낸드 게이트(410)의 출력을 입력으로 하여 Psafe0 신호를 출력하는 인버터(inverter, 412), A2 를 입력으로 하는 인버터(420), PMRS 신호, A1 및, 인버터(420)의 출력을 입력으로 하는 낸드 게이트(422), 그리고 낸드 게이트(422)의 출력을 입력으로 하여 Psafe1 신호를 출력하는 인버터(424)로 구성된다.
PMRS 신호가 활성화 상태이고, A0 및 A1 어드레스가 모두 하이 레벨 일 때,Psafe0 신호가 하이 레벨로 활성화된다(Psafe1 신호가 동시에 활성화되지 않도록, A2 어드레스는 하이 레벨이어야 한다). 또한, PMRS신호가 활성화 상태이고, A1 및 A2 어드레스가 각각 하이 및 로우 레벨 일 때, Psafe1 신호가 하이 레벨로 활성화된다(Psafe0 신호가 동시에 활성화되지 않도록, 이때 A0 어드레스는 로우 레벨이어야 한다). Psafe0 및 Psafe1 신호를 생성하기 위해 여기서는 편의상 A0, A1 및, A2 어드레스로 프로그래밍 하는 경우를 예로 들었지만, 다른 어드레스도 이용 가능하며, 또한 더 많은 어드레스의 조합에 의해 두개 이상의 Psafe 신호를 생성하는 것도 가능하다.
모드 선택 신호 발생기(230)는 마스터 신호 역할을 하는 A1 어드레스가 특정 상태 일 때, Psafe0 와 Psafe1 신호의 활성화 순서에 따라, MODE0 혹은 MODE1 신호를 활성화시킨다. PNMRS 신호는 기본적인 동작 모드를 설정하기 위해 MRS 회로(210)를 활성화시키기 위한 신호인데, MRS 회로(210) 활성화와 동시에 모드 선택 신호 발생기(230)를 리셋(reset)시키는 역할을 한다.
도 5 에는 모드 선택 신호 발생기(230)의 구체적인 회로도가 개시되어 있는데, A1 어드레스를 스위칭하는 스위치 회로(510 및 550), 스위치 회로(510)의 출력에 연결된 저장 회로(520), 저장 회로(520)의 출력에 연결된 스위치 회로(530), 스위치 회로(530)의 출력에 연결되어 MODE0 신호를 출력하는 저장 회로(540), 스위치 회로(550)에 연결된 저장 회로(560), 저장 회로(560)의 출력에 연결된 스위치 회로(570), 그리고 스위치 회로(570)의 출력에 연결되어 MODE1 신호를 출력하는 저장 회로(580)로 구성되어 있다.
스위치 회로들(510, 530, 550 및, 570)은 CMOS 패스 게이트(pass gate, 511, 531, 551 및, 571)와 인버터(512, 532, 552 및, 572)로 구성되며, 각각 Psafe0, Psafe1, Psafe1 및, Psafe0 신호에 의해 제어된다. 저장 회로들(520, 540, 560 및, 580)은 래치(latch, 521/522, 541/542, 561/562 및, 581/582), 래치 출력을 반전하기 위한 인버터들(524, 544, 564 및, 584), 그리고 래치들을 리셋 시키기 위한 트랜지스터들(523, 543, 563 및, 583)로 구성되며. 트랜지스터들(523, 543, 563 및, 583)의 게이트는 PNMRS 신호에 의해 제어된다.
모드 선택 신호 발생기(230)는 모드 선택 신호를 선택하기 위한 동작 전에 하이 레벨로 활성화되는 PNMRS신호에 의해 리셋 되므로(도 6 참조) 즉 N5, N8, N7, 및 N10 노드가 모두 로우 레벨 되므로, MODE0 및 MODE1 신호는 모두 로우 레벨로 비활성화 상태이다. Psafe0 신호가 활성화되면(A0, A1은 하이 레벨), 이때 A1 어드레스는 하이 레벨이므로 하이 레벨의 신호가 스위치 회로(510)를 통과하여 래치(521/522)에 저장되며 N6 노드는 하이 레벨을 유지한다. 이후 Psafe1 신호가 활성화되면(A1은 하이, A2는 로우 레벨), N6 노드의 하이 레벨 신호는 스위치 회로(530)를 통과하여 래치(541/542)에 저장되며, 하이 레벨의 MODE0 신호가 생성된다. 이때 MODE1 신호를 생성하기 위한 경로에서는 첫 번째 저장 회로(560)에만 하이 신호가 저장되어 있으므로, MODE1 신호는 여전히 로우 레벨을 유지함으로 비활성화 상태이다. 반대로 Psafe1, Psafe0 의 순서로 활성화되면, MODE1 신호가 하이 레벨로 활성화된다. 그리고 모드 선택 신호로 선택된 모드에서 테스트 동작이 끝나고 난후, 정상 동작 모드를 위해 다시 MRS과정을 거치게 되는데(도 6 참조),이때 PNMRS 신호가 활성화되므로 모드 선택 신호 발생기(230)의 모드 선택 신호가 모두 비활성화되게 된다.
도 5 의 모드 선택 신호 발생기(230)의 실시예는 다양하게 변형 가능한데, 마스터 신호인 A1 어드레스 신호 대신에 다른 어드레스 신호를 사용하는 것도 가능하며, 또한 전원 전압(VDD)과 같이 하이 레벨로 고정하여 사용하는 것도 가능하다.
또한, 하나의 모드 선택 신호를 생성하기 위해 더 많은 스위치 회로와 저장 회로를 부가하여 더 많은 수의 Psafe 신호에 의해 제어되게 하는 것도 가능하며, 아울러 더 많은 수의 Psafe 신호들을 이용하여 더 많은 수의 모드 선택 신호를 제공하는 것도 가능하다.
그리고 PNMRS 신호는 모드 선택 신호 발생기(230)가 동작하기 전, 그리고 테스트 동작 모드가 끝난 후 모드 선택 신호 발생기(230)를 리셋 시키는 역할을 하는데, 모드 선택 신호 발생기(230)가 이러한 리셋 동작하는 제어 신호의 제어를 받지 않게도 할 수 있다. 리셋 제어 신호가 필요 없는 구조는, 예를 들면, 모드 선택 신호가 특정 회로의 전압레벨을 조절하는 경우에 적용 가능한데, 모드 선택 신호에 의해 설정된 상태를 리셋 동작 없이 그대로 두고 정상 동작 모드로 동작하는 것이 가능하므로, 정상 동작 모드를 위해 특별한 리셋 동작을 할 필요가 없다. 물론 이 경우에는 모드 선택 신호 발생기의 래치들을 초기화시키는 장치를 부가하여 초기 칩 동작 전에 모두 리셋 시켜주는 것이 필요한데, 통상적으로 잘 알려진 바와 같이, 칩 동작을 위해 전원 전압을 공급(Power-Up)하는 과정에서 초기화 리셋 동작을 수행하는 것이 가능하다.
이상의 설명에서 커맨드 신호 와 어드레스 신호는 외부에서 공급되는 신호를 직접 이용할 수도 있고, 또한 외부 커맨드와 어드레스 신호에서 버퍼링(buffering)된 신호를 이용하여 구현할 수도 있다. 또한 하이 레벨로 활성화되는 것을 기준으로 모든 동작 설명을 했지만, 하이 레벨 활성화만으로 한정되는 것은 아니고, 구성하는 로직에 따라 다양하게 변경 가능함은 자명한 일이다.
도 6 은 도 2 실시예 동작 설명의 이해를 돕기 위한 타이밍도 인데, 도 6A 는 모드 선택 신호인 MODE0 신호가, 도 6B 는 MODE1 신호가 활성화되는 과정을 각각 나타낸다. 또한 동작 단계는 전체적인 칩 동작과 연관하여 (I)테스트 동작 모드를 위한 MRS 셋팅, (II)테스트 동작 모드를 위한 모드 선택, (III)설정된 MRS와 모드로 테스트 동작 및, (IV)정상 동작 모드를 위한 MRS 셋팅으로 구분되어 있다.
먼저, 도 6A 에서 (I)단계는 테스트 동작 모드에서 필요한 기본 적인 동작 모드를 MRS를 통해 셋팅하는 과정으로, 클럭 인에이블 신호(XCKE)가 활성화 상태일 때 클럭(XCLK)에 동기 되어 입력되는 커맨드 신호(CMD) 즉 XRASB, XCASB, XCSB 및, XWEB가 모두 로우 레벨이면 PWCBR 신호가 활성화되고, 이때 XA7 및 XA8 어드레스가 모두 로우 레벨이므로 PNMRS 신호가 활성화되어, MODE 신호를 모두 비활성화 시킴과 동시에 도면에는 표시하지 않았지만 XA0~XA6 및 XA9 어드레스등을 이용하여, 테스트 동작 모드에서 사용될 기본적인 동작 모드인 버스트 길이, 버스트 타입, 캐스 레이턴시등을 설정한다. 이후에 한 클럭 사이클이 더 필요한데, 이는 MRS에 의해 프로그래밍을 하는데는 SPEC에서 지정한 바와 같이 기본적으로 두 클럭 사이클이 필요하기 때문이다.
다음에 (II)단계는 테스트 동작 모드 동안에 사용할 모드를 선택하는 단계인데, 여기서는 Psafe 신호 생성을 위한 마스터 신호인 PMRS 신호의 활성화를 위해서, XA7 및 XA8 어드레스가 각각 로우 및 하이 레벨일 때를 이용한다. 따라서, XRASB, XCASB, XCSB 및, XWEB가 모두 로우 레벨이고, XA7 및 XA8 어드레스가 각각 로우 및 하이레벨일때, PMRS 신호는 활성화되며, PMRS신호가 활성화때 A0, A1 및, A2 어드레스의 조합 상태에 따라, (1, 1, 1)이면 Psafe0 신호가, (0, 1, 0)이면 Psafe1 신호가 차례로 활성화되어, 마지막 Psafe1 신호가 활성화될 때 MODE0 신호가 활성화된다.
다음 (III)단계는, (I)단계에서 설정된 MRS와 (II)단계에서 설정된 모드로 테스트 동작을 하는 구간으로, 이 구간에서 MODE0 신호는 활성화 상태를 유지한다.
다음 (IV)단계는, 이제 정상 동작 모드를 위해서 다시 기본적인 동작 모드를 MRS를 통해 다시 셋팅하는 과정으로, 이때 PNMRS 신호가 활성화되어 테스트 동작 모드에 사용되기 위해 활성화 됐던 MODE0 신호가 리셋 즉 비활성화 된다.
도 6B 는 Psafe신호의 활성화 순서가 바뀜에 따라 MODE0 신호 대신에 MODE1 신호가 활성화되는 것을 보여주는 것으로 편의상 특징적인 부분만 도시하였다.
도 6A 와 비교하여 A0, A1 및, A2 어드레스의 조합 상태는 동일하나, 제공되는 순서가 바뀜에 따라, Psafe1 신호가 먼저 활성화되고 난후 다음 사이클에서 Psafe0 신호가 활성화되므로 MODE0 신호 대신에 MODE1 신호가 활성화된다.
이상과 같은 본 발명에 따르면, 커맨드(command) 신호와 어드레스(address)신호의 조합에 의해 각각 활성화(enable)되는 복수개의 제어(control) 신호가 생성되며, 이 복수개 제어 신호의 활성화 순서에 따라 특정 모드로 동작을 위한 모드 선택 신호가 활성화되는 것을 특징으로 한다. 디지털 적으로 동작하는 이러한 복수개의 제어 신호에 의해 모드 선택 신호가 활성화되므로, 원하지 않는(invalid) 모드로의 진입 가능성을 줄일 수 있으며, 따라서 보다 안정적인 모드 선택 동작이 수행될 수 있다.

Claims (11)

  1. 커맨드 신호와 어드레스 신호에 응답해서 복수개의 제어 신호를 생성하는 수단과,
    상기 복수개의 제어 신호에 응답해서 적어도 하나의 모드 선택 신호를 발생하는 수단을 포함하되,
    상기 모드 선택 신호의 활성화는 상기 복수개의 제어 신호의 활성화 순서에 의해 결정되는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
  2. 제 1 항에 있어서,
    상기 커맨드 신호는 외부에서 인가되는 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 인에이블 신호, 및 라이트 인에이블신호의 정보를 갖고 있는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
  3. 제 2 항에 있어서,
    상기 복수개의 제어 신호는 한 클럭 주기 내에서 하나만 활성화되는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
  4. 커맨드 신호와 제 1 어드레스 신호에 응답해서 제 1 제어 신호를 생성하는 타이밍 레지스터;
    제 2 어드레스 신호와 상기 제 1 제어 신호에 응답해서 복수개의 제 2 제어 신호를 생성하는 프로그래밍 제어 신호 발생기; 및
    마스터 신호와 상기 복수개의 제 2 제어 신호에 응답해서 모드 선택 신호를 생성하는 모드 선택 신호 발생기로 구성되며,
    상기 모드 선택 신호는 상기 복수개의 제 2 제어 신호의 활성화 순서에 따라 활성화되는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
  5. 제 4 항에 있어서,
    상기 커맨드 신호는 외부에서 인가되는 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 인에이블 신호, 및 라이트 인에이블신호의 정보를 갖고 있는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
  6. 제 5 항에 있어서,
    상기 제 1 제어 신호는 상기 커맨드 신호 및 상기 제 1 어드레스 신호가 특정한 상태일 때 상기 프로그램밍 제어 신호 발생기를 활성화시키며, 그리고
    상기 복수개의 제 2 제어 신호는 상기 제 2 어드레스 신호의 조합에 의해 각각 활성화되는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
  7. 제 6 항에 있어서,
    상기 복수개의 제 2 제어 신호는 한 클럭 주기 내에서 하나만 활성화되는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
  8. 커맨드 신호와 제 1 어드레스 신호에 응답해서 제 1 및 2 제어 신호를 생성하는 타이밍 레지스터;
    제 2 어드레스 신호와 상기 제 1 제어 신호에 응답해서 복수개의 제 3 제어 신호를 생성하는 프로그래밍 제어 신호 발생기; 및
    마스터 신호, 상기 제 2 제어 신호, 및 상기 복수개의 제 3 제어 신호에 응답해서 모드 선택 신호를 생성하는 모드 선택 신호 발생기로 구성되며,
    상기 모드 선택 신호는 상기 복수개의 제 3 제어 신호의 활성화 순서에 따라 활성화되는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
  9. 제 8 항에 있어서,
    상기 커맨드 신호는 외부에서 인가되는 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 인에이블 신호, 및 라이트 인에이블신호의 정보를 갖고 있는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
  10. 제 9 항에 있어서,
    상기 제 1 제어 신호는 상기 커맨드 신호 및 상기 제 1 어드레스 신호가 특정한 상태일 때 상기 프로그래밍 제어 신호 발생기를 활성화시키며,
    상기 제 2 제어 신호는 상기 커맨드 신호 및 상기 제 1 어드레스 신호가 또다른 특정한 상태일 때 활성화되어 상기 모드 선택 신호를 비활성화 시키며, 그리고
    상기 복수개의 제 3 제어 신호는 상기 제 2 어드레스 신호의 조합에 의해 각각 활성화되는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
  11. 제 10 항에 있어서,
    상기 복수개의 제 3 제어 신호는 한 클럭 주기 내에서 하나만 활성화되는 것을 특징으로 하는 반도체 메모리 장치용 모드 선택 회로.
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