KR100951666B1 - 테스트 모드를 제어하는 반도체 집적 회로 - Google Patents

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Abstract

반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 테스트 모드시, 어드레스 디코딩 신호에 응답하여 복수의 제 1 그룹의 테스트 모드 신호 및 제 2 그룹의 테스트 모드 신호를 제공하는 테스트 모드 제어부를 포함하며, 상기 테스트 모드 제어부는 제 2 그룹의 테스트 모드 신호를 이용하여 리셋 신호를 제공함으로써 복수의 제 1 그룹의 테스트 모드 신호를 선택적으로 비활성화시킨다.
Figure R1020080077705
테스트, 동시, 리셋, MRS

Description

테스트 모드를 제어하는 반도체 집적 회로{Semiconductor Integrated Circuit for Controlling a Test Mode}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 테스트 모드를 제어하는 반도체 집적 회로에 관한 것이다.
통상적으로 반도체 집적 회로의 불량 분석 및 성능 검증을 위해 테스트 모드를 수행하여 내부의 동작을 테스트한다. 이러한 반도체 집적 회로의 테스트 방식에는, 컨커런트(concurrent) 테스트 방식과 커런트(current)테스트 방식이 있다. 우선, 컨커런트 테스트 방식은 제어 신호들에 응답하여 서로 다른 복수의 테스트 모드들을 동시에 수행시키는 동시(simultaneous) 테스트 모드이다. 한편, 커런트 테스트 방식은 제어 신호들에 응답하여 한번에 하나의 테스트 모드만 수행시키는 싱글(single) 테스트 모드이다. 따라서, 테스트 시간의 감축을 위해 동시에 다양한 테스트 모드들을 구현하는 컨커런트 테스트 방식을 채용하도록 반도체 집적 회로를 구현하고 있었다. 이러한 컨커런트 테스트 방식을 리셋하기 위해서는, 일반적으로 MRS 신호등을 이용한 리셋 신호를 인가함으로써 테스트 모드를 탈출함으로써 가능하다. 그리하여, 다른 테스트 모드와 동시에 수행될 수 없는 특정 테스트 모드의 경우, 즉 커런트 테스트 방식을 사용해야 하는 테스트 모드는 컨커런트 테스트 방식을 수행하던 테스트 모드를 탈출한 후, 다시 테스트 모드로 진입하여 커런트 테스트 모드를 수행하도록 해야 가능하다. 이로써, 테스트 모드 시간이 증가하며, 반도체 집적 회로의 생산성에 영향을 미치고 있다.
본 발명의 기술적 과제는 기 설정된 테스트 모드 신호를 리셋 신호로 이용하여 활성화된 테스트 모드 신호를 선택적으로 비활성화시킬 수 있는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 테스트 모드시, 어드레스 디코딩 신호에 응답하여 복수의 제 1 그룹의 테스트 모드 신호 및 제 2 그룹의 테스트 모드 신호를 제공하는 테스트 모드 제어부를 포함하며, 상기 테스트 모드 제어부는 제 2 그룹의 테스트 모드 신호를 이용하여 리셋 신호를 제공함으로써 복수의 제 1 그룹의 테스트 모드 신호를 선택적으로 비활성화시킨다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 어드레스를 디코딩하여 복수의 제 1 그룹용 및 제 2 그룹용 테스트 모드 제어 신호를 제공하는 어드레스 디코더, 테스트 모드시, 상기 제 2 그룹용 테스트 모드 제어 신호에 응답하여 제 2 그룹의 테스트 모드 신호 및 리셋 신호를 제공하는 테스트 모드 리셋 신호 생성부 및 상기 복수의 제 1 그룹용 테스트 모드 제어 신호에 응답하여 복수의 제 1 그룹의 테스트 모드 신호를 제공하는 테스트 모드 신호 선택부를 포함하며, 상기 리셋 신호가 활성화되면 테스트 모드를 유지하면서도 복수의 상기 제 1 그룹의 테스트 모드 신호중 활성화된 테스트 모드 신 호는 비활성화되고, 상기 제 2 그룹의 테스트 모드 신호는 활성화된다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로는, 어드레스를 디코딩하여 복수의 테스트 모드 제어 신호를 제공하는 어드레스 디코더, 테스트 모드 활성화 신호 및 상기 복수의 테스트 모드 제어 신호에 응답하여 리셋 신호 및 제 1 그룹의 테스트 모드 신호 및 제 2 그룹의 테스트 모드 신호를 제공하는 테스트 모드 제어부를 포함하며, 테스트 모드시, 상기 리셋 신호가 비활성화되는 구간동안 상기 제 1 그룹의 테스트 모드 신호중 복수개가 활성화되고, 상기 리셋 신호가 활성화되면 상기 제 1 그룹의 테스트 모드 신호는 모두 비활성화되고, 상기 제 2 그룹의 테스트 모드 신호중 어느 하나만 활성화된다.
본 발명의 일 실시예에 따르면, 또 다른 테스트 모드 신호 정보가 리셋 신호에 포함되므로, 리셋 신호를 이용해 현재 수행되고 있는 테스트 모드를 리셋시키고, 새로운 테스트 모드를 수행하는 것이 가능하다. 즉, 테스트 모드를 유지하면서도 서로 다른 테스트 방식의 테스트 모드를 선택적으로 리셋시키는 것이 가능하다. 이로써, 반도체 집적 회로의 테스트 시간을 단축시킴으로써 생산성을 향상시킬 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로는 어드레스 디코더(100), 테스트 모드 펄스 신호 생성부(200) 및 테스트 모드 제어부(500)를 포함한다.
어드레스 디코더(100)는 복수의 어드레스(A<0:3>, A<4:6>)를 디코딩하여 어드레스 디코딩 신호, 즉 복수의 테스트 모드 제어 신호(TA0123<0:15>, TA456<0:7>)를 제공한다.
테스트 모드 펄스 신호 생성부(200)는 테스트 모드 활성화 신호(TM_EN), MRS(Mode Register Set) 신호 및 디코딩에 사용되지 않은 소정의 어드레스 신호를 이용하여 테스트 모드시 활성화되는 펄스 신호(TM_REGUP)를 제공한다. 여기서, 소정의 어드레스 신호는 예컨대 A<7>로서 예시하기로 한다. 그러나, 이에 제한되는 것은 아니다.
테스트 모드 제어부(500)는 테스트 모드시, 복수의 테스트 모드 제어 신호(TA0123<0:15>, TA456<0:7>)에 응답하여 복수의 테스트 모드 신호(STM<0:125>)를 제공한다. 본 발명의 일 실시예에 따른 테스트 모드 제어부(500)는 기 설정된 테스트 모드 신호를 이용한 리셋 신호(CRST)를 제공함으로써 복수의 테스트 모드 신호(STM<0:125>)를 선택적으로 비활성화시킬 수 있다. 이러한 제어부(500)는 테스트 모드 리셋 신호 생성부(300) 및 테스트 모드 신호 선택부(400)를 포함한다.
보다 구체적으로 설명하면, 테스트 모드 리셋 신호 생성부(300)는 테스트 모드 활성화 신호(TM_EN), 펄스 신호(TM_REGUP) 및 소정의 테스트 모드 제어 신 호(TA0123<i>, TA456<j>, TA0123<i+1>, TA456<j+1>)에 응답하여 리셋 신호(CRST) 및 기 설정된 테스트 모드 신호(TM_CUR1, TM_CUR2)를 제공한다. 본 발명의 일 실시예에 따른 리셋 신호(CRST)는 소정의 테스트 모드 제어 신호(TA0123<i>, TA456<j>, TA0123<i+1>, TA456<j+1>), 즉 기 설정된 테스트 모드 신호의 정보를 포함한다. 여기서, 기 설정된 테스트 모드 신호(TM_CUR1, TM_CUR2)는 싱글 테스트 모드, 즉 커런트 테스트 방식으로 구현되어야 할 테스트 모드 신호로서 예시하기로 한다. 한편, 설명의 편의상 이후로는 기 설정된 테스트 모드 신호를 제 2 그룹의 테스트 모드 신호라고 지칭하기로 한다.
테스트 모드 신호 선택부(400)는 복수의 테스트 모드 제어 신호(TA0123<0:15>, TA456<0:7>)에 응답하여 복수의 테스트 모드 신호(STM<0:125>)를 제공할 수 있다. 여기서, 복수의 테스트 모드 신호(STM<0:125>)는 설명의 편의상 제 1 그룹의 테스트 모드 신호라고 지칭하며, 이는 컨커런트 방식으로 구현되는 테스트 모드 신호 그룹으로 예시한다. 여기서, 제 1 그룹의 테스트 모드 신호(STM<0:125>)의 수는 복수의 테스트 모드 제어 신호(TA0123<0:15>, TA456<0:7>) 조합의 총 경우의 수에서 제 2 그룹의 테스트 모드 신호(TM_CUR1, TM_CUR2)의 수를 제외한 수라고 이해하기로 한다. 그리하여, 리셋 신호(CRST)가 비활성화되는 구간동안, 제 1 그룹의 테스트 모드 신호(STM<0:125>)의 테스트 모드 신호중 복수개가 활성화될 수 있다. 하지만, 리셋 신호(CRST)가 활성화되면 활성화되어 있던 제 1 그룹의 테스트 모드 신호(STM<0:125>)들은 모두 비활성화된다. 이와 동시에 제 2 그룹의 테스트 모드 신호(TM_CUR1, TM_CUR2)중 어느 하나가 활성화될 수 있다.
종래에는 동시에 활성화된 컨커런트 방식의 테스트 모드 신호는 테스트 모드를 탈출해야만 비활성화시킬 수 있었다. 즉, 컨커런트 방식의 테스트 모드 신호들이 활성화되는 동안은 커런트 방식의 테스트 모드 신호를 인가하는 것으로 그들의 동작을 비활성화시킬 수 없었다. 따라서, 커런트 방식의 테스트 모드를 구현하고자, MRS등을 이용하여 컨커런트 방식의 테스트 모드를 모두 리셋 시킴으로써 테스트 모드를 탈출(exit)한 후 노말 모드(normal mode)로 전환하고, 다시 테스트 모드로 진입(entry)하여 커런트 방식의 테스트 모드를 시작해야 했다. 이로써, 종래의 테스트 제어 회로로는 테스트 시간이 많이 소요될 수 있었다.
하지만, 본 발명의 일 실시예에 따르면, 커런트 방식의 테스트 모드 신호 정보가 리셋 신호에 포함되므로, 커런트 방식의 테스트 모드 신호로 진입(entry)함과 동시에 컨커런트 방식에서 커런트 방식의 테스트로 자동 전환될 수 있다.
도 2는 도 1에 따른 어드레스 디코더(100)의 개념적인 블록도이다.
도 2를 참조하면, 어드레스 디코더(100)는 제 1 및 제 2 디코딩 유닛(110, 120)을 포함한다.
제 1 디코딩 유닛(110)은 테스트 모드 활성화 신호(TM_EN) 및 4개의 어드레스 신호(A0, A1, A2, A3)를 디코딩하여 16개의 테스트 모드 제어 신호(TA0123<0:15>)를 제공한다.
제 2 디코딩 유닛(120)은 테스트 모드 활성화 신호(TM_EN) 및 3개의 어드레스 신호(A4, A5, A6)를 디코딩하여 8개의 테스트 모드 제어 신호(TA456<0:7>)를 제공한다.
제 1 및 제 2 디코딩 유닛(110,120)은 통상의 디코더로서, 당업자라면 이해 가능한 회로부이므로 이에 대한 설명은 생략하기로 한다. 또한, 어드레스를 소정 그룹으로 나눈 것은 디코딩 회로부의 구성 및 디코딩 스킴에 따라 달라질 수 있으므로 이에 제한되지 않는다.
이러한 어드레스 디코더(100)로부터 제공된 복수의 테스트 모드 제어 신호 (TA0123<0:15>, TA456<0:7>)를 이용하여 컨커런트 테스트 방식의 제 1 그룹의 테스트 모드 신호(STM<0:125>) 및 커런트 테스트 방식의 제 2 그룹의 테스트 모드 신호(TM_CUR1, TM_CUR2)를 제공할 수 있다.
도 3은 도 1에 따른 테스트 모드 펄스 신호 생성부(200)의 회로도이다.
도 3을 참조하면, 테스트 모드 펄스 신호 생성부(200)는 제 1 조합부(210) 및 제 2 조합부(220)를 포함한다.
제 1 조합부(210)는 MRS 신호(MRS) 및 테스트 모드 진입용 어드레스 신호(A<7>)를 조합한다. 제 1 조합부(210)는 낸드 게이트(ND) 및 인버터(IV)를 포함한다.
제 2 조합부(220)는 제 1 조합부(210)의 출력 신호 및 테스트 모드 활성화 신호(TM_EN)을 조합하여 펄스 신호(TM_REGUP)를 제공한다. 제 2 조합부(220)는 낸드 게이트(ND) 및 인버터(IV)를 포함한다.
테스트 모드로 진입시, 테스트 모드 펄스 신호 생성부(200)의 동작을 설명하기로 한다.
제 1 조합부(210)가 활성화된 MRS 신호(MRS) 및 활성화된 테스트 모드 진입 용 어드레스 신호(A<7>)를 수신하여 하이 레벨의 신호를 출력한다. 여기서, MRS 신호(MRS)는 테스트 모드로 진입하거나 탈출할 때 모두 활성화되는 펄스 신호이다. 이러한 제 1 조합부(210)의 출력 신호는 MRS 신호(MRS)의 펄스폭 만큼 활성화되는 신호이다.
제 2 조합부(220)가 활성화된 테스트 모드 활성화 신호(TM_EN) 및 제 1 조합부(210)의 출력 신호를 조합하여 테스트 모드 활성화 신호(TM_EN)보다 지연되어 활성화된 펄스 신호(TM_REGUP)를 제공한다.
이와 반대로 테스트 모드를 탈출시에는, 제 1 조합부(210)가 활성화된 MRS 신호(MRS) 및 비활성화된 테스트 모드 진입용 어드레스 신호(A<7>)를 수신하여 로우 레벨의 신호를 출력한다. 이에 따라 로우 레벨을 수신하는 제 2 조합부(220)에 의해 고정된 로우 레벨의 펄스 신호(TM_REGUP)를 제공한다.
전술한 바와 같이, MRS 신호(MRS)는 테스트 모드로 진입하거나 탈출할 때 모두 활성화되는 펄스 신호이므로, 테스트 모드임을 알리는 플래그용 신호는 테스트 모드 진입용 어드레스 신호(A<7>)이다. 따라서, 테스트 모드 활성화 신호(TM_EN)는 플래그용 신호인 테스트 모드 진입용 어드레스 신호(A<7>)에 응답하여 테스트 모드시에는 활성화되다가 노말 모드시에는 비활성화되는 신호로 예시한다.
한편, 펄스 신호인 MRS 신호(MRS)는 펄스 형태로 한번 활성화된 후 바로 비활성화된다. 그러나, 테스트 모드 진입용 어드레스 신호(A<7>)가 활성화되는 동안은 테스트 모드 활성화 신호(TM_EN)도 활성화된다. 그리하여 테스트 모드 활성화 신호(TM_EN)가 활성화되는 동안은 테스트 모드(노말 구간이 아닌)가 계속 유지되는 구간임을 알 수 있다. 또한, 테스트 모드시에는MRS 신호(MRS)에 응답하여 펄스 신호(TM_REGUP)도 소정 펄스폭만큼 활성화되다가 비활성화되나, 테스트 모드 탈출시에는 MRS 신호(MRS)가 활성화되어도 펄스 신호(TM_REGUP)는 비활성화 상태를 유지한다.
도 4는 도 1에 따른 테스트 모드 리셋 신호 생성부(300)의 회로도이다.
도 4를 참조하면, 테스트 모드 리셋 신호 생성부(300)는 제 1 리셋 제어 신호 생성부(310), 제 2 리셋 제어 신호 생성부(320) 및 조합부(330)를 포함한다.
제 1 리셋 제어 신호 생성부(310)는 소정의 테스트 모드 제어 신호(TA0123<i>, TA456<j>)에 응답하여 제 2 그룹의 테스트 모드 신호중 제 1 커런트 테스트 모드 신호(TM_CUR1)를 제공한다.
제 2 리셋 제어 신호 생성부(320)는 소정의 테스트 모드 제어 신호(TA0123<i+1>, TA456<j+1>)에 응답하여 제 2 그룹의 테스트 모드 신호중 제 2 커런트 테스트 모드 신호(TM_CUR2)를 제공한다.
보다 자세히 설명하면, 제 1 리셋 제어 신호 생성부(310)는 복수의 테스트 모드 제어 신호 (TA0123<0:15>, TA456<0:7>)중 제 2 그룹의 테스트 모드의 제어용 신호(TA0123<i>, TA456<j>)의 조합이 일치하면 활성화된 제 1 커런트 테스트 모드 신호(TM_CUR1)를 제공한다. 이와 마찬가지로, 제 2 리셋 제어 신호 생성부(320)는 복수의 테스트 모드 제어 신호 (TA0123<0:15>, TA456<0:7>)중 제 2 그룹의 테스트 모드의 제어용 신호(TA0123<i+1>, TA456<j+1>)의 조합이 일치하면 활성화된 제 2커런트 테스트 모드 신호(TM_CUR2)를 제공한다.
제 1 리셋 제어 신호 생성부(310)는 직렬로 연결된 제 1 PMOS 트랜지스터(P1) 와 다수개의 NMOS 트랜지스터(N1-N3) 및 래치부(314)를 포함한다.
제 1 PMOS 트랜지스터(P1)는 테스트 모드 활성화 신호(TM_EN)를 수신하는 게이트, 외부 전압(VDD)을 인가받는 소스 및 노드 a와 연결된 드레인을 포함한다.
제 1 NMOS 트랜지스터(N1)는 펄스 신호(TM_REGUP)를 수신하는 게이트, 노드 a와 연결된 소스 및 제 2 NMOS 트랜지스터(N2)와 연결된 드레인을 포함한다. 제 2 내지 제 3 NMOS 트랜지스터(N2-N3)는 직렬로 연결되고, 각각의 게이트는 테스트 모드 제어 신호(TA0123<i>, TA456<j>)를 수신한다.
래치부(314)는 래치 타입으로 연결된 제 1 및 제 2 인버터(INV1, INV2)를 포함한다.
제 2 리셋 제어 신호 생성부(320)는 직렬로 연결된 제 2 PMOS 트랜지스터(P2) 와 다수개의 NMOS 트랜지스터(N4-N6) 및 래치부(324)를 포함한다.
제 2 PMOS 트랜지스터(P2)는 테스트 모드 활성화 신호(TM_EN)를 수신하는 게이트, 외부 전압(VDD)을 인가받는 소스 및 노드 b와 연결된 드레인을 포함한다.
제 4 NMOS 트랜지스터(N4)는 펄스 신호(TM_REGUP)를 수신하는 게이트, 노드 b와 연결된 소스 및 제 5NMOS 트랜지스터(N5)와 연결된 드레인을 포함한다. 제 5 내지 제 6 NMOS 트랜지스터(N5-N6)는 직렬로 연결되고, 각각의 게이트는 테스트 모드 제어 신호(TA0123<i+1>, TA456<j+1>)를 수신한다.
래치부(324)는 래치 타입으로 연결된 제 5 및 제 6 인버터(INV5, INV6)를 포함한다.
제 1 리셋 제어 신호 생성부(310)와 제 2 리셋 제어 신호 생성부(320)는 회로부의 구성이 동일하고 단지 수신하는 신호만 다르다. 따라서, 중복되는 설명을 생략하기로 하며, 제 1 리셋 제어 신호 생성부(310)의 동작에 대해서만 자세히 설명하기로 한다.
테스트 모드 활성화 신호(TM_EN)가 활성화되면, 하이 레벨을 수신한 제 1 PMOS 트랜지스터(P1)는 턴오프된다. 이 때, 각각의 펄스 신호(TM_REGUP) 및 테스트 모드 제어 신호(TA0123<i>, TA456<j>)가 활성화되면 제 1 내지 제 3 NMOS 트랜지스터(N1-N3)가 턴온됨으로써 노드 a는 로우 레벨이 된다. 노드 a의 신호는 래치부(314) 및 제 3 및 제 4 인버터(INV3-INV4)를 경유하여 하이 레벨이 된다. 이로써, 활성화된 제 1 커런트 테스트 모드 신호(TM_CUR1)가 제공된다.
한편, 도시되지 않았으나, 기 설정된 커런트 테스트 모드용 제어 신호인 테스트 모드 제어 신호(TA0123<i>, TA456<j>)는 새로운 MRS 신호(MRS)에 동기되어 제공될 수 있다. 전술한 바와 같이, 펄스 신호(TM_REGUP)는 테스트 모드 진입시에만 활성화되는 신호라고 설명한 바 있다. 따라서, MRS 신호(MRS)가 다시 활성화될 때 이에 동기되어 펄스 신호(TM_REGUP) 또한 활성화될 수 있다.
이와 반대로, 테스트 모드를 탈출하는 경우의 제 1 및 제 2 커런트 테스트 모드 신호(TM_CUR1, TM_CUR2)에 대해 설명하기로 한다. 테스트 모드 탈출시 MRS 신호(MRS)는 활성화되고, 테스트 모드 진입용 어드레스 신호(A<7>)는 비활성화된다. 따라서, 테스트 모드 활성화 신호(TM_EN) 및 펄스 신호(TM_REGUP)는 모두 비활성화된다. 그리하여, 로우 레벨을 수신한 제 1 PMOS 트랜지스터(P1)이 턴온되어, 노드 a는 하이 레벨이 된다. 이로써, 제 1 커런트 테스트 모드 신호(TM_CUR1)는 로우 레벨의 비활성화된 레벨의 신호로서 제공된다. 즉, 제 2 그룹의 테스트 모드 신호(TM_CUR1, TM_CUR2)들을 비활성화시키는 것은 테스트 모드를 탈출함으로써 가능함을 알 수 있다.
마찬가지로, 제 2 리셋 제어 신호 생성부(320)도 새로운 MRS 신호(MRS)에 동기되어 기 설정된 커런트 테스트 모드용 제어 신호인 테스트 모드 제어 신호(TA0123<i+1>, TA456<j+1>)가 활성화되면, 제 2 커런트 테스트 모드 신호(TM_CUR2)를 제공할 수 있다.
조합부(330)는 제 1 및 제 2 커런트 테스트 모드 신호, 즉 제 2 그룹의 테스트 모드 신호(TM_CUR1, TM_CUR2)를 조합하여 리셋 신호(CRST)를 제공한다. 조합부(330)는 노어 게이트(NOR) 및 제 9 인버터(INV9)를 포함한다. 그리하여, 조합부(330)는 제 2 그룹의 테스트 모드 신호(TM_CUR1, TM_CUR2) 중 어느 하나의 활성화된 레벨에 응답하여 활성화된 리셋 신호(CRST)를 제공할 수 있다. 본 발명의 일 실시예에서는 리셋 신호(CRST)가 제 2 그룹의 테스트 모드 신호(TM_CUR1, TM_CUR2)중 어느 하나가 활성화되는 시간동안 활성화되는 신호로 예시하였으나, 이에 제한되지 않는다. 펄스 생성기(미도시)를 추가하여 펄스 형태의 리셋 신호(CRST)를 생성할 수 있음은 물론이다.
도 5는 도 1에 따른 테스트 모드 신호 선택부(400)의 회로도이다.
도 5를 참조하면, 테스트 모드 신호 선택부(400)는 복수의 테스트 모드 신호 생성부(400a, 400b)를 포함한다.
각각의 테스트 모드 신호 생성부(400a, 400b)는 복수의 테스트 모드 제어 신호(TA0123<0:15>, TA456<0:7>)에 응답하여 활성화되고, 리셋 신호(CRST)에 응답하여 비활성화되는 복수의 테스트 모드 신호(STM<0:125>)를 제공할 수 있다.
각각의 테스트 모드 신호 생성부(400a, 400b)의 구성 및 동작 원리는 동일하므로, 제 1 테스트 모드 신호 생성부(400a)에 대해 자세히 설명하기로 한다.
제 1 테스트 모드 신호 생성부(400a)는 복수의 테스트 모드 제어 신호(TA0123<0:15>, TA456<0:7>)중 소정 신호, 즉, 제 1테스트 모드 제어 신호 조합(TA0123<0>, TA456<0>)에 응답하여 제 1 그룹의 테스트 모드 신호 중 하나인 제 1 테스트 모드 신호(STM0)를 제공한다.
제 1 테스트 모드 신호 생성부(400a) 테스트 모드 활성화부(410) 및 조합부(420)를 포함한다.
테스트 모드 활성화부(410)는 도 4의 제 1 리셋 제어 신호 생성부(310 참조)와 유사한 구성이므로 간단히 설명하기로 한다.
즉, 테스트 모드 활성화부(410)는 직렬로 연결된 제 1 PMOS 트랜지스터(PM1) 와 다수개의 NMOS 트랜지스터(NM1-NM3) 및 래치부(L)를 포함한다.
테스트 모드 활성화부(410)는 제 1 그룹의 테스트 모드의 제어용 신호(TA0123<0>, TA456<0>)이 활성화되면, 활성화된 하이 레벨의 출력 신호를 조합부(420)에 제공한다. 이 때, 조합부(420)는 리셋 신호(CRST) 및 테스트 모드 활성화부(410)의 출력 신호를 조합하여 제 1 테스트 모드 신호(STM0)를 제공할 수 있다. 이 때, 리셋 신호(CRST)가 활성화된 하이 레벨이면, 제 3 인버터(IV3)에 의해 반전된 레벨이 조합부(420)에 제공될 것이다. 그리하여, 조합부(420)는 비활성화된 로우 레벨의 제 1 테스트 모드 신호(STM0)를 제공한다.
이와 같이, 다수개의 테스트 모드 신호 생성부(400a, 400b..)가 구비되므로, 리셋 신호(CRST)가 비활성화되는 구간동안 제 1 그룹의 테스트 모드 신호중 복수개가 활성화될 수 있다. 만약, 리셋 신호(CRST)가 활성화되면 활성화된 제 1 그룹의 테스트 모드 신호(STM<0:125>)들이 있다면 이들은 모두 비활성화된다. 바꾸어 말하면, 리셋 신호(CRST)가 활성화되면 제 2 그룹의 테스트 모드 신호(TM_CUR1, TM_CUR2)중 어느 하나가 활성화된 것이다.
도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로의 동작을 나타낸 타이밍도이다.
도 1내지 도 6을 참조하면, to-t1 구간은 MRS 신호(MRS) 및 테스트 모드 진입용 어드레스 신호(A<7>)에 의해 테스트 모드로 진입하는 구간이다. 활성화된 펄스 신호(TM_REGUP)에 동기되어 소정의 테스트 모드 제어용 신호(TA0123<m>, TA456<k>) 및 테스트 모드 신호(STM<mk>)가 활성화된다. 하나만 예시하였으나, 복수개의 테스트 모드 신호(STM<mk>)가 활성화될 수 있다.
시간 t2-t3 구간은, 제 2 그룹의 테스트 모드용 어드레스 신호를 인가하는 구간이다. 따라서, 새로운 MRS 신호(MRS)가 활성화되고, 이에 응답하여 펄스 신호(TM_REGUP)가 활성화된다. 이때 제공된 제 2 그룹의 테스트 모드용 제어 신호(TA0123<I, TA456<j>)에 응답하여, 제 1 커런트 테스트 모드 신호(TM_CUR1)이 활성화된다. 이에 따라, 리셋 신호(CRST)가 활성화된다. 활성화된 리셋 신호(CRST)에 응답하여 활성화되던 테스트 모드 제어용 신호(TA0123<m>, TA456<k>) 및 테스트 모드 신호(STM<mk>)가 비활성화됨을 알 수 있다.
시간 t4 구간 이후는 활성화된 MRS 신호(MRS) 및 비활성화된 테스트 모드 진입용 어드레스 신호(A<7>)에 의해 테스트 모드를 탈출하는 구간이다. 비활성화된 테스트 모드 활성화 신호(TM_EN)에 동기되어 제 2 그룹의 테스트 모드용 제어 신호(TA0123<i>, TA456<j>) 및 제 1 커런트 테스트 모드 신호(TM_CUR1)가 비활성화된다.
이와 같이 동시에 활성화되는 다양한 테스트 모드가 수행되더라도, 소정의 테스트 모드 신호를 이용하여 리셋 신호를 생성함으로써 활성화되던 기존의 테스트 모드들을 리셋시키고 새로운 테스트 모드를 수행할 수 있다. 즉, 테스트 모드를 유지하면서도 리셋 신호에 의해 기존 활성화되던 테스트 모드는 비활성화시키고 새로운 테스트 모드를 수행할 수 있으므로 테스트 시간의 감소 효과가 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도,
도 2는 도 1에 따른 어드레스 디코더의 블록도,
도 3은 도 1에 따른 테스트 모드 펄스 신호 생성부의 회로도,
도 4 는 도 1에 따른 테스트 모드 리셋 신호 생성부의 회로도,
도 5는 도 1에 따른 테스트 모드 신호 선택부의 회로도, 및
도 6은 도 1에 따른 반도체 집적 회로의 동작을 나타낸 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 어드레스 디코더 200 : 테스트 모드 펄스 신호 생성부
300 : 테스트 모드 리셋 신호 생성부
400 : 테스트 모드 신호 선택부 500 : 테스트 모드 제어부

Claims (15)

  1. 테스트 모드 활성화신호 및 어드레스 디코딩에 사용되지 않는 어드레스 신호를 이용하여 테스트모드시 활성화되는 펄스 신호를 제공하는 테스트 모드 펄스 신호 생성부; 및
    어드레스 디코딩 신호 및 상기 펄스 신호에 응답하여 복수의 제 1 그룹의 테스트 모드 신호 및 제 2 그룹의 테스트 모드 신호를 제공하는 테스트 모드 제어부를 포함하며, 상기 테스트 모드 제어부는 제 2 그룹의 테스트 모드 신호를 이용하여 리셋 신호를 제공함으로써 복수의 제 1 그룹의 테스트 모드 신호를 선택적으로 비활성화시키고
    상기 테스트 모드 제어부는,
    상기 제 2 그룹의 테스트 모드 신호에 응답하여 상기 리셋 신호를 제공하는 테스트 모드 리셋 신호 생성부; 및
    상기 어드레스 디코딩 신호 및 상기 리셋 신호에 응답하여 복수의 상기 제 1 그룹의 테스트 모드 신호를 제공하는 테스트 모드 신호 선택부를 포함하는 반도체 집적 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 테스트 모드 리셋 신호 생성부는,
    소정의 상기 어드레스 디코딩 신호에 응답하여 복수의 상기 제 2 그룹의 테스트 모드 신호를 제공하는 복수의 리셋 제어 신호 생성부; 및
    복수의 상기 제 2 그룹의 테스트 모드 신호를 조합하여 그 중 어느 하나라도 활성화되면 활성화된 상기 리셋 신호를 제공하는 조합부를 포함하는 반도체 집적 회로.
  4. 제 1 항에 있어서,
    상기 테스트 모드 신호 선택부는,
    상기 어드레스 디코딩 신호에 응답하여 복수의 상기 제 1 그룹의 테스트 모드 신호를 제공하는 복수의 테스트 모드 신호 생성부를 포함하며,
    상기 각각의 테스트 모드 신호 생성부는 상기 리셋 신호 및 상기 각각의 상기 어드레스 디코딩 신호에 응답된 출력 신호를 조합하는 반도체 집적 회로.
  5. 제 4항에 있어서,
    상기 복수의 제 1 그룹의 테스트 모드 신호는 상기 리셋 신호가 활성화되면 비활성화되는 반도체 집적 회로.
  6. 테스트 모드 활성화 신호 및 어드레스 디코딩에 사용되지 않는 어드레스 신호를 이용하여 테스트 모드시 활성화되는 펄스 신호를 제공하는 테스트 모드 펄스 신호 발생부;
    어드레스를 디코딩하여 복수의 제 1 그룹용 및 제 2 그룹용 테스트 모드 제어 신호를 제공하는 어드레스 디코더;
    상기 제 2 그룹용 테스트 모드 제어 신호 및 상기 펄스 신호에 응답하여 제 2 그룹의 테스트 모드 신호 및 리셋 신호를 제공하는 테스트 모드 리셋 신호 생성부; 및
    상기 복수의 제 1 그룹용 테스트 모드 제어 신호에 응답하여 복수의 제 1 그룹의 테스트 모드 신호를 제공하는 테스트 모드 신호 선택부를 포함하며,
    상기 리셋 신호가 활성화되면 테스트 모드를 유지하면서도 복수의 상기 제 1 그룹의 테스트 모드 신호중 활성화된 테스트 모드 신호는 비활성화되고, 상기 제 2 그룹의 테스트 모드 신호는 활성화되는 반도체 집적 회로.
  7. 제 6항에 있어서,
    상기 어드레스 디코더는,
    상기 어드레스중 제 1 그룹을 디코딩하는 제 1 디코딩 유닛; 및
    상기 어드레스중 제 2 그룹을 디코딩하는 제 2 디코딩 유닛을 포함하는 반도체 집적 회로.
  8. 제 6항에 있어서,
    상기 테스트 모드 리셋 신호 생성부는,
    상기 제 2 그룹의 테스트 모드용 제어 신호의 조합이 상기 제 2 그룹의 테스트 모드 신호와 일치하면 상기 리셋 신호를 제공하는 반도체 집적 회로.
  9. 제 6항에 있어서,
    상기 테스트 모드 신호 선택부는,
    상기 리셋 신호가 비활성화되면 복수의 활성화된 상기 제 1 그룹의 테스트 모드 신호를 제공하는 반도체 집적 회로.
  10. 테스트 모드 활성화 신호 및 어드레스 디코딩에 사용되지 않는 어드레스 신호를 이용하여 테스트 모드시 활성화되는 펄스 신호를 제공하는 테스트 모드 펄스 신호 발생부;
    어드레스를 디코딩하여 복수의 테스트 모드 제어 신호를 제공하는 어드레스 디코더; 및
    상기 테스트 모드 활성화 신호 및 상기 복수의 테스트 모드 제어 신호에 응답하여 리셋 신호 및 제 1 그룹의 테스트 모드 신호 및 제 2 그룹의 테스트 모드 신호를 제공하는 테스트 모드 제어부를 포함하며,
    테스트 모드시, 상기 리셋 신호가 비활성화되는 구간동안 상기 제 1 그룹의 테스트 모드 신호중 복수개가 활성화되고, 상기 리셋 신호가 활성화되면 활성화된상기 제 1 그룹의 테스트 모드 신호는 비활성화되고, 상기 제 2 그룹의 테스트 모드 신호중 어느 하나만 활성화되고,
    상기 테스트 모드 제어부는,
    상기 펄스 신호 및 상기 제 2 그룹의 테스트 모드 신호에 응답하여 상기 리셋 신호를 제공하는 테스트 모드 리셋 신호 생성부; 및
    상기 복수의 테스트 모드 제어 신호 및 상기 리셋 신호에 응답하여 상기 제 1 그룹의 테스트 모드 신호를 제공하는 테스트 모드 신호 선택부를 포함하는 반도체 집적 회로.
  11. 삭제
  12. 제 10항에 있어서,
    상기 제 1 그룹의 테스트 모드 신호는 상기 테스트 모드 활성화 신호가 비활성화됨에 따라 비활성화되는 것을 더 포함하는 반도체 집적 회로.
  13. 제 10 항에 있어서,
    상기 테스트 모드 리셋 신호 생성부는,
    상기 복수의 테스트 모드 제어 신호의 조합이 상기 제 2 그룹의 테스트 모드 신호와 일치하면 상기 리셋 신호를 제공하는 반도체 집적 회로.
  14. 제 10 항에 있어서,
    상기 테스트 모드 신호 선택부는,
    상기 복수의 테스트 모드 제어 신호에 응답하여 상기 제 1 그룹의 테스트 모드 신호를 제공하는 복수의 테스트 모드 신호 생성부를 포함하며,
    상기 각각의 테스트 모드 신호 생성부는 상기 리셋 신호 및 상기 각각의 상기 복수의 테스트 모드 제어 신호에 응답된 출력 신호를 조합하는 반도체 집적 회로.
  15. 제 10항에 있어서,
    상기 어드레스 디코더는,
    상기 어드레스중 제 1 그룹을 디코딩하는 제 1 디코딩 유닛; 및
    상기 어드레스중 제 2 그룹을 디코딩하는 제 2 디코딩 유닛을 포함하는 반도체 집적 회로.
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