KR20120003094A - 반도체 장치의 테스트 제어 회로 - Google Patents

반도체 장치의 테스트 제어 회로 Download PDF

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Abstract

본 발명에 따른 반도체 장치의 테스트 제어 회로는 엔트리 신호에 응답하여 펄스 신호를 생성하는 펄스 신호 생성부 및 제어 종료 신호에 따라 활성화되면 펄스 신호 및 어드레스 신호에 응답하여 테스트 시작 신호를 생성하고, 테스트 시작 신호가 활성화되면 소정 시간 이후 활성화되는 테스트 종료 신호를 생성하는 제어 신호 생성부를 포함한다.

Description

반도체 장치의 테스트 제어 회로{Test Control Circuit of Semiconductor Apparatus}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 테스트 제어 회로를 포함하는 반도체 장치에 관한 것이다.
반도체 장치, 특히 반도체 메모리 장치에서, 생산된 반도체 장치가 제품 규격에 적합한 특성을 가지고 있는지를 테스트하기 위해 테스트 모드가 사용된다. 반도체 장치는 테스트 모드를 진행함을 통해 제품 규격에 대한 마진(Margin) 및 동작 특성을 확인할 수 있다. 일반적으로 테스트 모드를 위해 반도체 장치는 다양한 특성들을 테스트하기 위한 복수 개의 테스트 회로들을 포함하고, 상기 복수의 테스트 회로들을 각각 활성화/비활성화하기 위한 테스트 제어 회로를 포함한다.
테스트 제어 회로는 외부 채널을 통해 테스트 시작 신호, 테스트 종료 신호 및 어드레스 신호를 입력받는다. 테스트 제어 회로는 어느 테스트 회로를 선택할 것인지를 결정하는 어드레스 신호를 입력받고, 테스트 시작 신호 또는 테스트 종료 신호에 응답하여 해당 테스트 회로를 활성화/비활성화할 수 있다.
DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서, 위에서 언급된 테스트 제어 회로의 동작은 클럭 신호에 동기화 되어 수행된다. 하지만 SRAM(Static Random Access Memory)과 같은 비동기식 메모리 장치는 클럭 신호를 사용하지 않기 때문에 테스트 모드를 수행하기가 난해하다. 반도체 메모리 장치에서 테스트 모드는 해당 메모리 장치의 제품 특성을 확인할 수 있는 중요한 동작이므로, SRAM과 같은 비동기식 메모리 장치, 즉 클럭 신호를 사용하지 않는 반도체 메모리 장치에서 동작 가능한 테스트 제어회로에 대한 필요가 도출되었다.
본 발명은 클럭 신호를 사용하지 않는 반도체 장치에서 사용 가능한 테스트 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 반도체 장치의 테스트 제어 회로는 엔트리 신호에 응답하여 펄스 신호를 생성하는 펄스 신호 생성부 및 제어 종료 신호에 따라 활성화되면 상기 펄스 신호 및 어드레스 신호에 응답하여 테스트 시작 신호를 생성하고, 상기 테스트 시작 신호가 활성화되면 소정 시간 이후 활성화되는 테스트 종료 신호를 생성하는 제어 신호 생성부를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 장치의 테스트 제어 방법은 엔트리 신호를 입력받아 펄스 신호를 생성하는 단계, 상기 펄스 신호에 응답하여 어드레스 신호를 수신하고, 테스트 시작 신호를 생성하는 단계 및 상기 테스트 시작 신호가 활성화되고 소정시간 이후 테스트 종료 신호를 활성화하는 단계를 포함한다.
본 발명은 클럭 신호를 사용하지 않는 비동기식 반도체 장치에서, 동작 특성을 테스트 할 수 있는 테스트 모드를 수행할 수 있도록 하는 효과를 창출한다.
또한 본 발명은 반도체 장치의 테스트 제어 회로가 차지하는 면적을 감소시키는 효과를 창출한다.
도 1은 본 발명의 일 실시예에 따른 테스트 제어 장치의 블록도,
도 2는 도 1에서 도시된 제어 신호 생성부(200)의 보다 상세한 블록도,
도 3은 도 2에 도시된 활성화 결정부(210)의 일 실시예에 따른 회로도,
도 4는 도 2에 도시된 활성화 결정부(210)의 다른 실시예에 따른 회로도,
도 5는 도 2에 도시된 신호 생성부(220)의 일 실시예에 따른 회로도이다.
도 1은 본 발명의 일 실시예에 따른 테스트 제어 장치의 블록도이다. 도 1에 도시된 상기 테스트 제어 장치는 클럭 신호를 필요로 하지 않기 때문에, SRAM과 같이 클럭 신호를 사용하지 않는 비동기식 반도체 장치에 사용될 수 있다. 상기 테스트 제어 장치는 내부에서 펄스 신호를 생성함으로써 테스트 모드를 시작시킬 수 있고, 상기 테스트 모드를 외부의 입력 없이 자체적으로 종료 시킬 수 있다.
도 1에 도시된 상기 테스트 제어 장치는 펄스 신호 생성부(100), 제어 신호 생성부(200)를 포함하여 구성될 수 있다.
상기 펄스 신호 생성부(100)는 엔트리 신호(entry)에 응답하여 펄스 신호(pulse)를 생성한다. SRAM과 같은 클럭 신호를 사용하지 않는 반도체 장치에서, 외부에서 입력되는 신호(예를 들어, 상기 엔트리 신호(entry) 및 어드레스 신호(add) 등)는 소정 주기 또는 소정 펄스 폭을 가지고 하이 및 로우 레벨로 천이하는 진동성 신호가 아닌, 하이 또는 로우 레벨을 유지하는 상태성 신호이다. 상기 펄스 신호 생성부(100)는 이처럼 상태성 신호인 상기 엔트리 신호(entry)에 응답하여 소정 펄스 폭을 가지는 상기 펄스 신호(pulse) 신호를 생성할 수 있다. 상기 펄스(pulse)신호는 상기 제어 신호 생성부(200)에 입력되어 테스트 시작 신호(Ton) 및 테스트 종료 신호(Toff)를 생성하는 데에 사용될 수 있다. 상기 펄스 신호 생성부(100)는 딜레이 회로 및 논리 게이트(XOR, IV 등)를 포함하여 구성될 수 있다.
상기 제어 신호 생성부(200)는 제어 종료 신호(Coff)에 따라 활성화되면 상기 펄스 신호(pulse) 및 상기 어드레스 신호(add)에 응답하여 상기 테스트 시작 신호(Ton)를 활성하고, 소정 시간 이후 상기 테스트 종료 신호(Toff)를 활성화한다. 상기 제어 종료 신호(Coff)는 상기 제어 신호 생성부(200)의 활성화/비활성화를 관장하는 신호로서, 이하에서는 상기 제어 종료 신호(Coff)가 활성화되면 상기 제어 신호 생성부(200)는 비활성화되는 것으로 예시하겠다. 상기 제어 신호 생성부(200)는 상기 제어 종료 신호(Coff)가 활성화되면 상기 어드레스 신호(add)를 수신하는 동작을 중단함으로써, 상기 테스트 시작 신호(Ton)를 생성하지 않는다. 상기 테스트 제어 장치는 상기 제어 종료 신호(Coff)를 외부로부터 입력받을 수 있고, 또는 아래에서 설명될 제어 종료 신호 생성부(300)를 추가로 포함하여 생성할 수 있다. 상기 어드레스 신호(add)는 특정 테스트 회로를 선택하는 정보를 가진 신호로서, 설계에 따라 복수 비트들로 이루어질 수 있다. 상기 어드레스 신호(add)는 상기 테스트 제어 장치의 외부에서 입력된다. 상기 제어 신호 생성부(200)는 상기 제어 종료 신호(Coff)에 따라 활성화되면, 상기 펄스 신호(pulse)에 응답하여 상기 어드레스 신호(add)를 확인한다. 상기 제어 신호 생성부(200) 상기 어드레스 신호(add)를 확인하여 특정 테스트 회로를 선택하고, 상기 특정 테스트 회로에 대한 상기 테스트 시작 신호(Ton)를 활성화한다. 또한 상기 제어 신호 생성부(200)는 상기 테스트 시작 신호(Ton)를 활성화시키고 소정 시간이 지나면 상기 특정 테스트 회로에 대한 상기 테스트 종료 신호(Toff)를 활성화한다. 상기 제어 신호 생성부(200)는 상기 테스트 시작 신호(Ton) 및 상기 테스트 종료 신호(Toff)가 동시에 활성화되지 않도록 상기 테스트 종료 신호(Toff)가 활성화되면 상기 테스트 시작 신호(Ton)를 비활성화하도록 구성하는 것이 바람직하다.
또한 상기 테스트 제어 장치는 제어 종료 신호 생성부(300)를 추가로 포함하여 구성될 수 있다.
상기 제어 종료 신호 생성부(300)는 상기 테스트 종료 신호(Toff)에 응답하여 상기 제어 종료 신호(Coff)를 생성한다. 위에서 언급한 것처럼, 상기 제어 종료 신호(Coff)는 상기 제어 신호 생성부(200)의 활성화/비활성화를 관장하는 신호이다. 따라서 상기 제어 종료 신호(Coff)는 상기 테스트 종료 신호(Toff)가 활성화된 이후 활성화되는 것이 바람직하다. 이를 위해, 상기 제어 종료 신호 생성부(300)는 상기 테스트 종료 신호(Toff)가 활성화되면 소정 시간 이후 상기 제어 종료 신호(Coff)를 활성화하도록 구성할 수 있다. 상기 제어 종료 신호 생성부(300)는 일반적인 지연 회로를 포함하여 구성될 수 있다.
도 2는 도 1에서 도시된 상기 제어 신호 생성부(200)의 보다 상세한 블록도이다.
도 2에 도시된 상기 제어 신호 생성부(200)는 활성화 결정부(210) 및 신호 생성부(220)를 포함하여 구성될 수 있다.
상기 활성화 결정부(210)는 상기 제어 종료 신호(Coff)에 따라 활성화되면, 상기 펄스 신호(pulse) 및 상기 어드레스 신호(add)에 응답하여 내부 어드레스 신호(add_in)를 생성한다. 상기 신호 생성부(220)는 상기 내부 어드레스 신호(add_in)에 응답하여 상기 테스트 시작 신호(Ton) 및 상기 테스트 종료 신호(Toff)를 생성한다. 상기 활성화 결정부(210)가 활성화/비활성화됨을 통해 상기 제어 신호 생성부(200)의 활성화/비활성화가 결정된다.
도 3은 도 2에 도시된 상기 활성화 결정부(210)의 일 실시예에 따른 회로도이다.
상기 활성화 결정부(210)는 제 1 및 제 2 인버터(IV1, IV2), 어드레스 래치(La), 어드레스 패스 게이트(PGa) 및 비활성 엔모스 트랜지스터(Noff)를 포함하여 구성될 수 있다.
상기 제 1 인버터(IV1)는 상기 펄스 신호(pulse)를 입력받아 반전하여 상기 어드레스 패스 게이트(PGa)에 인가한다. 상기 어드레스 패스 게이트(PGa)는 상기 펄스 신호(pulse) 및 상기 제 1 인버터(IV1)의 출력을 각각 엔모스 단자 및 피모스 단자에 입력받고, 입력 단자로 상기 어드레스 신호(add)를 입력받고, 제 1 노드(n1)에 출력 단자가 연결된다. 상기 어드레스 래치(La)는 상기 제 1 노드(n1) 및 상기 제 2 인버터(IV2)사이에 연결된다. 상기 제 2 인버터(IV2)는 상기 어드레스 래치(La)에 연결되어 상기 어드레스 래치(La)의 출력 값을 반전하여 상기 내부 어드레스 신호(add_in)로서 출력한다. 상기 비활성 엔모스 트랜지스터(Noff)는 상기 제 1 노드(n1) 및 접지 전압(VSS) 단자 사이에 연결되어 상기 제어 종료 신호(Coff)를 게이트 단자로 입력받는다. 상기 어드레스 패스 게이트(PGa)는 상기 펄스 신호(pulse)에 응답하여 상기 어드레스 신호(add)를 상기 제 1 노드(n1)로 전달한다. 상기 어드레스 래치(La) 및 상기 제 2 인버터(IV2)는 상기 제 1 노드(n1)의 전압을 래치하여 상기 내부 어드레스 신호(add_in)로서 출력한다. 상기 비활성 엔모스 트랜지스터(Noff)는 상기 제어 종료 신호(Coff)가 활성화되면 상기 제 1 노드(n1)를 디스차지한다. 상기 제어 종료 신호(Coff)는 상기 활성화 결정부(210)의 활성화/비활성화를 관장한다. 상기 비활성 엔모스 트랜지스터(Noff)는 상기 제어 종료 신호(Coff)가 활성화 시, 상기 내부 어드레스 신호(add_in)를 로우 레벨로 비활성화 할 수 있도록 크기가 충분히 크게 설계되는 것이 바람직하다. 상기 활성화 결정부(210)는 상기 펄스 신호(pulse)에 응답하여 상기 어드레스 신호(add)를 상기 내부 어드레스 신호(add_in)로서 출력하는 동작을 수행하고, 이러한 동작은 상기 제어 종료 신호(Coff)에 따라 활성화된다. 도 3에서 도시된 상기 활성화 결정부(210)는 상기 어드레스 신호(add)의 한 비트를 입력받아 상기 내부 어드레스 신호(add_in)를 생성하는 회로로 구성되었다. 따라서 상기 어드레스 신호(add)가 복수 비트(예를 들어 3 비트)라면 도 3에서 도시된 상기 활성화 결정부(210)의 회로를 상기 복수 비트마다 하나씩 포함하여 구성(예를 들어 상기 어드레스 신호가 3 비트라면 3 개의 회로를 포함하여 구성)하는 것이 바람직하다.
도 4는 도 2에 도시된 상기 활성화 결정부(210)의 다른 실시예에 따른 회로도이다.
도 4에 도시된 상기 활성화 결정부(210)는 도 3에 도시된 상기 활성화 결정부(210)의 회로를 복수 개(3 개로 예시) 포함하고, 상기 활성화 결정부(210)의 복수 개(3 개로 예시)의 출력을 입력 받는 어드레스 디코더(211)를 추가로 포함하여 구성되었다. 일반적으로 테스트 제어 장치의 외부에서 입력되는 상기 어드레스 신호(add)는 인코딩(encoding)된 신호이기 때문에 상기 어드레스 신호(add)를 디코딩(decoding)하는 경우, 상기 어드레스 신호(add)보다 더 많은 수의 신호를 상기 내부 어드레스 신호(add_in)로서 생성할 수 있다. 예를 들어, 상기 어드레스 신호(add)가 3 비트라면, 도 3에 도시된 상기 활성화 결정부(210)의 회로는 각 비트마다 하나씩, 총 3개가 필요하고, 상기 어드레스 디코더(211)에서 출력되는 상기 내부 어드레스 신호(add_in)는 총 8 비트의 신호(add_in<0:8>)가 될 수 있다. 상기 내부 어드레스 신호(add_in)의 수가 더 많다는 것은 보다 상기 내부 어드레스 신호(add_in)가 선택할 수 있는 전체 테스트 회로의 수가 더 많다는 것을 의미한다. 도 4에 도시된 상기 활성화 결정부(210)는 상기 디코딩 동작을 통해 더 많은 테스트 회로에 대한 활성화 여부를 결정할 수 있다. 상기 어드레스 디코더(211)는 일반적인 어드레스 디코더로 구성할 수 있으므로 상세한 설명은 생략한다.
도 5는 도 2에 도시된 상기 신호 생성부(220)의 일 실시예에 따른 회로도이다.
도 5에 도시된 상기 신호 생성부(220)는 어드레스 판단부(221) 및 지연부(222)를 포함하여 구성될 수 있다.
상기 어드레스 판단부(221)는 상기 내부 어드레스 신호(add_in)에 응답하여 상기 테스트 시작 신호(Ton)를 활성화하고, 상기 테스트 종료 신호(Toff)에 응답하여 상기 테스트 시작 신호(Ton)를 비활성화한다. 상기 어드레스 판단부(221)는 제 1 내지 제 3 낸드 게이트(ND1~ND3)를 포함하여 구성될 수 있다. 상기 제 1 낸드 게이트(ND1)는 상기 내부 어드레스 신호(add_in)를 입력받아 앤드 연산하여 제 2 노드(n2)로 출력한다. 상기 제 2 및 제 3 낸드 게이트(ND2, ND3)는 SR 래치 구성으로 연결되었다. 상기 제 2 낸드 게이트(ND2)는 상기 제 2 노드(n2)의 전압을 인가받고 상기 제 3 낸드 게이트(ND3)는 상기 테스트 종료 신호(Toff)를 입력받는다. 상기 제 2 낸드 게이트(ND2)의 출력은 상기 테스트 시작 신호(Ton)로서 출력된다. 도 5에 도시된 상기 신호 생성(220)는 하나의 테스트 회로를 활성화/비활성화하기 위한 하나의 상기 테스트 시작 신호(Ton) 및 하나의 상기 테스트 종료 신호(Toff)를 생성하도록 제시되었다. 따라서 도 5에 도시된 상기 신호 생성부(220)를 복수 개 포함하여 구성하면, 상기 테스트 제어 장치는 복수 개의 테스트 회로를 활성화/비활성화할 수 있다.
상기 제 1 낸드 게이트(ND1)는 상기 내부 어드레스 신호(Add_in)를 확인하여 해당 테스트 회로의 어드레스와 일치하는 지를 확인하는 동작을 수행한다. 도 5에는, 상기 내부 어드레스 신호(add_in)가 총 8 비트의 신호인 것으로 예시하였다. 도 5에 도시된 상기 제 1 낸드 게이트(ND1)는 3 입력 앤드 게이트(3-input AND)로서 상기 내부 어드레스 신호(add_in)의 1, 4, 8번째 비트(add_in<0>, add_in<3>, add_in<7>)를 입력받는다. 따라서 상기 제 1 낸드 게이트(ND1)는 상기 내부 어드레스 신호(add_in)의 1, 4, 8번째 비트가 1 인 경우에만 상기 제 2 노드(n2)로 로우 레벨을 출력하고, 나머지 경우에는 상기 제 2 노드(n2)로 하이 레벨을 출력한다. 위에서 설명한 것처럼, 복수 개의 테스트 회로를 활성화/비활성화하기 위해 도 5에 도시된 상기 신호 생성부(220)를 복수 개 포함하여 구성하는 경우, 상기 제 1 낸드 게이트(ND1)의 입력을 서로 달리 설정함으로써 상기 신호 생성부(220)가 특정 테스트 회로를 선택하여 활성화/비활성화하는 동작을 수행하도록 할 수 있다. 예를 들어 상기 내부 어드레스 신호(add_in)의 8 비트 중 특정 비트들이 제 1 낸드 게이트(ND1)에 입력되도록 조절하거나, 또는 상기 내부 어드레스 신호(add_in)의 특정 비트 값이 반전되어 상기 제 1 낸드 게이트(ND1)에 입력되도록 조절할 수 있다.
상기 제 2 및 제 3 낸드 게이트(ND2, ND3)는 SR래치 구성을 하고 있기 때문에 상기 제 2 노드(n2)가 로우 레벨이면 상기 테스트 시작 신호(Ton)를 하이 레벨로 활성화하고, 상기 테스트 종료 신호(Toff)가 로우 레벨로 입력되면 상기 테스트 시작 신호(Ton)를 로우 레벨로 비활성화할 수 있다. 여기서 상기 테스트 종료 신호(Toff)는 SR래치로 입력되는 신호이므로 로우 활성화(Low-Active) 신호로서 구성하는 것이 바람직하다.
상기 지연부(222)는 상기 테스트 시작 신호(Tin)가 활성화되면 소정 시간 이후 상기 테스트 종료 신호(Toff)를 활성화한다. 상기 소정 시간은 상기 테스트 시작 신호(Ton)가 활성화 시키는 특정 테스트 회로가 테스트 동작을 수행하는 전체 시간을 감안하여 설정되는 것이 바람직하다. 상기 지연부(222)는 일반적인 지연 회로 및 논리 게이트들을 포함하여 구성될 수 있다. 본 발명의 일 실시예에 따른 상기 테스트 제어 장치는 상기 지연부(222)를 통해 상기 테스트 종료 신호(Toff)를 자체적으로 활성화할 수 있기 때문에, 테스트 모드를 종료하기 위한 추가적인 신호 및 채널을 필요로 하지 않는다. 반도체 장치에서 외부로부터 신호를 입력받기 채널은 면적을 상대적으로 크게 차지하므로, 테스트 모드를 종료하기 위해 추가적인 신호 및 채널을 필요로 하지 않는 점은 본 발명의 일 실시예에 따른 상기 테스트 제어 장치를 포함하는 반도체 장치가 필요 면적을 아끼는 효과를 창출할 수 있다.
도 2 내지 도 5에서 제시된 상기 제어 신호 생성부(200)는 하나의 테스트 회로를 활성화 및 비활성화 한 후에 다른 테스트 회로를 활성화 및 비활성화하는 것이 아니라 동시에 복수 개의 테스트 회로를 활성화/비활성화할 수 있다. 도 5에 도시된 상기 신호 생성부(220)는 상기 내부 어드레스 신호(add_in)가 상기 제 1 낸드 게이트(ND1)의 활성 조건(도 5의 상기 제 1 낸드 게이트(ND1)의 경우 상기 내부 어드레스 신호(add_in)의 1, 4, 8 번째 비트가 하이 레벨)에 맞게 입력되면 상기 테스트 시작 신호(Ton) 및 상기 테스트 종료 신호(Toff)를 자체적으로 생성한다. 따라서 상기 제어 신호 생성부(200)에 상기 어드레스 신호(add) 및 상기 엔트리 신호(entry)를 연속적으로 입력하게 되면 복수 개의 상기 신호 생성부(220)가 연속적으로 활성화된다. 여기서 상기 신호 생성부(220)가 연속적으로 활성화된다는 것은 하나의 상기 신호 생성부(220)가 비활성화 된 이후 다른 상기 신호 생성부(220)가 활성화된다는 것을 의미하는 것이 아니라 복수 개의 상기 신호 생성부(220)가 연속적으로 활성화되어 복수 개의 상기 신호 생성부(220)가 활성화 상태를 동시에 유지한다는 것을 의미한다. 따라서 도 2 내지 도 5에 도시된 상기 제어 신호 생성부(200)는 복수 개의 테스트 회로에 대한 상기 테스트 시작 신호(Ton) 및 상기 테스트 종료 신호(Toff)를 동시에 활성화할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 펄스 신호 생성부 200: 제어 신호 생성부
210: 활성화 결정부 211: 어드레스 디코더
220: 신호 생성부 221: 어드레스 판단부
222: 지연부 300: 제어 종료 신호 생성부

Claims (13)

  1. 엔트리 신호에 응답하여 펄스 신호를 생성하는 펄스 신호 생성부; 및
    제어 종료 신호에 따라 활성화되면 상기 펄스 신호 및 어드레스 신호에 응답하여 테스트 시작 신호를 생성하고, 상기 테스트 시작 신호가 활성화되면 소정 시간 이후 활성화되는 테스트 종료 신호를 생성하는 제어 신호 생성부를 포함하는 반도체 장치의 테스트 제어 회로.
  2. 제 1 항에 있어서,
    상기 제어 신호 생성부는 상기 제어 종료 신호에 따라 활성화되면 상기 펄스 신호 및 상기 어드레스 신호에 응답하여 내부 어드레스 신호를 생성하는 활성화 결정부; 및
    상기 내부 어드레스에 응답하여 상기 테스트 시작신호 및 상기 테스트 종료 신호를 생성하는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 제어 회로.
  3. 제 2 항에 있어서,
    상기 신호 생성부는 상기 내부 어드레스 신호에 응답하여 상기 테스트 시작 신호를 활성화하고, 소정 시간 이후 상기 테스트 종료 신호를 활성화하는 것을 특징으로 하는 반도체 장치의 테스트 제어 회로.
  4. 제 3 항에 있어서,
    상기 신호 생성부는
    상기 내부 어드레스 신호에 응답하여 상기 테스트 시작 신호를 활성화하고, 상기 테스트 종료 신호에 응답하여 상기 테스트 시작 신호를 비활성화하는 어드레스 판단부; 및
    상기 테스트 시작 신호가 활성화되면 상기 소정 시간 이후 상기 테스트 종료 신호를 활성화하는 지연부를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 제어 회로.
  5. 제 2 항에 있어서,
    상기 활성화 결정부는 어드레스 디코더를 추가로 포함하고, 상기 어드레스 디코더는 상기 어드레스 신호 또는 상기 내부 어드레스 신호를 디코딩하는 동작을 수행하는 것을 특징으로 하는 반도체 장치의 테스트 제어 회로.
  6. 제 1 항에 있어서,
    상기 테스트 종료 신호에 응답하여 제어 종료 신호를 생성하는 제어 종료 신호 생성부를 추가로 포함하고, 상기 제어 종료 신호 생성부는 상기 테스트 종료 신호가 활성화되면 소정 시간 이후 상기 제어 종료 신호를 활성화시키는 것을 특징으로 하는 반도체 장치의 테스트 제어 회로.
  7. 제 1 항에 있어서,
    상기 엔트리 신호 및 상기 어드레스 신호는 상태성 신호이고, 상기 반도체 장치의 외부에서 입력받는 것을 특징으로 하는 반도체 장치의 테스트 제어 회로.
  8. 엔트리 신호를 입력받아 펄스 신호를 생성하는 단계;
    상기 펄스 신호에 응답하여 어드레스 신호를 수신하고, 테스트 시작 신호를 생성하는 단계; 및
    상기 테스트 시작 신호가 활성화되고 소정시간 이후 테스트 종료 신호를 활성화하는 단계를 포함하는 반도체 장치의 테스트 제어 방법.
  9. 제 8 항에 있어서,
    상기 엔트리 신호 및 상기 어드레스 신호는 상기 반도체 장치의 외부에서 입력되는 상태성 신호인 것을 특징으로 하는 반도체 장치의 테스트 제어 방법.
  10. 제 8 항에 있어서,
    상기 테스트 시작 신호를 생성하는 단계는
    상기 펄스 신호에 따라 어드레스 신호를 수신하여 내부 어드레스 신호를 생성하는 단계; 및
    상기 내부 어드레스 신호에 응답하여 상기 테스트 시작 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 제어 방법.
  11. 제 10항에 있어서,
    상기 내부 어드레스 신호를 생성하는 단계는 상기 테스트 종료 신호가 활성화되면 소정 시간 이후 상기 어드레스 신호의 수신을 중지하는 동작을 추가로 수행하는 것을 특징으로 하는 반도체 장치의 테스트 제어 방법.
  12. 제 10항에 있어서,
    상기 테스트 종료 신호를 생성하는 단계는 상기 테스트 종료 신호를 활성화하는 시점부터 상기 소정 시간 이후 상기 제어 종료 신호를 활성화하여 생성하는 동작을 추가로 수행하고,
    상기 내부 어드레스 신호를 생성하는 단계는 상기 제어 종료 신호에 응답하여 상기 어드레스 신호의 수신을 중지하는 것을 특징으로 하는 반도체 장치의 테스트 제어 방법.
  13. 제 8 항에 있어서,
    상기 테스트 시작 신호를 생성하는 단계는 상기 테스트 종료 신호가 활성화되면 상기 테스트 시작 신호를 비활성화 하는 동작을 추가로 수행하는 것을 특징으로 하는 반도체 장치의 테스트 제어 방법.
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KR20230171176A (ko) * 2022-06-13 2023-12-20 (주)피델릭스 테스트 모드의 수를 효율적으로 확장하는 테스트 모드 셋팅 회로 및 테스트 모드 셋팅 방법

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