KR100746227B1

KR100746227B1 - 반도체 메모리 장치

Info

Publication number: KR100746227B1
Application number: KR1020060007444A
Authority: KR
Inventors: 김경현; 이재웅
Original assignee: 삼성전자주식회사
Priority date: 2006-01-24
Filing date: 2006-01-24
Publication date: 2007-08-03
Also published as: US20070171738A1; DE102006041963A1; US7362635B2; JP2007200529A; KR20070077711A; CN101009141A; CN101009141B

Abstract

본 발명은 개별적인 리셋이 가능한 테스트 모드 반도체 메모리 장치에 관한 것으로, 외부로부터 인가되는 명령 신호들을 조합하여 테스트 신호를 발생하는 제어 신호 발생부, 테스트 신호에 응답하여 외부로부터 인가되는 모드 설정 신호를 입력하고 모드 설정 신호가 개별적 셋/리셋을 지정하는 신호이면 제1 셋/리셋 신호를 발생하는 셋/리셋 신호 발생부, 테스트 신호에 응답하여 모드 설정 신호들을 저장하고 출력하는 테스트 로직부, 제1 셋/리셋 신호와 테스트 신호를 인가받아 반도체 메모리 장치 내부 블록들의 테스트 모드를 공통적으로 제어하는 셋/리셋 마스터 신호를 출력하는 셋/리셋 마스터 신호 발생부, 테스트 로직부로부터 출력되는 상기 모드 설정 신호들을 조합하여 복수개의 제어 신호들을 생성하고 복수개의 제어 신호들 각각에 응답하여 셋/리셋 마스터 신호를 복수개의 테스트 제어 신호들 각각으로 발생시키는 테스트 제어 신호 발생부를 구비하는 것을 특징으로 한다. 따라서 본 발명에 의할 경우 재실험을 위한 테스트 모드의 복수 단계의 작업을 반복해서 수행하지 않고 지속적으로 반도체 메모리 장치를 테스트 할 수 있어 테스트 수행 시간을 줄이고 테스트 수행의 편리성을 도모할 수 있다.

Description

반도체 메모리 장치{Semiconductor Memory Device}

도 1은 종래의 테스트 모드 반도체 메모리 장치의 전체 블록도이다.

도 2는 종래의 반도체 메모리 장치의 테스트 제어 신호 발생부의 블록도이다.

도 3은 종래의 N단계 테스트 모드 MRS 유닛의 회로도이다.

도 4는 종래의 반도체 메모리 장치 N단계 테스트 모드의 타이밍도이다.

도 5는 본 발명의 반도체 메모리 장치 내 테스트 모드에서의 모드 레지스터의 구성도이다.

도 6은 본 발명의 반도체 메모리 장치 제1 실시예의 전체 블록도이다.

도 7은 본 발명의 반도체 메모리 장치 제1 실시예의 테스트 제어부의 블록도이다.

도 8은 본 발명의 제1 실시예의 셋/리셋 마스터 신호 발생부의 회로도이다.

도 9는 본 발명 제1 실시예의 반도체 메모리 장치의 테스트 제어 신호 발생부의 블록도이다.

도 10은 본 발명의 제1 실시예에 따른 테스트 모드 MRS 유닛의 회로도이다.

도 11은 본 발명의 반도체 메모리 장치 제1 실시예의 타이밍도이다.

도 12는 본 발명의 제2 실시예에 따른 테스트 모드 MRS 유닛 회로의 회로도 이다.

도 13은 본 발명의 제2 실시예에 따른 테스트 모드 MRS 유닛 회로의 동작을 나타내는 타이밍도이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 N단계의 테스트 모드에서 각 항목별 개별적인 리셋이 가능하도록 하여 테스트 수행 시간을 줄이고 테스트 수행의 편리성을 도모한 개별적인 리셋이 가능한 테스트 모드 반도체 메모리 장치에 관한 것이다.

일반적으로 반도체 메모리 장치의 특수한 불량 검출을 위한 테스트는 정상 모드에서가 아니라 해당 불량을 가장 잘 검출할 수 있는 특수한 테스트 모드에서 이루어진다. 이를 위하여 반도체 메모리 장치의 내부에는 반도체 메모리 장치의 테스트 모드를 설정하기 위한 테스트 모드 레지스터가 내장된다.

모드 레지스터는 보통 반도체 메모리 장치가 사용하는 복수개의 테스트 모드들 각각에 해당하는 캐스 레이턴시(CAS(Column Address Strobe) latency), 버스트 형태(burst Type), 버스트 길이(burst Length)등의 다양한 옵션 등을 프로그래밍하여 저장한다. 이에 외부로부터 특정 테스트 모드를 설정하기 위한 명령어가 입력되면, 입력된 명령어에 해당하는 테스트 모드를 파악하고, 반도체 메모리 장치가 파악된 테스트 모드로 설정될 수 있도록 하는 테스트 모드 설정 신호를 발생하여 준 다.

이하, 첨부한 도면을 참고로 하여 종래 기술의 반도체 메모리 장치를 설명하면 다음과 같다.

도 1은 종래 기술의 테스트 모드 반도체 메모리 장치의 전체 블록도로서, 제어 신호 발생부(10), 래치부(11), 칼럼 어드레스 래치(13), 로우 어드레스 래치(12), 칼럼 디코더(14), 로우 디코더(15), 메모리 셀 어레이(16), 센스 증폭기(17), 출력 버퍼(18), 패드(19), 셋/리셋 신호 발생부(20), 테스트 제어 신호 발생부(30), 테스트 로직부(40)를 구비한다.

제어 신호 발생부(10)는 외부로부터 명령어들을 인가받아 칼럼 디코더(14), 로우 디코더(15), 테스트 로직부(40)에 각종 제어 신호를 출력하고, 래치부(11)는 어드레스 버스를 통해 외부로부터 모드 설정 신호를 인가받아 셋/리셋 신호 발생부(20)와 테스트 로직부(40)에 전달하며, 칼럼 어드레스 래치(13), 로우 어드레스 래치(12)는 외부로부터 모드 설정 신호(A[12:0])를 인가받아 각각 로우 디코더(15)와 칼럼 디코더(14)에 전달한다. 칼럼 디코더(14)와 로우 디코더(15)는 각각 메모리 셀 어레이(16)에 연결되고, 메모리 셀 어레이(16)의 출력은 순차적으로 센스 증폭기(17), 출력 버퍼(18), 패드(19)로 전달된다.

셋/리셋 신호 발생부(20)는 제어 신호 발생부(10)로부터 테스트 신호(TMRS)를, 래치부(11)로부터 모드 설정 신호(MA[12:0])를 각각 인가받아 테스트 MRS 리셋 신호(TMRS RESET)를 출력하고, 테스트 로직부(40)는 래치부(11)로부터 모드 설정 신호(MA[12:0])를 인가받아 9비트의 N단계 셋 신호들(LS[8:0], L은 1~N)을 출력하며, 테스트 제어 신호 발생부(30)은 테스트 로직부(40)로부터 각 단계 셋 신호들(LS[8:0], L은 1~N), 셋/리셋 신호 발생부(20)로부터 테스트 MRS 리셋 신호(TMRS RESET)를 인가받아 테스트 제어 신호들(TMRS SET0 내지 TMRS SETM)를 출력하여 항목별 테스트를 위하여 반도체 메모리 내부의 테스트 대상 모든 블록들에 인가시킨다.

도 1을 참조하여 종래 기술의 테스트 모드 반도체 메모리 장치의 동작을 설명하면 다음과 같다.

제어 신호 발생부(10)가 외부로부터 각종 명령어들을 인가받아 반도체 메모리 내부 동작을 제어하는 신호들(클럭 신호(CLK), 테스트 신호(TMRS) 포함)을 출력하고, 래치부(11)가 외부로부터 어드레스 버스를 통해 모드 설정 신호(A[12:0])를 인가받아 출력하면 테스트 로직부(40)는 제어 신호 발생부(10)로부터 클럭 신호(CLK)와 테스트 신호(TMRS), 래치부(11)로부터 모드 설정 신호(MA[12:0])의 조합을 인가받아 테스트 모드임을 파악하여 제1 내지 제N 단계 MRS의 9비트의 N단계 셋 신호들 (LS[8:0], L은 1~N)을 출력한다. 또한, 셋/리셋 신호 발생부(20)가 래치부(11)로부터 모드 설정 신호(MA[12:0])를 인가받아 회로 설계자가 정의한 모드 설정 신호의 조합에 따른 테스트 MRS 리셋 신호(TMRS RESET)를 출력하고, 이때 테스트 제어 신호 발생부(30)는 테스트 로직부(40)로부터 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)을 각각 인가받아 디코딩하여 특정 테스트 모드 MRS 유닛을 선택한 후에 각 항목별로 테스트 제어 신호들(TMRS SET0 내지 TMRS SETM)을 출력한다. 이 테스트 제어 신호들(TMRS SET0 내지 TMRS SETM)는 반도체 메모리 내부의 각 블록인 로우 디코더, 칼럼 디코더, 센스 증폭기, 출력 버퍼, 패드 등에 개별적으로 인가되어 테스트 MRS 셋 또는 리셋의 제어를 하게 된다.

도 2는 본 발명 제1 실시예의 반도체 메모리 장치의 테스트 제어 신호 발생부의 블록도로서, 복수개의 테스트 모드 MRS 유닛들(30-1, 30-2,...30-M)로 구성된다.

각 테스트 모드 MRS 유닛의 입력단에는 테스트 로직부로부터 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)의 조합이 인가되고, 제어단에는 셋/리셋 신호 발생부로부터 테스트 MRS 리셋 신호(TMRS RESET)가 인가되어 출력단에 테스트 제어 신호들(TMRS SET0 내지 TMRS SETM)이 출력된다. 즉 테스트 모드 MRS 제1 유닛(30-1)의 입력단에 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)의 제0 비트들(1S[0], 2S[0],...NS[0])의 조합이 인가되고, 마찬가지로 테스트 모드 MRS 제M 유닛(30-M)의 입력단에 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)의 제8 비트들(1S[8], 2S[8],...NS[8])의 조합이 인가된다. 여기에서 M은 테스트 모드로 진입하기 위한 Safety key용 비트들을 제외한 9비트의 모드 설정 신호(MA[12:8], MA[3:0])의 조합인 2의 9제곱 값인 512가지의 경우의 수가 되지만, 회로 설계자의 필요에 의해 모드 설정 신호의 비트수를 증가시켜 2의 거듭제곱 가지의 경우의 수를 만들 수도 있다.

먼저, 테스트 모드 MRS 제1 유닛(30-1)의 제어단에는 테스트 로직부로부터 테스트 MRS 리셋 신호(TMRS RESET), 셋/리셋 마스터 신호 발생부로부터 셋/리셋 마스터 신호(S/R MAST)가 인가되어 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N) 의 제0 비트들(1S[0], 2S[0],...NS[0])의 조합과 테스트 MRS 리셋 신호(TMRS RESET)의 제어에 의해 셋/리셋 마스터 신호(S/R MAST)가 출력단에 테스트 제1 제어 신호(TMRS SET0)로 출력되고, 마찬가지로 테스트 모드 MRS 제2 내지 제M 유닛들(30-2,...30-M)의 제어단에 공통으로 셋/리셋 신호 발생부로부터 테스트 MRS 리셋 신호(TMRS RESET)가 인가되고 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N) 중 제1 내지 제8 비트들의 조합과 테스트 MRS 리셋 신호(TMRS RESET)의 제어에 의해 셋/리셋 마스터 신호(S/R MAST)가 출력단에 테스트 제2 내지 제M 제어 신호들(TMRS SET1 내지 TMRS SETM)로 출력된다.

도 3은 종래의 N단계 테스트 모드 MRS 유닛의 회로도로서, NAND 게이트(NAND), PMOS 트랜지스터(PMOS), NMOS 트랜지스터(NMOS), 전송 게이트(TG), 4개의 인버터(INV1...INV4)로 구성되고, NAND 게이트(NAND)에는 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)이 인가되고, PMOS 트랜지스터(PMOS)의 게이트에는 반전된 테스트 MRS(Mode Register Set) 리셋 신호(TMRS RESET)가, NMOS 트랜지스터(NMOS)의 게이트에는 전원이 각각 인가된다. NAND 게이트(NAND)의 출력은 전송 게이트(TG)의 PMOS 트랜지스터의 게이트에 인가되고 반전된 출력은 전송 게이트(TG)의 NMOS 트랜지스터의 게이트에 인가되며, NMOS 트랜지스터의 드레인은 전송 게이트(TG)의 일측에 인가되어 타측에서 그 출력이 반전되어 테스트 제어 신호(TMRS SET)로 출력된다. 한편, PMOS 트랜지스터(PMOS)의 소오스에는 전원이 인가되고, 드레인에는 전송 게이트(TG)의 타측과 출력된 테스트 제어 신호(TMRS SET)가 궤환되어 반전된 출력이 연결된다.

여기에서, 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)은 칩 사이즈의 증가를 방지하기 위한 디코딩 신호들로서, 테스트 MRS 항목이 추가될 때 테스트 MRS 유닛에서 각 항목들을 선택하면 선택된 라인이 실제 사용되는 회로로 연결되어야 함으로 인한 연결 배선 증가에 따른 칩 사이즈의 증가에 대비하기 위한 것이다.

도 3을 참조하여 종래의 N단계 테스트 모드 MRS 유닛 회로의 동작을 설명하면 다음과 같다.

도 3에서, 테스트 MRS 리셋 신호(TMRS RESET)가 로우 레벨로 인가되면 제4 인버터(INV4)를 거쳐 하이레벨로 반전되어 PMOS 트랜지스터(PMOS)의 게이트에 인가되므로 PMOS 트랜지스터(PMOS)가 turn off 되어 테스트 제어 신호(TMRS SET)는 로우 레벨을 유지하지만, NAND 게이트(NAND)에 인가되는 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N) 모두가 하이 레벨로 입력되면 NAND 게이트(NAND)는 로우 레벨로 출력되어 NMOS 트랜지스터(NMOS)를 통한 접지 전원의 로우 레벨이 전송 게이트(TG)를 통과하여 최종적으로 하이 레벨로 테스트 제어 신호(TMRS SET)를 출력함으로써 테스트 MRS 항목이 인가되고, N개의 입력 신호 중 한 신호라도 로우 레벨이 인가되면 NAND 게이트(NAND)는 하이 레벨을 출력하여 NMOS 트랜지스터를 통한 로우 레벨이 전송 게이트(TG)를 통과하지 못하고 테스트 제어 신호(TMRS SET)가 제3 인버터(INV3)를 통해 궤환된 후 다시 제2 인버터(INV2)를 통해 반전되어 하이 레벨로 테스트 제어 신호(TMRS SET)를 유지한다. 한편, 테스트 MRS 리셋 신호(TMRS RESET)가 하이 레벨로 인가되면 제4 인버터(INV4)를 거쳐 로우 레벨로 반전되어 PMOS 트랜지스터(PMOS)의 게이트에 인가되므로 PMOS 트랜지스터(PMOS)가 turn on 되고 전 원 전압(VDD)이 통과하여 제2 인버터(INV2)를 거쳐 로우 레벨로 테스트 제어 신호(TMRS SET)를 출력하게 된다.

도 4는 종래의 반도체 메모리 장치 N단계 테스트 모드의 타이밍도로서, 클럭 신호(CLK·), 클럭 인에이블(CLE), /CS(Chip Select bar), /RAS(Row Address Strobe bar) 신호, /CAS(Column Address Strobe bar) 신호, /WE(Write Enable bar) 신호, 뱅크 어드레스 신호 /BA[1:0], 모드 설정 신호 A[12:0]의 타이밍도를 나타내며, 클럭 신호(CLK·)가 순차적으로 '로우'와 '하이'를 반복하여 토글(toggle)되고, 클럭 인에이블(CLE)이 '하이', /CS, /RAS, /CAS, /WE, /BA[1:0] 신호들이 '로우'를 나타내고, 상기 명령어들과 모드 설정 신호 A[12:0]의 조합, 즉 A[7:4]에 '1000'을 셋팅하고 A[3:0] 및 A[12:8]에 5싸이클에 걸쳐 일정한 모드 설정 신호의 값을 로드함으로써 테스트 모드로 진입되도록 한다. 여기에서 A[7:4]는 통상적으로 빈번히 사용되지 않는 비트로서, 정상 모드에서 테스트 모드로 진입하기 위한 Safety key로'1000'로 셋팅하는 것은 쉽게 진입하지 못하도록 하는 일종의 패스워드 역할을 하므로 회로 설계자가 다른 비트들의 조합을 이용할 수도 있다.

도 4에서, 먼저 모든 동작은 클럭 신호(CLK·)가 하이 에지되는 시점에서 수행되는데, 첫 번째 테스트 모드 MRS 항목의 인가를 위하여 모드 설정 신호 A[3:0] 및 A[12:8]은 각 제1 단계인 1S0~1S8, 각 제2 단계인 2S0~2S8, 각 제N 단계인 NS0~NS8의 데이터를 로드(load)하고, 소정의 시간을 경과한 후에 데이터를 래치한 후에 래치 싸이클에서 벗어난다. 그 다음 두번째 테스트 모드 MRS 항목의 인가를 위하여 모드 설정 신호 A[3:0] 및 A[12:8]은 다시 각 제1 단계인 1S0~1S8, 각 제2 단계인 2S0~2S8, 각 제N 단계인 NS0~NS8의 데이터를 로드(load)하고 첫 번째 테스트 모드 MRS 항목의 인가 때와 마찬가지로 데이터를 래치한다. 이러한 테스트 모드 동작을 계속하다가 필요에 의해 테스트 모드를 리셋시키기 위해서는 데이터 쉬트(Data Sheet) 등의 명세표(Specification Table)에 정해진 모드 레지스터의 셋팅, 예를 들어 A[7]의 값을 "0"으로 셋팅함에 의해 테스트 모드를 리셋시킬 수 있다.

그러나 이와 같은 방법으로 개별 항목에 대해 테스트 모드를 리셋시키게 되면 모든 테스트 모드 MRS 항목이 리셋되게 되며, 임의의 한 항목에 대하여 재실험을 위한 리셋이 필요한 경우에도 불가피하게 전체적인 리셋 후에 재인가시 테스트 모드 진입을 다시 실행해야 한다. 즉, 종래의 N단계 테스트 모드의 리셋 신호는 모든 테스트 MRS 셋 단위를 공유하고 있기 때문에 개별 항목에 대한 리셋이 불가능하고, 테스트 모드 레지스터의 리셋 신호는 정상 모드 레지스터 셋에 의해 생성되므로 테스트 모드 리셋시 테스트 모드 진입 자체도 해제되게 된다.

따라서, 테스트 MRS 셋을 이용한 테스트에서는 한 번의 인가만 가능할 뿐이므로 다른 테스트 항목의 실험을 수행할 시에는 테스트 모드 진입부터 다시 실행해야 하므로 동시에 인가가 불가능하거나 복수개의 테스트 모드 항목의 조합이 필요한 실험을 하려면 "테스트 모드 진입", "테스트 항목 인가", "테스트 모드 해제"를 무수히 반복해야 하는 경우가 발생하게 된다. 그에 따라 테스트 MRS 셋의 진입과 개별 항목의 인가를 위해서 일정한 진입 시간이 필요하고, 이를 매 실험마다 반복하는 것은 상당한 시간 낭비가 되는 문제점이 있었다.

본 발명의 목적은 반도체 메모리 테스트 모드에서 각 항목별 개별적인 리셋이 가능하도록 하여 테스트 수행 시간을 줄이고 테스트 수행의 편리성을 도모하기 위한 반도체 메모리 장치를 제공하는 데 있다.

상기의 목적을 달성하기 위한 본 발명의 제1 실시예의 테스트 모드 반도체 메모리 장치는 외부로부터 인가되는 명령 신호들을 조합하여 테스트 신호를 발생하는 제어 신호 발생부, 테스트 신호에 응답하여 외부로부터 인가되는 모드 설정 신호를 입력하고 모드 설정 신호가 개별적 셋/리셋을 지정하는 신호이면 제1 및 제2 셋/리셋 신호를 발생하는 셋/리셋 신호 발생부, 테스트 신호에 응답하여 모드 설정 신호들을 저장하고 출력하는 테스트 로직부, 제1 및 제2 셋/리셋 신호와 테스트 신호를 인가받아 반도체 메모리 장치 내부 블록들의 테스트 모드를 공통적으로 제어하는 셋/리셋 마스터 신호를 출력하는 셋/리셋 마스터 신호 발생부, 테스트 로직부로부터 출력되는 상기 모드 설정 신호들을 조합하여 복수개의 제어 신호들을 생성하고 복수개의 제어 신호들 각각에 응답하여 셋/리셋 마스터 신호를 복수개의 테스트 제어 신호들 각각으로 발생시키는 테스트 제어 신호 발생부를 구비하는 것을 특징으로 한다.

상기의 목적을 달성하기 위한 본 발명의 제2 실시예의 테스트 모드 반도체 메모리 장치는 외부로부터 인가되는 명령 신호들을 조합하여 테스트 신호를 발생하는 제어 신호 발생부, 테스트 신호에 응답하여 모드 설정 신호를 저장하고 출력하는 테스트 로직부, 테스트 로직부로부터 출력되는 상기 모드 설정 신호들을 조합하여 복수개의 셋 신호와 리셋 신호를 생성하고 상기 모드 설정 신호들 값의 변화가 검출되면 상태가 변경되는 복수개의 테스트 제어 신호들을 발생하는 테스트 제어 신호 발생부를 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 테스트 모드 반도체 메모리 장치를 설명하면 다음과 같다.

도 5는 본 발명의 반도체 메모리 장치 내 테스트 모드에서의 모드 레지스터의 구성도로서, 모드 레지스터의 입력이 어드레스 핀에 연결되어 있어 어드레스 핀을 통해 모드 레지스터에 데이터를 입력하는데, 일반적인 모드 레지스터는 OP CODE, 캐스 레이턴시(CAS(Column Address Strobe) latency), 버스트 형태(burst Type), 버스트 길이(burst Length)등의 다양한 옵션 등을 프로그래밍하여 저장하지만, 테스트 모드에서는 모드 레지스터의 입력이 어드레스 핀에 연결되어 있어 어드레스 핀을 통해 데이터가 입력되는 점은 동일하나, 도 4에서와 같이 A[3:0], A[12:8] 는 제1 단계 제어 내지 제N 단계 제어의 N단계 테스트 모드 각각의 9비트 코딩 값이 로드되고, A[7:4]에는 반도체 메모리 테스트 모드 진입을 위한 데이터 값인 "1000"이 로드된다. 여기에서 A[7:4]는 통상적으로 빈번히 사용되지 않는 비트들로서, 정상 모드에서 테스트 모드로 진입하기 위한 Safety key로 "1000"로 셋팅하는 것은 쉽게 테스트 모드로 진입하지 못하도록 하는 일종의 패스워드 역할을 하므로 회로 설계자가 다른 비트들의 조합을 이용할 수도 있다.

도 6은 본 발명의 반도체 메모리 장치 제1 실시예의 전체 블록도로서, 제어 신호 발생부(100), 래치부(110), 칼럼 어드레스 래치(130), 로우 어드레스 래치 (120), 칼럼 디코더(140), 로우 디코더(150), 메모리 셀 어레이(160), 센스 증폭기(170), 출력 버퍼(180), 패드(190), 셋/리셋 신호 발생부(200), 테스트 제어 신호 발생부(400), 셋/리셋 마스터 신호 발생부(300), 테스트 로직부(500)를 구비하고, 테스트 제어 신호 발생부(400)는 복수개의 테스트 모드 MRS 유닛들로 구성되며, 테스트 로직부(500)는 테스트 모드 인에이블부, MRS 인에이블 펄스 발생부, 복수 단계의 MRS 로직들로 구성된다.

제어 신호 발생부(100)는 외부로부터 명령어들을 인가받아 칼럼 디코더(140), 로우 디코더(150), 테스트 로직부(500)에 각종 제어 신호를 출력하고, 래치부(110)는 어드레스 버스를 통해 외부로부터 모드 설정 신호를 인가받아 셋/리셋 신호 발생부(200)와 테스트 로직부(500)에 전달하며, 칼럼 어드레스 래치(130), 로우 어드레스 래치(120)는 외부로부터 어드레스 신호를 인가받아 각각 로우 디코더(150)와 칼럼 디코더(140)에 전달한다. 칼럼 디코더(140)와 로우 디코더(150)는 각각 메모리 셀 어레이(160)에 연결되고, 메모리 셀 어레이(160)의 출력은 순차적으로 센스 증폭기(170), 출력 버퍼(180), 패드(190)로 전달된다.

셋/리셋 신호 발생부(200)는 제어 신호 발생부(100)로부터 테스트 신호(TMRS)를, 래치부(110)로부터 모드 설정 신호(MA[12:0])를 각각 인가받아 테스트 MRS 리셋 신호(TMRS RESET) 및 셋/리셋 정보 신호(S/R INFO)를 출력하고, 테스트 로직부(500)는 래치부(110)로부터 모드 설정 신호(MA[12:0])를 인가받아 9비트의 N단계 셋 신호들(LS[8:0], L은 1~N)을 출력하며, 셋/리셋 마스터 신호 발생부(300)는 테스트 로직부(500)로부터 각 단계 셋 신호들(LS[8:0], L은 1~N)과 테스트 모드 인에이블 신호(TMEN), 셋/리셋 신호 발생부(200)로부터 셋/리셋 정보 신호(S/R INFO)를 인가받아 셋/리셋 마스터 신호(S/R MAST)를 출력한다. 테스트 제어 신호 발생부(400)는 셋/리셋 마스터 신호 발생부(300)로부터 셋/리셋 마스터 신호(S/R MAST), 테스트 로직부(500)로부터 각 단계 셋 신호들(LS[8:0], L은 1~N), 셋/리셋 신호 발생부(200)로부터 테스트 MRS 리셋 신호(TMRS RESET)를 인가받아 테스트 제어 신호들(TMRS SET0 내지 TMRS SETM)을 출력하여 항목별 테스트를 위하여 반도체 메모리 내부의 테스트 대상 각 블록들에 인가시킨다.

도 6에 나타낸 본 발명의 반도체 메모리 장치 제1 실시예의 각 블록들의 기능을 설명하면 다음과 같다.

제어 신호 발생부(100)는 외부로부터 인가되는 명령 신호들을 조합하여 테스트 신호(TMRS)를 발생하고, 래치부(110)는 외부로부터 모드 설정 신호를 인가받아 반도체 메모리 장치 내부로 전달하며, 칼럼 어드레스 래치(130) 또는 로우 어드레스 래치(120)는 칼럼 어드레스 또는 로우 어드레스를 래치하여 내부 어드레스를 출력하고, 칼럼 디코더(140)와 로우 디코더(150)는 내부 어드레스를 디코딩하여 복수의 워드 및 비트 라인을 억세스하게 하며, 메모리 셀 어레이(160)는 복수개의 워드 라인과 복수개의 비트 라인사이에 연결된 복수개의 메모리 셀에 데이터를 라이트 또는 리드하게 한다. 센스 증폭기(170)는 비트 라인으로 차지(Charge)된 작은 전압 신호를 외부로 전달할 구동 능력을 갖도록 전원 전압(VDD) 레벨로 증폭하고, 출력 버퍼(180)는 비트 라인의 정보를 패드(190)를 통해 반도체 메모리 외부로 전달한다.

셋/리셋 신호 발생부(200)는 테스트 신호(TMRS)에 응답하고 모드 설정 신호(MA[12:0])를 조합하여 테스트 MRS 리셋 신호(TMRS RESET) 및 셋/리셋 정보 신호(S/R INFO)를 발생하고, 테스트 로직부(500)는 테스트 신호(TMRS)에 응답하여 순차적으로 인가되는 모드 설정 신호(MA[12:0])를 저장하고 상기 모드 설정 신호(MA[12:0])의 저장이 완료되면 상기 저장된 모드 설정 신호(MA[12:0])를 조합하여 복수 단계의 셋 신호들(LS[8:0], L은 1~N)을 발생하며, 셋/리셋 마스터 신호 발생부(300)는 테스트 MRS 리셋 신호(TMRS RESET) 및 셋/리셋 정보 신호(S/R INFO)와 상기 모드 설정 신호(MA[12:0])를 인가받아 반도체 메모리 장치 내부 블록들의 테스트 모드를 공통적으로 제어하는 셋/리셋 마스터 신호(S/R MAST)를 출력하고, 테스트 제어 신호 발생부(400)는 테스트 MRS 리셋 신호(TMRS RESET)를 인가받아 초기 조건으로서 반도체 메모리 내부 블록의 테스트 모드를 전체적으로 리셋시켜 초기화 시킨 후에 복수 단계의 셋 신호들(LS[8:0], L은 1~N) 각각에 응답하여 상기 셋/리셋 마스터 신호(S/R MAST)와 상기 테스트 MRS 리셋 신호(TMRS RESET)를 입력하여 반도체 메모리 내부의 각 블록들의 시간 지연 마진(margin)이나 데이터 경로 등의 자유도를 테스트하기 위하여 각 항목별로 복수개의 테스트 제어 신호들(TMRS SET0 내지 TMRS SETM)을 발생시킨다.

도 6을 참조하여 본 발명의 테스트 모드 반도체 메모리 장치 제1 실시예의 동작을 설명하면 다음과 같다.

제어 신호 발생부(100)가 외부로부터 각종 명령어들을 인가받아 반도체 메모리 내부 동작을 제어하는 신호들(클럭 신호(CLK), 테스트 신호(TMRS) 포함)을 출력하고, 래치부(110)가 외부로부터 어드레스 버스를 통해 모드 설정 신호(MA[12:0])를 인가받아 출력하면 테스트 로직부(500)는 제어 신호 발생부(100)로부터 클럭 신호(CLK)와 테스트 신호(TMRS), 래치부(110)로부터 모드 설정 신호(MA[12:0])의 조합을 인가받아 테스트 모드임을 파악하여 테스트 모드 인에이블 신호(TMEN), 테스트 MRS 리셋 신호(TMRS RESET), 제1 내지 제N 단계 MRS의 9비트의 N단계 셋 신호들(LS[8:0], L은 1~N)을 출력한다. 또한, 셋/리셋 신호 발생부(200)가 래치부(110)로부터 모드 설정 신호(MA[12:0])를 인가받아 회로 설계자가 정의한 모드 설정 신호(MA[12:0])의 조합에 따른 셋/리셋 정보 신호(S/R INFO)를 출력하고, 셋/리셋 마스터 신호 발생부(300)가 테스트 로직부(500)로부터 9비트의 N단계 셋 신호들(LS[8:0], L은 1~N), 셋/리셋 신호 발생부(200)로부터 셋/리셋 정보 신호(S/R INFO)를 인가받아 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)의 조합에 따라 반도체 메모리 내부의 각 블록들 또는 복수개의 블록들의 테스트 모드 제어를 위한 셋/리셋 마스터 신호(S/R MAST)를 출력한다.

이때 테스트 제어 신호 발생부(400)는 먼저 셋/리셋 신호 발생부(200)로부터 테스트 MRS 리셋 신호(TMRS RESET)를 인가받아 초기 조건으로서 반도체 메모리 내부 블록의 테스트 모드를 전체적으로 리셋시켜 초기화 시킨 후에 테스트 로직부(500)로부터 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)을 각각 인가받아 디코딩하여 특정 테스트 모드 MRS 유닛을 선택한 후에 셋/리셋 마스터 신호 발생부(300)로부터 셋/리셋 마스터 신호(S/R MAST)를 인가받아 각 항목별로 테스트 제어 신호들(TMRS SET0 내지 TMRS SETM)을 출력한다. 이 테스트 제어 신호들(TMRS SET0 내지 TMRS SETM)은 반도체 메모리 내부의 각 블록인 로우 디코더(150), 칼럼 디코더(140), 센스 증폭기(170), 출력 버퍼(180), 패드(190) 등에 인가되어 각 블록의 시간 지연 마진(margin)이나 데이터 경로 등의 자유도를 테스트하기 위하여 각 테스트 항목별로 테스트 MRS 리셋을 개별적으로 시킬 수 있게 되는 것이다.

다음으로, 도 7은 본 발명의 반도체 메모리 장치 제1 실시예의 테스트 로직부의 블록도로서, 테스트 모드 인에이블부(520)와 MRS 인에이블 펄스 발생부(530)와 제1 내지 제N 단계 MRS 로직들(510-1, 510-2,...510-N)을 구비하고, 각 단계 MRS 로직은 복수개의 D-플립플롭들로 구성된다. 테스트 모드 인에이블부(520)는 래치부로부터 모드 설정 신호(MA[12:8], MA[3:0]), 제어 신호 발생부(100)로부터 테스트 신호(TMRS)를 인가받아 테스트 모드에 진입하기 위한 테스트 모드 인에이블 신호(TMEN)를 출력하고, MRS 인에이블 펄스 발생부(530)는 제어 신호 발생부(100)로부터 클럭 신호(CLK), 테스트 모드 인에이블부(520)로부터 테스트 모드 인에이블 신호(TMEN)를 인가받아 테스트 MRS 인에이블 펄스(ENP)를 발생시킨다. 각 단계 MRS 로직은 래치부로부터 모드 설정 신호(MA[12:8], MA[3:0]), MRS 인에이블 펄스 발생부(530)로부터 테스트 MRS 인에이블 펄스(ENP) 신호, 테스트 모드 인에이블부(520)로부터 테스트 모드 인에이블 신호(TMEN)를 인가받아 각각 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)을 출력한다.

도 7을 참조하여 본 발명 제1 실시예의 테스트 로직부의 동작을 설명하면 다음과 같다.

테스트 모드 인에이블부(520)가 래치부로부터 모드 설정 신호(MA[12:8], MA[3:0]), 제어 신호 발생부로부터 테스트 신호(TMRS)를 인가받아 테스트 모드 인에이블 신호(TMEN)를 출력함에 있어서 모드 설정 신호(MA[12:8], MA[3:0])의 조합에 따라 각 단계별로 시간적인 순서에 의해 테스트 모드 인에이블 신호(TMEN)를 출력한다. 이때 MRS 인에이블 펄스 발생부(530)는 제어 신호 발생부로부터 클럭 신호(CLK)를 인가받아 상기 순차적으로 하이 레벨이 되는 테스트 모드 인에이블 신호(TMEN)에 따라 동기화하여 각 단계별로 테스트 MRS 인에이블 펄스(ENP)를 발생시킨다.

제1 단계 MRS 로직(510-1)은 테스트 모드 인에이블부(520)로부터 테스트 모드 인에이블 신호(TMEN)를 인가받아 테스트 모드에 진입하고, 제1 단계 MRS 로직(510-1) 내 복수개의 D-플립플롭들은 모드 설정 신호(MA[12:8], MA[3:0])를 각각 인가받고 제1 테스트 MRS 인에이블 펄스(ENP)를 인가받아 제1 단계 셋 신호들(1S[12:8], 1S[3:0])을 출력한다. 또한, 제2 단계 MRS 로직(510-2)은 테스트 모드 인에이블부(520)로부터 테스트 모드 인에이블 신호(TMEN)를 인가받아 테스트 모드에 진입하고, 제2 단계 MRS 로직(510-2) 내 복수개의 D-플립플롭들은 모드 설정 신호(MA[12:8], MA[3:0])를 각각 인가받고 제1 테스트 모드 항목 인가 시간 다음에 하이 레벨이 되는 제2 테스트 MRS 인에이블 펄스(ENP)를 인가받아 제2 단계 셋 신호들(2S[12:8], 2S[3:0])을 출력한다. 마찬가지로, 제N 단계 MRS 로직(510-N)은 제N 테스트 MRS 인에이블 펄스(ENP)를 인가받아 제N 단계 셋 신호들(NS[12:8], NS[3:0])을 출력한다.

도 8은 본 발명의 제1 실시예의 셋/리셋 마스터 신호 발생부의 회로도로서, PMOS 트랜지스터(PMOS), 전송 게이트(TG), 3개의 인버터들(INV1, INV4, INV5), 래치(310)를 구비하고, 래치(310)는 2개의 인버터들(INV2, INV3)로 구성되는데, 테스트 로직부로부터 테스트 모드 인에이블 신호(TMEN)가 제1 인버터(INV1)에 인가되고, PMOS 트랜지스터(PMOS)의 게이트에는 테스트 로직부로부터 테스트 MRS 리셋 신호(TMRS RESET)가 제4 인버터(INV4)에 의해 반전되어 인가된다. 테스트 모드 인에이블 신호(TMEN)는 전송 게이트(TG)의 NMOS 트랜지스터의 게이트에 인가되고 제1 인버터(INV1)에 의해 반전된 출력은 전송 게이트(TG)의 PMOS 트랜지스터의 게이트에 인가되며, 도 5의 셋/리셋 신호 발생부(200)로부터 셋/리셋 정보 신호(S/R INFO)가 제5 인버터(INV5)에 의해 반전된 후에 전송 게이트(TG)의 일측에 인가되어 타측에서 그 출력이 제2 인버터(INV2)에 의해 반전되어 셋/리셋 마스터 신호(S/R MAST)로 출력된다. 한편, PMOS 트랜지스터(PMOS)의 소오스에는 전원이 인가되고, 드레인에는 전송 게이트(TG)의 타측과 출력된 셋/리셋 마스터 신호(S/R MAST)가 궤환되어 제3 인버터(INV3)에 의해 반전된 출력이 연결된다.

도 8을 참조하여 본 발명의 제1 실시예의 셋/리셋 마스터 신호 발생부의 동작을 설명하면 다음과 같다.

초기 조건으로 테스트 MRS 리셋 신호(TMRS RESET)가 하이 레벨로 인가되면 제4 인버터(INV4)를 거쳐 로우 레벨로 반전되어 PMOS 트랜지스터(PMOS)의 게이트에 인가되므로 PMOS 트랜지스터(PMOS)가 turn on 되고 전원 전압(VDD)이 통과하여 제2 인버터(INV2)를 거쳐 로우 레벨로 셋/리셋 마스터 신호(S/R MAST)를 출력함으로써 반도체 메모리 내부 블록의 테스트 모드를 전체적으로 리셋시켜 초기화 시키게 된 다.

그 후에 테스트 MRS 리셋 신호(TMRS RESET)가 로우 레벨로 천이되면 제4 인버터(INV4)를 거쳐 하이레벨로 반전되어 PMOS 트랜지스터(PMOS)의 게이트에 인가되므로 PMOS 트랜지스터(PMOS)가 turn off 되어 셋/리셋 마스터 신호(S/R MAST)는 이전 값인 로우 레벨을 유지하지만, 테스트 모드 인에이블 신호(TMEN)가 하이 레벨로 전송 게이트(TG)의 NMOS 트랜지스터의 게이트에 인가되는 동시에 제1 인버터(INV1)에 의해 반전되어 로우 레벨이 전송 게이트(TG)의 NMOS 트랜지스터의 게이트에 인가됨으로써 전송 게이트(TG)가 열림에 따라 셋/리셋 정보 신호(S/R INFO)의 반전된 값이 전송 게이트(TG)를 통과하여 제2 인버터(INV2)를 거쳐 다시 반전된 값이 최종적으로 셋/리셋 마스터 신호(S/R MAST)를 출력한다.

다음으로, 도 9는 본 발명 제1 실시예의 반도체 메모리 장치의 테스트 제어 신호 발생부의 블록도로서, 도 2의 종래 반도체 메모리 장치의 테스트 제어 신호 발생부와의 차이점은 각 테스트 모드 MRS 유닛의 입력단에 테스트 로직부로부터 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)의 조합과 셋/리셋 마스터 신호 발생부로부터 셋/리셋 마스터 신호(S/R MAST)가 인가된다는 점만 상이하므로 각 구성 요소간의 연결 관계는 생략한다.

도 9를 참조하여 본 발명 제1 실시예의 반도체 메모리 장치의 테스트 제어 신호 발생부의 동작을 설명하면 다음과 같다.

테스트 모드 MRS 제1 유닛(410-1)의 입력단에 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)의 제0 비트들(1S[0], 2S[0],...NS[0])의 조합, 셋/리셋 마스터 신호(S/R MAST), 테스트 MRS 리셋 신호(TMRS RESET)가 인가되어 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)의 소정의 값에 따라 테스트 모드 MRS 제1 유닛(410-1)이 선택되었다면, 하이 레벨로 인가된 셋/리셋 마스터 신호(S/R MAST)가 테스트 제1 제어 신호(TMRS SET0)로 출력되어 하이 레벨을 유지하여 해당 항목, 예를 들면 로우 디코더의 시간 지연 마진이나 데이터 경로 등의 자유도 등의 테스트 모드를 유지하든지 아니면 로우 레벨로 인가된 셋/리셋 마스터 신호(S/R MAST)가 테스트 제1 제어 신호(TMRS SET0)로 출력되어 로우 레벨로 반전되면 해당 항목의 테스트 모드 MRS를 리셋을 시키게 됨으로 해서 반도체 메모리의 선택된 테스트 대상 내부 블록인 로우 디코더의 상기 테스트를 종료하게 된다.

만일, 테스트 모드 MRS 제2 유닛(410-2)의 입력단에 제1 내지 제(N-1) 단계 셋 신호들(LS[8:0], L은 1~(N-1))의 제0 비트들(1S[0], 2S[0],...(N-1)S[0])과 제N 단계 셋 신호들(NS[8:0])의 제1 비트(NS[1])의 조합, 셋/리셋 마스터 신호(S/R MAST), 테스트 MRS 리셋 신호(TMRS RESET)가 인가되었을 때 각 단계 셋 신호들(LS[8:0], L은 1~N)의 소정의 값에 따라 테스트 모드 MRS 제2 유닛(410-2)이 선택되었다면, 출력 신호인 테스트 제2 제어 신호(TMRS SET1)의 값에 따라 해당 항목, 예를 들면 칼럼 디코더의 시간 지연 마진이나 데이터 경로 등의 자유도 등의 테스트 모드를 유지하든지 아니면 테스트 모드를 리셋시켜 상기 테스트를 종료하든지 하게 되고, 마찬가지로 테스트 모드 MRS 제M 유닛(410-M)의 입력단에 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)의 제8 비트들(1S[8], 2S[8],...NS[8])의 조합, 셋/리셋 마스터 신호(S/R MAST), 테스트 MRS 리셋 신호(TMRS RESET)가 인가되었을 때 제1 내지 제N 단계 셋 신호들(LS[8:0], L은 1~N)의 소정의 값에 의해 테스트 모드 MRS 제M 유닛(410-M)이 선택되었다면, 출력 신호인 테스트 제M 제어 신호(TMRS SETM)의 값에 따라 해당 항목, 예를 들면 출력 버퍼의 시간 지연 마진이나 데이터 경로 등의 자유도 등의 테스트 모드를 유지하든지 아니면 테스트 모드를 리셋시켜 상기 테스트를 종료하든지 하게 된다.

도 10은 본 발명의 제1 실시예에 따른 테스트 모드 MRS 유닛의 회로도로서, 도 8의 셋/리셋 마스터 신호 발생부의 회로도와의 차이점은 제5 인버터(INV5)에 셋/리셋 정보 신호(S/R INFO) 대신에 셋/리셋 마스터 신호(S/R MAST)가 인가된다는 점, 테스트 로직부로부터 테스트 모드 인에이블 신호(TMEN)가 직접 전송 게이트(TG) 제어단에 인가되는 대신 제1 내지 제N단계 셋 신호가 NAND 게이트(NAND)에 인가되어 출력된 후에 전송 게이트(TG) 제어단에 인가된다는 점, 출력 단자에 셋/리셋 마스터 신호(S/R MAST) 대신에 테스트 제어 신호(TMRS SET)가 출력된다는 점이다.

도 10을 참조하여 본 발명의 제1 실시예에 따른 테스트 모드 MRS 유닛의 동작을 설명하면 다음과 같다.

초기 조건으로 테스트 MRS 리셋 신호(TMRS RESET)가 하이 레벨로 인가되면 제4 인버터(INV4)를 거쳐 로우 레벨로 반전되어 PMOS 트랜지스터(PMOS)의 게이트에 인가되므로 PMOS 트랜지스터(PMOS)가 turn on 되고 전원 전압(VDD)이 통과하여 제2 인버터(INV2)를 거쳐 테스트 제어 신호(TMRS SET)가 로우 레벨로 출력하게 되어 테스트 MRS 항목이 인가되지 않는다.

그 후에 테스트 MRS 리셋 신호(TMRS RESET)가 로우 레벨로 천이되면 제4 인버터(INV4)를 거쳐 하이레벨로 반전되어 PMOS 트랜지스터(PMOS)의 게이트에 인가되므로 PMOS 트랜지스터(PMOS)가 turn off 되어 테스트 제어 신호(TMRS SET)는 이전 값인 로우 레벨을 유지하고 있다가 해당 테스트 모드 MRS 유닛을 선택하기 위해 NAND 게이트(NAND)에 인가되는 제1 내지 제N 단계 셋 신호 모두가 하이 레벨로 입력되면 NAND 게이트(NAND)는 로우 레벨로 출력되어 전송 게이트(TG)의 PMOS 트랜지스터의 게이트에 인가되는 동시에 제1 인버터(INV1)에 의해 반전되어 로우 레벨이 전송 게이트(TG)의 NMOS 트랜지스터의 게이트에 인가됨으로써 전송 게이트(TG)가 열리게 됨에 따라 셋/리셋 마스터 신호(S/R MAST)의 반전된 값이 전송 게이트(TG)를 통과하여 제2 인버터(INV2)를 거쳐 다시 반전된 값이 최종적으로 테스트 제어 신호(TMRS SET)를 출력함으로써 테스트 MRS 항목이 인가된다. 만일 제1 내지 제N 단계 셋 신호들 중 한 신호라도 로우 레벨이 인가되면 NAND 게이트(NAND)는 하이 레벨을 출력하여 전송 게이트(TG)의 PMOS 트랜지스터의 게이트에 인가되는 동시에 제1 인버터(INV1)에 의해 반전되어 로우 레벨이 전송 게이트(TG)의 NMOS 트랜지스터의 게이트에 인가됨으로써 전송 게이트(TG)가 열리지 않게 됨에 따라 셋/리셋 마스터 신호(S/R MAST)의 반전된 값이 전송 게이트(TG)를 통과하지 못하고 테스트 제어 신호(TMRS SET)가 제3 인버터(INV3)를 통해 궤환된 후 다시 제2 인버터(INV2)를 통해 반전되어 하이 레벨로 테스트 제어 신호(TMRS SET)를 유지한다.

즉, 본 발명의 제1 실시예에서는 지속적인 테스트 모드 항목의 셋/리셋의 인가를 위하여 별도의 셋/리셋 마스터 신호를 사용하는데, 모든 테스트 모드 MRS 유 닛들은 셋/리셋 마스터 신호를 공유하고, 제1 내지 제N 단계 디코딩에 의해 특정 테스트 모드 MRS 유닛이 선택되었을 경우 셋/리셋 마스터 신호에 의해 반도체 메모리 내부의 개별적인 블록의 시간 지연 마진이나 데이터 경로 등의 자유도 등의 테스트 모드를 유지하든지 아니면 테스트 모드를 리셋시켜 상기 테스트를 종료하든지 하게 되는 것이다.

다음으로, 도 11은 본 발명의 반도체 메모리 장치 제1 실시예의 타이밍도로서, 클럭 신호(CLK·), 클럭 인에이블(CLE), /CS(Chip Select bar), /RAS(Row Address Strobe bar) 신호, /CAS(Column Address Strobe bar) 신호, /WE(Write Enable bar) 신호, 모드 설정 신호(A[12:0]), 셋/리셋 정보 신호(S/R INFO)의 타이밍도를 나타내며, 테스트 모드로 진입 과정과 첫 번째 테스트 모드 MRS 항목의 인가 과정은 도 4의 종래의 반도체 메모리 장치 N단계 테스트 모드의 타이밍도와 동일하다. 하지만, 본 발명의 반도체 메모리 장치 제1 실시예에서는 그 다음에 반도체 메모리 장치 내 두번째 블록의 테스트 모드 MRS 항목의 인가를 위하여 회로 설계자는 모드 설정 신호 A[12:8]에 소정의 데이터를 로드하여 반도체 메모리 장치 내부 모든 블록에 대한 테스트 모드의 MRS의 셋 또는 리셋 여부를 결정하는 셋/리셋 정보 신호(S/R INFO)를 출력하고, 이 신호를 이용하여 각 블록들에 대한 개별 항목의 테스트 모드 MRS의 리셋이 가능해지므로 두번째 테스트 대상 블록의 테스트 모드의 MRS의 셋을 위하여 모드 설정 신호 A[3:0] 및 A[12:8]은 다시 각 제1 단계인 1S0~1S8, 각 제2 단계인 2S0~2S8, 마찬가지로 제N 단계인 NS0~NS8의 데이터들을 로드(load)하고 첫 번째 테스트 모드 MRS 항목의 인가 때와 동일하게 데이터를 래 치하고 래치 싸이클에서 벗어나는 점에서 차이가 있다.

이와 같이 본 발명의 제1 실시예에서의 개별 항목에 대한 테스트 제어 신호의 발생은 모드 설정 신호의 셋/리셋 정보, 테스트 모드 인에이블 신호, 제1 내지 제N 단계 셋 신호의 코딩 값의 세 가지 조합에 의해 결정되는데, 이를 통해 개별적인 테스트 MRS 셋 항목에 대한 지속적 또는 복수개의 테스트 MRS 셋/리셋 수행이 가능하게 된다. 이를 구현하기 위하여 종래의 테스트 모드 MRS 유닛 회로의 약간 수정, 테스트 모드 인에이블 신호를 활용하는 방식, 셋/리셋 마스터 신호의 연결 배선 1라인만이 필요하므로 종래 기술에서 크게 수정되거나 추가되는 부분 없이도 테스트 MRS 셋 실험의 편리성 및 효율을 극대화 할 수 있게 되는 것이다.

다음으로, 본 발명의 반도체 메모리 장치 제2 실시예는 도 1의 종래 기술의 테스트 모드 반도체 메모리 장치의 전체 블록도와 동일하나, 테스트 제어 신호 발생부 내 테스트 모드 MRS 유닛들 내부의 구성요소들만 다를 뿐이므로 각 블록간의 연결관계나 동작에 대한 설명은 생략한다. 또한, 테스트 모드 제1 실시예와의 차이점은 셋/리셋 마스터 신호 발생부가 없고, 테스트 제어 신호 발생부(700) 내 복수개의 테스트 모드 MRS 유닛들 내부의 각 구성 요소가 달라 복수 단계의 셋 신호들(LS[8:0], L은 1~N) 각각에 응답하여 테스트 MRS 리셋 신호(TMRS RESET)만을 입력하여 각 항목별로 복수개의 테스트 제어 신호들(TMRS SET0 내지 TMRS SETM)을 발생시킨다는 점이다. 따라서, 제1 실시예에서 도 7의 테스트 로직부와 도 9의 테스트 제어 신호 발생부의 내부 구성은 제2 실시예에서도 동일하므로 각 블록간의 연결관계나 동작에 대한 설명은 생략한다.

도 6을 참조하여 본 발명의 테스트 모드 반도체 메모리 장치 제2 실시예의 동작을 제1 실시예와의 차이점과 비교하여 설명하면 모든 테스트 모드 MRS 유닛들이 공유하는 별도의 셋/리셋 마스터 신호가 필요 없고, 제1 내지 제N 단계 셋 신호의 값에 따라 테스트 제어 신호 발생부(400) 내 복수개의 테스트 모드 MRS 유닛 회로들이 테스트 제어 신호를 자체적으로 하이 레벨과 로우 레벨의 값을 바꿀 수 있도록 테스트 모드 MRS 유닛들 각각을 T 플립플롭(Toggle Flip Flop) 형태로 구현한 점에서 차이가 있다.

도 12는 본 발명의 제2 실시예에 따른 테스트 모드 MRS 유닛 회로의 회로도로서, 1개의 NAND 게이트(NAND)와 4단의 Clocked 인버터들(710, 720, 730, 740), 2개의 PMOS 트랜지스터들(PMOS9, PMOS10), 5개의 인버터들(INV1 내지 INV5)을 구비하고, 각단의 Clocked 인버터는 2개의 PMOS 트랜지스터들과 2개의 NMOS 트랜지스터들로 구성된다.

먼저, NAND 게이트(NAND)의 입력단에 제1 내지 제N 단계의 셋 신호들이 인가되어, 출력단에 리셋 신호(SETB)가 출력되고, 리셋 신호(SETB)가 인버터(INV5)에 의해 다시 반전되어 셋 신호(SET)가 출력된다.

제1단의 Clocked 인버터(710)는 2개의 PMOS 트랜지스터(PMOS1, PMOS2)가 직렬 연결되어 일측에 전원 전압(VDD)이 인가되고 타측에 2개의 NMOS 트랜지스터(NMOS1, NMOS2)의 직렬 연결이 일측이 접지된 상태에서 N2 노드에서 접속되어 있으며, 상호 접속된 제2 PMOS 트랜지스터(PMOS2)와 제1 NMOS 트랜지스터(NMOS1)의 게이트에는 각각 리셋 신호(SETB)와 셋 신호(SET)가 인가된다. 제2단의 Clocked 인버 터(720)는 제1단의 Clocked 인버터(710)와 트랜지스터간의 연결 관계는 동일하나, 전원 전압(VDD)이 인가되는 제3 PMOS 트랜지스터(PMOS3) 게이트에는 셋 신호(SET), 일측이 접지된 제4 NMOS 트랜지스터(NMOS4)의 게이트에는 리셋 신호(SETB)가 인가된다. 한편, 제2단의 Clocked 인버터(720)의 제4 PMOS 트랜지스터(PMOS4) 게이트와 제3 NMOS 트랜지스터(NMOS3) 게이트에는 제1단의 Clocked 인버터(710)의 출력이 인가되고, 제2단의 Clocked 인버터(720) 출력단인 N3 노드에 제9 PMOS 트랜지스터(PMOS9)의 드레인이 연결되고 소오스에는 전원 전압(VDD), 게이트에는 테스트 MRS 리셋 신호(TMRS RESET)가 제3 인버터(INV3)를 통해 반전된 값이 인가된다.

또한, 제3 및 제4단의 Clocked 인버터(730, 740)는 각각 제1 및 제2단의 Clocked 인버터(710, 720)와 트랜지스터간의 연결 관계는 동일하나, 제3단의 Clocked 인버터(730)의 상호 접속된 제6 PMOS 트랜지스터(PMOS6)와 제5 NMOS 트랜지스터(NMOS5)의 게이트에 각각 셋 신호(SET)와 리셋 신호(SETB)가 인가되고, 제4단의 Clocked 인버터(740)의 제7 PMOS 트랜지스터(PMOS7)와 제8 NMOS 트랜지스터(NMOS8)의 게이트에 각각 셋 신호(SET)와 리셋 신호(SETB)가 인가된다는 점이 다르다.

제3단의 Clocked 인버터(730) 전원 전압(VDD)에 연결된 PMOS 트랜지스터(PMOS5)의 게이트와 접지에 연결된 NMOS 트랜지스터(NMOS6)의 게이트에 제2단의 Clocked 인버터(720) 출력이 제1 인버터(INV1)에 의해 반전되어 N4 노드에서 각각 연결된다. 한편, 제10 PMOS 트랜지스터(PMOS10)와 제2 및 제4 인버터(INV2, INV4)의 연결 관계는 각각 제9 PMOS 트랜지스터(PMOS9)와 제1 및 제3 인버터(INV1, INV3)와 동일하며, 제4단의 Clocked 인버터(740)의 제8 PMOS 트랜지스터(PMOS8) 게이트와 제7 NMOS 트랜지스터(NMOS7) 게이트에는 제3단의 Clocked 인버터(730)의 출력이 N5 노드를 통해 인가되고, 제4단의 Clocked 인버터(740)의 출력은 N1 노드를 통해 궤환되어 제1단의 Clocked 인버터(710)의 전원 전압(VDD)이 인가되는 제1 PMOS 트랜지스터(PMOS1) 게이트와 일측이 접지된 제2 NMOS 트랜지스터(NMOS2)의 게이트에 인가되는 동시에 제2 인버터(INV2)에 의해 반전되어 테스트 제어 신호(TMRS SET)로 출력된다.

또한, 도 13은 본 발명의 제2 실시예에 따른 테스트 모드 MRS 유닛 회로의 동작을 나타내는 타이밍도로서, 테스트 MRS 리셋 신호(TMRS RESET), 셋 신호(SET), 리셋 신호(SETB), N1 내지 N5 노드의 신호들(N1 내지 N5), 테스트 제어 신호(TMRS SET)로 구성된다.

도 12 내지 도 13를 참조하여 본 발명의 제2 실시예의 동작을 설명하면 다음과 같다.

먼저, 도 12에서 제1 내지 제N 단계 셋 신호들 모두가 하이 레벨로 입력되어야 리셋 신호(SETB)는 로우 레벨, 셋 신호(SET)는 하이 레벨로 출력되고, 입력 신호 중 한 신호라도 로우 레벨이 인가되면 리셋 신호(SETB)는 하이 레벨, 셋 신호(SET)는 로우 레벨로 출력된다.

그 다음 도 13에서 초기 조건으로 테스트 MRS 리셋 신호(TMRS RESET)가 하이 레벨로 인가되면 제4 인버터(INV4)를 통과하여 로우 레벨이 제10 PMOS 트랜지스터(PMOS10)의 게이트에 인가되고 제10 PMOS 트랜지스터(PMOS10)가 turn on 됨으로 인 해 전원 전압(VDD)이 통과하여 N1 노드는 하이 레벨이 출력되고 제2 인버터(INV2)를 거친 테스트 제어 신호(TMRS SET)는 로우 레벨이 출력됨으로써 테스트 MRS 항목이 인가되지 않는다. 이때 제1 내지 제N 단계 셋 신호 모두가 하이 레벨로 입력되기 전이므로 셋 신호(SET)가 로우 레벨, 리셋 신호(SETB)가 하이 레벨인 상태에서 N1 노드의 출력이 제1단의 Clocked 인버터(710)의 제1 PMOS 트랜지스터(PMOS1)와 제2 NMOS 트랜지스터(NMOS2)에 인가되어 제2 NMOS 트랜지스터(NMOS2)만 turn on 됨으로 인해 N2 노드에 로우 레벨이 출력된다. 마찬가지로, 테스트 MRS 리셋 신호(TMRS RESET)가 하이 레벨인 상태에서 제3 인버터(INV3)를 통과하여 로우 레벨이 제9 PMOS 트랜지스터(PMOS9)의 게이트에 인가되면 제9 PMOS 트랜지스터(PMOS9)가 turn on 됨으로 인해 전원 전압(VDD)이 통과하여 N3 노드는 하이 레벨이 출력되고, 이 출력이 제1 인버터(INV1)를 통과함으로 인해 N4 노드에 로우 레벨이 출력된다. 또한, 초기에 셋 신호(SET)가 로우 레벨, 리셋 신호(SETB)가 하이 레벨인 상태에서 N4 노드의 출력이 제3단의 Clocked 인버터(730)의 제5 PMOS 트랜지스터(PMOS5)와 제6 NMOS 트랜지스터(NMOS6)에 인가되어 제5 PMOS 트랜지스터(PMOS5)만 turn on 됨으로 인해 N5 노드에 하이 레벨이 출력된다.

그 후에 테스트 MRS 리셋 신호(TMRS RESET)가 로우 레벨로 천이된다면 제10 PMOS 트랜지스터(PMOS10)는 turn off 되고, 이 상태에서 테스트 제어 신호(TMRS SET)는 이전 값인 로우 레벨을 유지하고 있다가 해당 테스트 모드 MRS 유닛을 선택하기 위해 NAND 게이트(NAND)에 인가되는 제1 내지 제N 단계 셋 신호 해당 비트들 모두가 하이 레벨로 입력되면 셋 신호(SET)가 하이 레벨, 리셋 신호(SETB)가 로우 레벨로 천이되어 제4단의 Clocked 인버터(740)의 제7 PMOS 트랜지스터(PMOS7)와 제8 NMOS 트랜지스터(NMOS8)의 게이트에 각각 인가되고, N5 노드의 하이 레벨 출력이 제4단의 Clocked 인버터(740)의 제8 PMOS 트랜지스터(PMOS8)와 제7 NMOS 트랜지스터(NMOS7)의 게이트에 각각 인가되면 제7 NMOS 트랜지스터(NMOS7)만 turn on되어 N1 노드가 로우 레벨로 반전되며, 다시 제2 인버터(INV2)를 거친 테스트 제어 신호(TMRS SET)는 하이 레벨이 출력됨으로써 테스트 모드 MRS 해당 유닛이 선택되어 반도체 메모리 내 해당 블록에 테스트 MRS 항목이 인가된다.

이에 따라 제1단의 Clocked 인버터(710)를 통과한 N2 노드는 하이 레벨로 반전되고, 다시 제2단의 Clocked 인버터(720)를 통과한 N3 노드는 로우 레벨로 반전되며, 다시 제1 인버터(INV1)를 통과한 N4 노드는 하이 레벨로 반전되고, 다시 제3단의 Clocked 인버터(730)를 통과한 N5 노드는 로우 레벨로 반전된다. 이 상태에서 다시 제4단의 Clocked 인버터(740)를 통과한 N1 노드는 하이 레벨로 반전됨에 따라 제2 인버터(INV2)를 거친 테스트 제어 신호(TMRS SET)는 로우 레벨이 출력됨으로써 반도체 메모리 내 해당 블록에 테스트 MRS 항목이 인가되지 않는다.

하이 레벨인 N1 노드의 값이 다시 제1단의 Clocked 인버터(710)를 통과하여 N2 노드는 로우 레벨로 반전되고, 셋 신호(SET)가 하이 레벨, 리셋 신호(SETB)가 로우 레벨을 유지하고 있다면 N3 내지 N5 노드의 값은 이전 값을 유지하지만, 반도체 메모리 내 다음 블록의 테스트를 위하여 제1 내지 제N 단계 셋 신호들의 해당 비트들 중 한 신호라도 로우 레벨로 입력되어 셋 신호(SET)가 로우 레벨, 리셋 신호(SETB)가 하이 레벨로 반전되게 되면 제2단의 Clocked 인버터(720)의 제3 PMOS 트랜지스터(PMOS3)와 제4 NMOS 트랜지스터(NMOS4)의 게이트에 각각 인가되어 turn on 되고, N2 노드의 로우 레벨 값이 제4 PMOS 트랜지스터(PMOS4)와 제3 NMOS 트랜지스터(NMOS3)의 게이트에 각각 인가되어 제4 PMOS 트랜지스터(PMOS4)만 turn on 됨으로 인해 N3 노드에 하이 레벨이 출력된다.

이 출력이 다시 제1 인버터(INV1)를 통과하여 N4 노드는 로우 레벨로 반전되고, 다시 제3단의 Clocked 인버터(730)를 통과한 N5 노드는 하이 레벨로 반전되어 그 값을 유지하고 있다가 반도체 메모리 내 다음 블록의 테스트를 위하여 제1 내지 제N 단계 셋 신호의 다음 비트들 모두가 하이 레벨로 입력되면 셋 신호(SET)가 하이 레벨, 리셋 신호(SETB)가 로우 레벨로 반전되게 되면 N1 노드는 로우 레벨로 반전되고, 다시 제2 인버터(INV2)를 거친 테스트 제어 신호(TMRS SET)는 하이 레벨이 출력됨으로써 테스트 모드 MRS 다음 유닛이 선택되어 반도체 메모리 내 다음 블록에 테스트 MRS 항목이 인가된다.

이와 같이 본 발명의 제2 실시예는 별도의 셋/리셋 마스터 신호 없이 제1 내지 제N 단계 셋 신호의 값에 따라 셋 신호(SET)와 리셋 신호(SETB)가 토글 됨에 따라 테스트 모드 MRS 유닛 회로가 테스트 제어 신호를 자체적으로 하이 레벨과 로우 레벨의 값을 바꿀 수 있도록 구현한 것으로서, 테스트 모드 MRS 유닛을 T 플립플롭 형태로 바꾸어 준 것이다.

따라서, 본 발명의 반도체 메모리 장치 제1 실시예는 종래의 N단계 테스트 제어 신호 발생 회로를 약간 수정하여 제1 내지 제N 단계 셋 신호들의 디코딩만으로도 테스트 모드 MRS 셋/리셋이 가능하게 되고, 제2 실시예는 추가적인 연결 배선 이나 추가 기능을 하는 별도의 회로 없이 단순히 테스트 제어 신호의 토글만으로 개별 항목의 셋/리셋이 변경되도록 한 것이다.

상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 해당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

본 발명의 반도체 메모리 장치는 종래의 N단계의 테스트 제어 신호 발생 회로의 약간의 수정 또는 모드 설정 신호의 코딩만으로도 반도체 메모리 장치 내부 각 블록의 개별적인 테스트 모드 MRS 리셋이 가능하도록 하여 재실험을 위한 테스트 모드의 복수 단계의 작업을 반복해서 수행하지 않고 지속적으로 반도체 메모리 장치를 테스트 할 수 있어 테스트 수행 시간을 줄이고 테스트 수행의 편리성을 도모할 수 있다.

Claims

외부로부터 인가되는 명령 신호들을 조합하여 테스트 신호를 발생하는 제어 신호 발생부;

상기 테스트 신호에 응답하여 외부로부터 인가되는 모드 설정 신호를 입력하고 상기 모드 설정 신호가 개별적 셋/리셋을 지정하는 신호이면 제1 셋/리셋 신호를 발생하는 셋/리셋 신호 발생부;

상기 테스트 신호에 응답하여 상기 모드 설정 신호를 저장한 후에 출력하는 테스트 로직부;

상기 제1 셋/리셋 신호를 인가받아 반도체 메모리 장치 내부 블록들의 테스트 모드를 공통적으로 제어하는 셋/리셋 마스터 신호를 출력하는 셋/리셋 마스터 신호 발생부;

상기 테스트 로직부의 출력 신호를 조합하여 복수개의 제어 신호들을 생성하고 상기 복수개의 제어 신호들 각각에 응답하여 상기 셋/리셋 마스터 신호를 복수개의 테스트 제어 신호들 각각으로 발생시키는 테스트 제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서,

상기 테스트 로직부는

상기 테스트 신호에 응답하여 순차적으로 인가되는 모드 설정 신호를 저장하 고 상기 모드 설정 신호의 저장이 완료되면 상기 저장된 모드 설정 신호를 조합하여 복수 단계의 셋 신호들을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
제 2항에 있어서,

상기 셋/리셋 신호 발생부는

상기 테스트 신호에 응답하여 외부로부터 인가되는 모드 설정 신호를 입력하고 상기 모드 설정 신호가 공통적 셋/리셋을 지정하는 신호이면 제2 셋/리셋 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
제 3항에 있어서,

상기 셋/리셋 신호 발생부는

상기 테스트 신호에 응답하여 외부로부터 인가되는 상기 모드 설정 신호를 래치하는 래치부로부터 상기 모드 설정 신호를 인가받는 것을 특징으로 하는 반도체 메모리 장치.
제 3항에 있어서,

상기 테스트 로직부는

상기 모드 설정 신호, 상기 테스트 신호, 클럭 신호를 인가받아 테스트 모드에 진입하기 위한 테스트 모드 인에이블 신호를 출력하는 테스트 모드 인에이블부;

상기 클럭 신호, 상기 테스트 모드 인에이블 신호를 인가받아 순차적으로 테스트 MRS를 인에이블시키는 테스트 MRS 인에이블 펄스를 발생시키는 MRS 인에이블 펄스 발생부;

상기 모드 설정 신호, 상기 테스트 MRS 인에이블 펄스 신호, 상기 테스트 모드 인에이블 신호를 인가받아 상기 복수 단계의 셋 신호들을 출력하는 복수 단계 MRS 로직들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 5항에 있어서,

상기 복수 단계 MRS 로직은

상기 테스트 모드 인에이블 신호를 인가받아 테스트 모드에 진입하고, 상기 모드 설정 신호와 상기 테스트 MRS 인에이블 펄스를 각각 인가받아 상기 복수 단계의 셋 신호들을 출력하는 복수개의 D플립플롭들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 6항에 있어서,

상기 테스트 제어 신호 발생부는

상기 복수 단계의 셋 신호들의 조합이 입력단에 인가되고, 상기 제2 셋/리셋 신호가 제어단에 인가되어 상기 테스트 제어 신호들을 각각 출력하는 복수개의 테스트 모드 MRS 유닛들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 7항에 있어서,

상기 테스트 제어 신호 발생부는

상기 복수 단계의 셋 신호들의 조합에 따라 특정 테스트 모드 MRS 유닛이 선택되어 상기 테스트 제어 신호가 하이 레벨을 유지하면 반도체 메모리 장치 내부 의 테스트 대상 해당 블록의 테스트 모드를 유지하고, 로우 레벨로 반전이 되면 상기 해당 블록의 테스트 모드 MRS가 리셋이 되어 테스트 모드를 종료하는 것을 특징으로 하는 반도체 메모리 장치.
제 6항에 있어서,

상기 셋/리셋 마스터 신호 발생부는

상기 테스트 모드 인에이블 신호를 인가받아 반전된 값을 출력하는 제1 인버터;

상기 제2 셋/리셋 신호를 인가받아 반전된 값을 출력하는 제2 인버터;

상기 제2 인버터의 출력 신호가 게이트에 인가되고 전원 전압이 소오스에 연결되어 스위치 동작을 하는 제1 PMOS 트랜지스터;

상기 테스트 모드 인에이블 신호가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 인버터의 출력 신호가 제2 PMOS 트랜지스터의 게이트에 인가되는 전송 게이트;

상기 제1 셋/리셋 신호를 인가받아 반전시킨 후에 상기 전송 게이트의 일측에 출력하는 제3 인버터;

상기 전송 게이트의 타측과 상기 제1 PMOS 트랜지스터의 드레인이 연결되어 상기 전송 게이트의 출력 신호를 인가받아 반전시킨 후 데이터를 저장하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 7항에 있어서,

상기 테스트 모드 MRS 유닛은

상기 복수 단계의 셋 신호를 인가받아 반논리곱 연산 결과를 출력하는 NAND 게이트;

상기 NAND 게이트의 출력 신호를 인가받아 반전된 값을 출력하는 제1 인버터;

상기 제2 셋/리셋 신호를 인가받아 반전된 값을 출력하는 제2 인버터;

상기 제2 인버터의 출력 신호가 게이트에 인가되고 전원 전압(VDD)이 소오스에 연결되는 제1 PMOS 트랜지스터;

상기 NAND 게이트의 출력 신호가 제2 PMOS 트랜지스터의 게이트에 인가되고 상기 제1 인버터의 출력 신호가 NMOS 트랜지스터의 게이트에 인가되는 전송 게이트;

상기 셋/리셋 마스터 신호를 인가받아 반전시킨 후에 상기 전송 게이트의 일측에 출력하는 제3 인버터;

상기 전송 게이트의 타측과 상기 제1 PMOS 트랜지스터의 드레인이 연결되어 상기 전송 게이트의 출력 신호를 인가받아 반전시킨 후 데이터를 저장하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서,

상기 테스트 모드 MRS 유닛은

초기에 상기 제2 셋/리셋 신호가 하이 레벨로 인가되면 상기 테스트 제어 신호가 로우 레벨로 출력되어 상기 반도체 메모리 내 해당 블록에 테스트 MRS 항목이 인가되지 않고,

상기 복수 단계의 셋 신호들의 조합에 따라 상기 테스트 제어 신호가 하이 레벨로 출력되어 상기 해당 블록에 상기 테스트 MRS 항목이 인가되며,

다음 블록의 테스트를 위하여 셋/리셋 마스터 신호가 로우 레벨로 인가되면 상기 테스트 제어 신호는 로우 레벨로 출력되어 테스트 모드 MRS 해당 유닛의 선택이 해제되어 상기 테스트 MRS 항목이 인가되지 않는 것을 특징으로 하는 반도체 메모리 장치.
제 11항에 있어서,

상기 테스트 MRS 항목은

상기 반도체 메모리 내부의 개별적인 블록의 시간 지연 마진이나 데이터 경로의 자유도 등을 테스트하는 것을 특징으로 하는 반도체 메모리 장치.
외부로부터 인가되는 명령 신호들을 조합하여 테스트 신호를 발생하는 제어 신호 발생부;

상기 테스트 신호에 응답하여 외부로부터 인가되는 모드 설정 신호를 입력하고 상기 모드 설정 신호가 개별적 셋/리셋을 지정하는 신호이면 셋/리셋 신호를 발생하는 셋/리셋 신호 발생부;

상기 테스트 신호에 응답하여 모드 설정 신호를 저장한 후에 출력하는 테스트 로직부;

상기 테스트 로직부의 출력 신호를 조합하여 복수개의 셋 신호와 리셋 신호를 생성하고 상기 모드 설정 신호들 값의 변화가 검출되면 상태가 변경되는 복수개의 테스트 제어 신호들을 발생하는 테스트 제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 13항에 있어서,

상기 셋/리셋 신호 발생부는

상기 테스트 신호에 응답하여 외부로부터 인가되는 상기 모드 설정 신호를 래치하는 래치부로부터 상기 모드 설정 신호를 인가받아 상기 셋/리셋 신호를 발생하는 셋/리셋 신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 14항에 있어서,

상기 테스트 로직부는

상기 테스트 신호에 응답하여 순차적으로 인가되는 모드 설정 신호를 저장하고 상기 모드 설정 신호의 저장이 완료되면 상기 저장된 모드 설정 신호를 조합하여 복수개의 제어 신호들을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
제 13항에 있어서,

상기 테스트 로직부는

상기 모드 설정 신호, 상기 테스트 신호, 클럭 신호를 인가받아 테스트 모드에 진입하기 위한 테스트 모드 인에이블 신호를 출력하는 테스트 모드 인에이블부;

상기 클럭 신호, 상기 테스트 모드 인에이블 신호를 인가받아 순차적으로 테스트 MRS를 인에이블시키는 테스트 MRS 인에이블 펄스를 발생시키는 MRS 인에이블 펄스 발생부;

상기 모드 설정 신호, 상기 테스트 MRS 인에이블 펄스 신호, 상기 테스트 모드 인에이블 신호를 인가받아 복수 단계의 셋 신호들을 출력하는 복수 단계 MRS 로직들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 16항에 있어서,

상기 복수 단계 MRS 로직은

상기 테스트 모드 인에이블 신호를 인가받아 테스트 모드에 진입하고, 상기 모드 설정 신호와 상기 테스트 MRS 인에이블 펄스를 각각 인가받아 상기 복수 단계의 셋 신호들을 출력하는 복수개의 D플립플롭들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 17항에 있어서,

상기 테스트 제어 신호 발생부는

상기 복수 단계의 셋 신호들의 조합이 입력단에 인가되고, 상기 셋/리셋 신호가 제어단에 인가되어 상기 테스트 제어 신호들을 각각 출력하는 복수개의 테스트 모드 MRS 유닛들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 18항에 있어서,

상기 테스트 제어 신호 발생부는

상기 복수 단계의 셋 신호들의 조합에 따라 특정 테스트 모드 MRS 유닛이 선택되어 상기 테스트 제어 신호가 하이 레벨을 유지하면 반도체 메모리 장치 내부 의 테스트 대상 해당 블록의 테스트 모드를 유지하고, 로우 레벨로 반전이 되면 상기 해당 블록의 테스트 모드 MRS가 리셋이 되어 테스트 모드를 종료하는 것을 특징으로 하는 반도체 메모리 장치.
제 18항에 있어서,

상기 테스트 모드 MRS 유닛은

상기 복수 단계의 셋 신호들을 인가받아 반논리곱 연산하여 리셋 신호를 출력하는 NAND 게이트;

상기 NAND 게이트의 출력 신호를 인가받아 반전시켜 셋 신호를 출력하는 제1 인버터;

상기 셋/리셋 신호를 인가받아 반전시켜 출력하는 제2 인버터;

소오스에는 전원이 인가되고 게이트에는 상기 제2 인버터의 출력 신호가 인가되어 스위치 동작을 하는 제1 PMOS 트랜지스터;

상기 제1 PMOS 트랜지스터의 드레인의 출력값을 인가받아 상기 리셋 신호와 상기 셋 신호의 제어에 의해 반전시켜 출력하는 제1단의 Clocked 인버터;

상기 제1단의 Clocked 인버터의 출력값을 인가받아 상기 리셋 신호와 상기 셋 신호의 제어에 의해 반전시켜 출력하는 제2단의 Clocked 인버터;

상기 셋/리셋 신호를 인가받아 반전시켜 출력하는 제3 인버터;

상기 제2단의 Clocked 인버터의 출력 신호가 드레인에 인가되고 소오스에는 전원이 인가되며 게이트에는 상기 제3 인버터의 출력 신호가 인가되는 제2 PMOS 트랜지스터;

상기 제2단의 Clocked 인버터의 출력 신호를 인가받아 반전시켜 출력하는 제4 인버터;

상기 제4 인버터의 출력값을 인가받아 상기 리셋 신호와 상기 셋 신호의 제어에 의해 반전시켜 출력하는 제3단의 Clocked 인버터;

상기 제3단의 Clocked 인버터의 출력값을 인가받아 상기 리셋 신호와 상기 셋 신호의 제어에 의해 반전시켜 출력하는 제4단의 Clocked 인버터;

상기 제1 PMOS 트랜지스터의 드레인에 연결되어 상기 제4단의 Clocked 인버터의 출력 신호를 인가받아 반전시켜 테스트 제어 신호를 출력하는 제5 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 20항에 있어서,

상기 테스트 모드 MRS 유닛은

초기에 상기 셋/리셋 신호가 하이 레벨로 인가되면 상기 테스트 제어 신호가 로우 레벨로 출력되어 상기 반도체 메모리 내 해당 블록에 테스트 MRS 항목이 인가되지 않고,

상기 복수 단계의 셋 신호들의 조합에 따라 상기 테스트 제어 신호가 하이 레벨로 출력되어 상기 해당 블록에 상기 테스트 MRS 항목이 인가되며,

다음 블록의 테스트를 위하여 상기 셋 신호가 로우 레벨로 인가되었다가 다시 하이 레벨로 천이되면 상기 테스트 제어 신호는 로우 레벨로 출력되어 상기 테스트 모드 MRS 해당 유닛의 선택이 해제되어 상기 테스트 MRS 항목이 인가되지 않는 것을 특징으로 하는 반도체 메모리 장치.
제 21항에 있어서,

상기 테스트 MRS 항목은

상기 반도체 메모리 내부의 개별적인 블록의 시간 지연 마진이나 데이터 경로 등의 자유도 등을 테스트하는 것을 특징으로 하는 반도체 메모리 장치.
제 21항에 있어서,

상기 테스트 모드 MRS 유닛은

상기 테스트 제어 신호의 값을 자체적으로 바꿀 수 있도록 함으로써 테스트 모드 MRS 해당 유닛의 선택과 상기 반도체 메모리 장치 내 해당 블록에 테스트 MRS 항목의 인가 여부를 결정하는 것을 특징으로 하는 반도체 메모리 장치.