JP2012155772A

JP2012155772A - 抵抗変化メモリのテスト装置、方法および抵抗変化メモリ装置

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Publication number: JP2012155772A
Application number: JP2011011059A
Authority: JP
Inventors: Kazuaki Kawaguchi; 一昭川口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-01-21
Filing date: 2011-01-21
Publication date: 2012-08-16

Abstract

【課題】任意のテストサイクルにおけるサイクル時間を局所的に自由に調整するとともにチップサイズ、テストコストを削減する。
【解決手段】シフトレジスタ回路の出力と第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第２のライトイネーブル信号を発生し、第１および第２のライトイネーブル信号を用いて信号変化する時間間隔が局所的に前記第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、発生した複数のコア制御信号を用いて抵抗変化メモリの動作確認を行う。
【選択図】図５

Description

本発明の実施形態は、抵抗変化メモリ（ＲｅＲＡＭ）のテスト容易化技術に関するものである。

抵抗変化メモリ（ＲｅＲＡＭ：Resistive Random Access Memory ）は、電圧によって抵抗が変化する材料を用いた半導体メモリであり、フラッシュメモリの後継として注目されている。

特開平０９−５３９５号公報

本発明の一つの実施形態は、任意のテストサイクルにおけるサイクル時間を局所的に自由に調整することを可能とし、さらにチップサイズ、テストコストが削減される抵抗変化メモリのテスト装置、方法および抵抗変化メモリ装置を提供することを目的とする。

本発明の一つの実施形態によれば、複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いて複数のシーケンスの各開始時点に対応して前記複数のコア制御信号の１つを変化させることにより、ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御を行う抵抗変化メモリの動作確認テストを行う。第１のシフトレジスタ回路は、複数のシーケンスに対応するシフト段数を有し、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応するシフト段がアサートに初期設定され、他のシフト段がネゲートに初期設定される。シフトパルス発生回路は、この第１のシフトレジスタ回路の出力と、一定周期で信号変化する第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して自己発生パルスを発生させ、発生した自己パルスと第１のライトイネーブル信号とを合成してシフトパルスとして発生する。ライトイネーブル信号発生部は、前記第１のシフトレジスタ回路の出力と前記第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第２のライトイネーブル信号を発生する。複数個の第２のシフトレジスタ回路は、前記シフトパルスによってシフト動作を行う複数段のレジスタを夫々有し、発生させるコア制御信号が夫々初期設定される。複数のコア制御信号生成回路は、第１のラッチ回路と、第２のラッチ回路と、第３のラッチ回路と、セレクタ回路とを夫々備え、第１のラッチ回路は第２のシフトレジスタ回路の最終段出力を第１のライトイネーブル信号によってラッチする。第２のラッチ回路は、第２のシフトレジスタ回路の最終段の１段前の出力を第１のライトイネーブル信号によってラッチする。第３のラッチ回路は、第２のラッチ回路の出力を第２ライトイネーブル信号によってラッチする。セレクタ回路は、第１および第２ライトイネーブル信号によって形成したスイッチ信号によって前記第２及び第３のラッチ回路の出力を選択して前記コア制御信号として出力する。

図１は、ＲｅＲＡＭのメモリセルアレイの構成と、ローデコーダおよびカラムデコーダの回路構成例を示す図。図２は、コア制御信号およびワード線およびビット線の動作波形例を示す図。図３は、１つのライトイネーブル信号を用いた場合のテスタのオートモードにおける動作波形図。図４は、第１の実施の形態にかかるテスタ回路のオートモードにおける動作波形図。図５は、第１の実施の形態におけるテスタ回路の構成例を示す図。図６は、第１の実施の形態における個別テスト回路の内部構成例を示す図。図７は、/WE2・WESFR発生回路の内部構成例を示す図。図８は、VROWUP信号を生成するための各種信号波形を示すタイムチャート。図９は、WLDVSEL信号を生成するための各種信号波形を示すイムチャート。図１０は、BLSEL信号を生成するための各種信号波形を示すタイムチャート。図１１は、テスト回路とＲｅＲＡＭとの接続関係を示す図である。図１２は、遅延回路の具体例を示す図。図１３は、遅延回路の切替動作を示す図。図１４は、テスタ回路が内蔵されたＲｅＲＡＭ装置の回路構成例を示す図。

ＲｅＲＡＭなどの半導体メモリの動作確認試験においては、テスタを被試験デバイスとしての半導体メモリに接続し、テスタで半導体メモリで使用される各種コマンドを発生させて半導体メモリに入力し、半導体メモリからの出力を確認するような手法をとることが多い。

このような半導体メモリの動作確認試験では、近年、半導体メモリの大容量化および縮小化に伴い、半導体メモリの同測数の増加およびテストの長時間化が問題視されている。テストの長時間化は半導体メモリの生産数量を制限するのみでなく、コスト高となることから、改善が急務となっている。

そこで、最近は、例えばチップイネーブルピン/CE、コマンドラッチイネーブルピンCLE、アドレスラッチイネーブルピンALE、ライトイネーブルピン/WE、I/OポートピンIOn-0等のコマンドピンおよびデータピンを用いて、出力するコマンド設定およびサイクル制御を行うオートモードが搭載されたテスタを使用して半導体メモリのテストを行うことが多く、オートモードを使用した場合は、使用するピン数が削減され、半導体メモリの同測数の増加が可能となる。

このようなオートモードが搭載されたテスタにおいては、コマンド設定の制御サイクルをライトイネーブルピン/WEのＬへの切り替わりに同期させているが、ライトイネーブルピン/WEは一定サイクルでＬへ切り替わる信号であるため、テストサイクル時間の最小間隔がこのライトイネーブルピン/WEのサイクルによって決められてしまい、テストサイクル時間をライトイネーブルピン/WEによって決められる最小テストサイクル時間よりも局所的に短くするといった動作確認試験を行うことができず、ＲｅＲＡＭの動作確認に不便をきたしていた。

ＲｅＲＡＭにおいては、ワード線ＷＬおよびビット線ＢＬの活性、非活性に特殊な制御を行っており、ワード線ＷＬの制御とビット線の制御との間の時間間隔をいかに縮めるかがＲｅＲＡＭのスイッチング速度に大きな影響を与える。しかしながら、上記した通常のオートモードでは、テストサイクル時間を上記したライトイネーブルピン/WEによって決められる最小テストサイクル時間よりも短くすることができず、ワード線ＷＬの制御とビット線の制御との間の時間間隔などのチューニングを行うことができないため、これらの限界時間の確認およびスクリーニングテストを行うことができないといった問題が発生し、大きな問題となっている。

以下に添付図面を参照して、本発明の実施の形態にかかる抵抗変化メモリのテスト装置、方法および抵抗変化メモリ装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、不揮発性半導体メモリとしてのＲｅＲＡＭ（Resistive RAM）のメモリセルアレイの構成と、ローデコーダ１０およびカラムデコーダ２０の回路構成例を示すものである。図１に示すセルアレイでは、複数のワード線ＷＬと、複数のビット線ＢＬとの各交差位置にメモリセルＭが設けられている。図１の場合は、セルアレイは３×３の場合について示しており、ワード線ＷＬ〈０〉〜ＷＬ〈２〉とビット線ＢＬ〈０〉〜ＢＬ〈２〉との各交差位置にメモリセルＭが設けられている。各メモリセルＭは、可変抵抗素子ＶＲと、整流素子としてのダイオードＤとの直列接続によって構成されている。可変抵抗素子ＶＲは、一端がワード線ＷＬに接続され、他端がダイオードＤを介してビット線ＢＬに接続されている。

可変抵抗素子ＶＲは、低抵抗状態を書込み状態（例えば“１”）、高抵抗状態を消去状態（例えば“０”）としており、低抵抗状態のメモリセルＭを高抵抗状態にする“０”書き込み動作を消去（或いはリセット）動作、高抵抗状態のセルを低抵抗状態にする“１”書き込み動作を書き込み（或いはセット）動作という。

各ワード線ＷＬは、夫々ローデコーダ１０に接続され、各ビット線ＢＬは、夫々カラムデコーダ２０に接続されている。図１では、ビット線に正バイアスを与えたときに、整流素子が順バイアスとなるメモリセル配置を示しているが、ワード線に正バイアスを与えたときに、整流素子が順バイアスとなるメモリセル配置を採用してもよい。

各ローデコーダ１０は、ＶＲＯＷ発生器１１と、メインＷＬドライバ１２と、ＷＬＤＶドライバ１３と、ローゲート回路１４とを有している。ＶＲＯＷ発生器１１は、コア制御信号としてのVROWUP信号からVROW信号を生成する。メインＷＬドライバ１２は、ローアドレス信号からMWL信号を生成する。ＷＬＤＶドライバ１３は、コア制御信号としてのWLDVSEL信号、VROW信号およびローアドレス信号からWLDV信号を生成する。ローゲート回路１４は、ＮＯＴ回路１４ａと、Ｐチャネル型ＭＯＳＦＥＴ１４ｂと、Ｎチャネル型ＭＯＳＦＥＴ１４ｃと、Ｐチャネル型ＭＯＳＦＥＴ１４ｄとを備えている。Ｐチャネル型ＭＯＳＦＥＴ１４ｂのゲートには、MWL信号がＮＯＴ回路１４ａを介して入力されているので、Ｐチャネル型ＭＯＳＦＥＴ１４ｂおよびＮチャネル型ＭＯＳＦＥＴ１４ｃの組と、Ｐチャネル型ＭＯＳＦＥＴ１４ｄとが、MWL信号に基づいて相補的に動作する。

各カラムデコーダ２０は、カラムデータ制御部２１と、カラムアドレスデコーダ２２と、カラムゲート回路２３とを備えている。カラムデータ制御部２１は、コア制御信号としてのBLSEL信号およびカラムアドレス信号からDSA信号を発生する。カラムアドレスデコーダ２２は、カラムアドレス信号をデコードし、デコード結果としてのMBL信号を出力する。カラムゲート回路２３は、Ｐチャネル型ＭＯＳＦＥＴ２３ａと、Ｎチャネル型ＭＯＳＦＥＴ２３ｂと、ＮＯＴ２３ｃと、Ｎチャネル型ＭＯＳＦＥＴ２３ｄとを備えている。Ｎチャネル型ＭＯＳＦＥＴ２３ｄのゲートには、カラムアドレスデコーダ２２の出力が、ＮＯＴ回路２３ｃを介して入力されているので、Ｐチャネル型ＭＯＳＦＥＴ２３ａおよびＮチャネル型ＭＯＳＦＥＴ２３ｄの組と、Ｎチャネル型ＭＯＳＦＥＴ２３ｂとが、カラムアドレスデコーダ２２の出力に基づいて相補的に動作する。

図２は、コア制御信号（VROWUP、WLDVSEL、BLSEL）の変化に基づくワード線ＷＬおよびビット線ＢＬの活性化/非活性化の動作波形例を示すものである。ここで、VROWUP信号は全ワード線ＷＬおよび全ビット線ＢＬの制御を行う信号であり、WLDVSEL信号は選択ワード線ＷＬの制御を行う信号であり、BLSEL信号は選択ビット線ＢＬの制御を行う信号である。

初期状態では、すべてのワード線ＷＬおよびビット線ＢＬを接地（ＧＮＤ）レベルＶssとする。まず、ローアドレス信号によって全てのワード線を選択し、VROWUP信号をＬからＨに切り替えることで、全ワード線（選択ワード線および非選択ワード線）をダイオードＤの閾値電圧Ｖth以上の電圧ＶWLに設定し、全ビット線ＢＬを電圧ＶBLL（Ｖss＜ＶBLL＜ＶBLH）に上昇させる。全ビット線ＢＬを電圧ＶBLLに上昇し、電圧ＶWLとの電位差を縮めることにより、非選択セルにおけるＢＬ−ＷＬ間のリーク電流を低減できる。具体的には、全てのワード線ＷＬを選択するローアドレス信号を与えることによって全ローデコーダ１０のメインＷＬドライバ１２から出力されるMWL信号をＬにして全ローデコーダ１０のＰチャネル型ＭＯＳＦＥＴ１４ｄをオンにする。VROWUP信号がＨに切り替わると、Ｐチャネル型ＭＯＳＦＥＴ１４ｄによって全てのワード線ＷＬがＨになる。

つぎに、カラムアドレス信号によって所要のビット線を選択し、BLSEL信号をＬからＨに切り替えることで、選択ビット線ＢＬのみをダイオードＤの閾値電圧Ｖth以上の電圧ＶBLHに上昇させる。具体的には、所要のビット線ＢＬを選択するカラムアドレス信号を与えることによって選択ビット線に対応するカラムデコーダ２０のカラムアドレスデコーダ２２から出力されるMBL信号をＬにしてＰチャネル型ＭＯＳＦＥＴ２３ａおよびＮチャネル型ＭＯＳＦＥＴ２３ｃをオンにする。BLSEL信号がＨに切り替わると、Ｐチャネル型ＭＯＳＦＥＴ２３ａおよびＮチャネル型ＭＯＳＦＥＴ２３ｃによって選択ビット線ＢＬのみがＨになる。

さらに、ローアドレス信号によって所要のワード線を選択し、WLDVSEL信号をＬからＨに切り替えることで、選択ワード線ＷＬのみをＶssに放電する。具体的には、所要のワード線を選択するローアドレス信号を与えることによって選択ワード線ＷＬに対応するローデコーダ１０のメインＷＬドライバ１２から出力されるMWL信号をＨにして選択ワード線ＷＬに対応するローデコーダ１０のＰチャネル型ＭＯＳＦＥＴ１４ｂおよびＮチャネル型ＭＯＳＦＥＴ１４ｃをオンにする。WLDVSEL信号がＨに切り替わると、Ｐチャネル型ＭＯＳＦＥＴ１４ｂおよびＮチャネル型ＭＯＳＦＥＴ１４ｃによって選択ビット線のみがＶssまでたち下がり、Ｌになる。

これにより、任意のメモリセルＭが選択され、選択されたメモリセルＭに対し、セット、リセット、リード、ベリファイ等を含む所望の任意のセルアクセス動作を行わせることができる。このようなセルアクセス動作が終了すると、まず、BLSEL信号をＬへ切替えることにより、選択ビット線ＢＬを電圧ＶBLLまで下降させる。つぎに、VROWUP信号をＬへ切替えることで、全ワード線ＷＬおよび全ビット線ＢＬをＶssに立ち下げ、Ｌにする。WLDVSEL信号は、VROWUP信号をＬへ切替えた後、Ｌに立ち下げる。

ＲｅＲＡＭにおいては、ワード線およびビット線の活性、非活性の際に、アクティブ時においては、(1)全ワード線をＬ→Ｈに切替え、(2)選択ビット線をＬ→Ｈに切替え、（3）選択ワード線をＬに切り替える３段階の動作、またプリチャージ時は、(1)選択ビット線をＨ→Ｌに切替え、非選択ワード線をＨ→Ｌに切替える２段階の動作を採用しており、このような特殊な制御を用いることにより、セルに流れる電流を低減でき、安定したセルの動作を実現できる。

このような特殊なワードＷＬおよびビット線ＢＬの制御を行うＲｅＲＡＭの動作確認テストにおいては、例えばチップイネーブルピン（/CE）、コマンドラッチイネーブルピン（CLE）、アドレスラッチイネーブルピン（ALE）、ライトイネーブルピン（/WE）、I/Oポートピン（IO<n:0> nは任意の自然数）等のコマンドおよびデータピンを用いて、出力するコマンドの設定およびサイクル制御を行うオートモードが一般的に用いられており、このオートモードを使用することにより使用するピン数を削減して、半導体メモリチップの同測数（同時測定数）を増加させることが可能となる。

図３は、１本のライトイネーブル信号（/WE）を用いた場合のオートモードにおける動作波形図の一例を示すものである。図３に示すオートモードにおいては、チップイネーブル信号（/CE）をＬにした状態で動作が実行される。また、コマンドラッチイネーブル信号（CLE）がＨのときにデータ入力コマンド「００（１６進数）」が入力され、この後アドレスラッチイネーブル信号（ALE）がＨのときに、任意のカラムアドレス、ローアドレスが入力される。その後、コマンドラッチイネーブル信号（CLE）がＨのときに、例えばオートリードコマンド「３０（１６進数）」が入力されることによりオートリードコマンドが受付けられ、ライトイネーブル信号（/WE）のＬへの切替りのタイミングに同期して、前述のVROWUP信号、WLDVSEL信号、BLSEL信号などのメモリコアの制御を行うコア制御信号の切替えを実行する。

このように、VROWUP信号、WLDVSEL信号、BLSEL信号などのコア制御信号は、/WE信号に同期するように作成されており、各種コア制御信号の切替えタイミング（Ｌ→ＨまたはＨ→Ｌ）は/WE信号のＬへの切替りに同期している。すなわち、各種コア制御信号によって実行される制御サイクル毎の開始時点を/WE信号のＬへの切替りに同期させるようにしている。しかしながら、/WE信号におけるＬに切替わるタイミングを制御サイクル毎に変更することが困難であるので、１本の/WE信号を用いた場合は、任意の制御サイクルで、すなわち任意のシーケンスで局所的にサイクル時間を変更させることができない。このように、１本の/WE信号を用いた場合は、図３に示すように、制御サイクルの間隔、すなわち各シーケンス０〜シーケンスｎの間隔は一定である。シーケンスとは、VROWUP信号、WLDVSEL信号、BLSEL信号などのコア制御信号の任意の１つが変化してから他の１つが変化するまでの期間をいう。

特に、ＲｅＲＡＭにおけるワード線ＷＬおよびビット線ＢＬの活性、非活性では、上述したような特殊な制御を行っているが、１本のライトイネーブル信号（/WE）を用いた場合は、ワード線ＷＬの制御とビット線ＢＬの制御との間の時間間隔（図２における時間Ａ，時間Ｂ、時間Ｃなど）を/WE信号の信号周期Ｔより短くしたチューニングができないため、これらの限界時間の確認およびスクリーニングテストを行うことができないといった問題が発生している。

図４は、第１の実施の形態におけるオートモードの動作波形図を示すものである。この第１の実施の形態においては、ライトイネーブル信号として、第１ライトイネーブル信号（/WE）の他に、第２ライトイネーブル信号（/WE2）を追加している。図３の場合は、全てのシーケンスの開始（終了）が第１ライトイネーブル信号（/WE）のＨ（ネゲート）からＬ（アサート）への切替りに同期している。これに対し、図４の場合は、シーケンス１、シーケンス３の開始は第１ライトイネーブル信号（/WE）のＬ切替りに同期しているが、シーケンス２の開始は第２ライトイネーブル信号（/WE2）のＬ切替りに同期しており、時間Ａを/WE信号の周期よりも短く設定できている。

このように、第１ライトイネーブル信号（/WE）に依存せず自由なタイミングでの信号発生が可能な第２ライトイネーブル信号（/WE2）を新たに設けることにより、制御サイクル時間を変更したいシーケンスが終了するタイミングを、第２ライトイネーブル信号（/WE2）のＬ切替りタイミングにより決定することにより、任意の制御サイクルにおけるサイクル時間を局所的に自由に設定することが可能となる。

ここで、図４に示すようにシーケンス１のサイクル時間を調整した場合においては、図２における時間Ａを調整することが可能となり、同様の制御を用いれば時間Ｂ、図２に示す時間Ｃを調整することも可能となる。従って、ワード線ＷＬおよびビット線ＢＬの制御の切替りのサイクル時間のチューニングが可能となり、これらの限界時間の確認およびスクリーニングテストが容易に実現できる。

図５に、第１ライトイネーブル信号（/WE）および第２ライトイネーブル信号（/WE2）を用いたオートモードによるテストを実施するためのテスタ回路のコア制御信号発生部分の構成例を示す。本テスタ回路３０は、所要のコア制御信号の個数に対応する複数の個別テスト回路３０−１〜３０−３と、/WE2・WESFR発生回路７０とを備える。図５の場合は、コア制御信号としての３つの信号（VROWUP信号、WLDVSEL信号、BLSEL信号）を発生するための３つの個別テスト回路３０−１〜３０−３を示している。各個別テスト回路３０−１〜３０−３は、同一構成であり、シーケンスメモリ回路４０、シフトレジスタ回路５０および/WE/WE2制御切替回路６０により夫々構成されている。また、３つの個別テスト回路３０−１〜３０−３に共用される/WE2・WESFR発生回路７０が備えられている。第２ライトイネーブル信号（/WE2）は、テスト回路３０内の/WE2・WESFR発生回路７０によって自己発生されている。

図６は、シーケンスメモリ回路４０、シフトレジスタ回路５０および/WE/WE2制御切替回路６０の内部構成例を示すものである。図７は、/WE2・WESFR発生回路７０の内部構成を示すものである。

まず、図７の/WE2・WESFR発生回路７０について説明する。/WE2・WESFR発生回路７０は、コマンド（CMD55_WE2）とデータDa1-nと第１ライトイネーブル信号/WE信号に基づいてシフト制御信号WESFRおよび第２ライトイネーブル信号/WE2を作成し、作成したシフト制御信号WESFRをシフトレジスタ回路５０に入力し、作成した第２ライトイネーブル信号/WE2を/WE/WE2制御切替回路６０に入力する。シフト制御信号WESFRは、シフトレジスタ回路５０にシフト動作を行わせるためのシフトクロックとして使用される。

図７に示すように、/WE2・WESFR発生回路７０は、シーケンスメモリ回路７１と、シフトレジスタ回路７２と、パルス自己発生回路７３と、ＮＡＮＤ回路７４と、/WE2発生回路７５とから構成されている。パルス自己発生回路７３は、遅延回路７３ａ、遅延回路７３ｂ、ＮＡＮＤ回路７３ｃ、遅延回路７３ｄ、ＮＯＴ回路７３ｅ、ＯＲ回路７３ｆから構成されている。/WE2発生回路７５は、遅延回路７５ａ、ＮＯＴ回路７５ｂ、遅延回路７３ｂ、ＯＲ回路７５ｃから構成されている。

シーケンスメモリ回路７１は、シフトレジスタ回路７２の各段のレジスタに初期値をロードするためのメモリであり、シフトレジスタ回路７２の段数より１段少ない段数に対応する記憶ビット数を有する。シーケンスメモリ回路７１は、コマンド（CMD55_WE2）の入力をトリガとしてデータDa1-Danが書き込まれる。シーケンスメモリ回路７１には、/WE2信号が入るサイクルのみを１にするようなデータDa1-Danを書き込む。シーケンスメモリ回路７１では、データDa1が書き込まれるメモリ７１−１をシーケンス１とし、データDa2が書き込まれるメモリ７１−２をシーケンス２とし、…、データDanが書き込まれるメモリをシーケンスｎとする。

シーケンスメモリ回路７１に記憶されたｎビットのデータは、シフトレジスタ回路７２の各段のレジスタに初期値SEQWE1〜SEQWEnとして書き込まれる。SEQWE1がシーケンス１に対応し、SEQWE2がシーケンス２に対応し、SEQWEnがシーケンスｎに対応する。シフトレジスタ回路７２は、シフト制御信号WESFRのＨからＬへの立ち下がりに基づいてシフト動作を行うもので、シーケンスメモリ回路７１の記憶ビット数より１段多いシフト段数を有する。すなわち、シフトレジスタ回路７２においては、最終段のレジスタ７２−０には、シーケンスメモリ回路７１からのデータセット入力は行われない。シフトレジスタ回路７２の最終段のレジスタ７２−０は、シーケンス０に対応している。シフトレジスタ回路７２においては、複数個のシーケンス単位の繰り返し動作を行うために、最終段のレジスタ７２−０の出力が初段のレジスタ７２−ｎの入力に帰還入力されている。シフトレジスタ回路７２の最終段のレジスタ７２−０の出力は、第１WE2検知信号としてパルス自己発生回路７３に入力されている。また、シフトレジスタ回路７２の最終段より１段前のレジスタ７２−１の出力は、第２WE2検知信号として/WE2発生回路７５に入力されている。

パルス自己発生回路７３は、第１WE2検知信号に基づいて自己発生パルスWE2PLSをＯＲ回路７３ｆから出力するための回路であり、ＯＲ回路７３ｆから出力された自己発生パルスWE2PLSは、ＮＡＮＤ回路７４によって第１ライトイネーブル信号/WEとＮＡＮＤがとられて、正論理のシフト制御信号WESFRとして出力される。パルス自己発生回路７３においては、ＮＡＮＤ回路７３ｃによって、第１WE2検知信号を遅延回路７３ａでα時間遅延させた第１WE2検知遅延信号と、第１ライトイネーブル信号/WEを遅延回路７３ｂで時間α遅延させた/WEDLY信号とのＮＡＮＤをとることで、第１WE2検知遅延信号がＨの期間中のみに、/WEDLY信号のＬからＨへの立ち上がりを捉える。

そして、ＮＡＮＤ回路７３ｃの出力を遅延回路７３ｄで時間βだけ遅延させることで、ＯＲ回路７３ｆから出力される自己発生パルスWE2PLSのメーク時間を調整する。また、ＮＯＴ回路７３ｅによって遅延回路７３ｄの出力を反転する。さらに、ＯＲ回路７３ｆによって、ＮＯＴ回路７３ｅの出力と、ＮＡＮＤ回路７３ｃの出力の論理和をとることで、/WEDLY信号の立ち下がりから時間βの期間だけアサートになる自己発生パルスWE2PLSを形成する。ＮＡＮＤ回路７４では、第１のライトイネーブル信号/WEに自己発生パルスWE2PLSが付加された正論理のシフト制御信号（シフトパルス）WESFRを発生し、発生したシフト制御信号WESFRをシフトレジスタ回路７２およびシフトレジスタ回路５０に入力する。

/WE2発生回路７５においては、遅延回路７５ａによって第２WE2検知信号を時間α遅延し、ＮＯＴ回路７５ｂによって遅延回路７５ａの出力を反転する。そして、ＯＲ回路７５ｃによって、ＮＯＴ回路７５ｂの出力である第２WE2検知遅延信号と、第１ライトイネーブル信号/WEを遅延回路７３ｂで時間α遅延させた/WEDLY信号との論理和をとることで、第２ライトイネーブル信号/WE2を発生する。

つぎに、図５、図６を用いてVROWUP信号を発生する個別テスト回路３０−１の構成について説明する。他の個別テスト回路３０−２、３０−３の構成は、個別テスト回路３０−１と同様であり、重複する説明は省略する。シーケンスメモリ回路４０は、先に説明したシーケンスメモリ回路７１と同様の構成を有し、シフトレジスタ回路５０の段数に対応する記憶ビット数を有する。シーケンスメモリ回路４０は、シフトレジスタ回路５０の各段のレジスタに初期値SEQ1−SEQnをロードするためのメモリであり、シーケンスメモリ回路４０には、パラメータセットコマンド（CMD55_VROWUP）の入力をトリガとしてデータDb1-Dbnが書き込まれる。この実施の形態においては、例えば、図４に示したシーケンス０の期間に、シーケンスメモリ回路４０の記憶データをシフトレジスタ回路５０に初期値としてロードする。

図４に示すように、VROWUP信号は、シーケンス１の期間にＨ、シーケンス２の期間にＨ、シーケンス３の期間にＨであり、このような信号波形を所望する場合は、シーケンスメモリ回路４０のデータDb1、Db2、Db3に「１」、「１」、「１」を記憶する。因みに、WLDVSEL信号は、シーケンス１の期間にＬ、シーケンス２の期間にＬ、シーケンス３の期間にＨであるので、シーケンスメモリ回路４０のデータDb1、Db2、Db3に「０」、「０」、「１」を記憶する。同様に、BLSEL信号は、シーケンス１の期間にＬ、シーケンス２の期間にＨ、シーケンス３の期間にＨであるので、シーケンスメモリ回路４０のデータDb1、Db2、Db3に「０」、「１」、「１」を記憶する。

シフトレジスタ回路５０は、/WE2・WESFR発生回路７０から入力されるシフト制御信号WESFRに基づいてシフト動作を行うもので、複数のシーケンス単位の繰り返し動作を行うために、最終段のレジスタの出力（レジスタ信号Ａ）が初段のレジスタの入力に帰還入力されている。

/WE/WE2制御切替回路６０は、ＮＯＴ回路６１と、２個の２入力ＮＡＮＤ回路６２ａ、６２ｂから構成されるセットリセットフリップフロップ（ＳＲＦＦ）６２と、２個のクロックドＮＯＴ回路６３ａ、６３ｂおよび１個のＮＯＴ回路６３ｃから構成されるレジスタ回路（ラッチ回路）６３と、ＮＯＴ回路６４と、２個のクロックドＮＯＴ回路６５ａ、６５ｂおよび１個のＮＯＴ回路６５ｃから構成される第１段レジスタ回路（第１段ラッチ回路）６５と、２個のクロックドＮＯＴ回路６６ａ、６６ｂおよび１個のＮＯＴ回路６６ｃから構成される第２段レジスタ回路（第２段ラッチ回路）６６と、２個のクロックドＮＯＴ回路６７ａ、６７ｂおよび１個のＮＯＴ回路６７ｃから構成される第３段レジスタ回路（第３段ラッチ回路）６７と、２個のクロックドＮＯＴ回路６８ａ、６８ｂおよび２個のＮＯＴ回路６８ｃ、６８ｄから構成されるセレクタ回路６８とを備えている。

レジスタ回路６３には、シフトレジスタ回路５０の最終段の出力（レジスタ信号Ａ）が入力されており、クロックドＮＯＴ回路６３ａ、６３ｂに第１ライトイネーブル信号/WEが入力されているので、レジスタ回路６３は、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ａ）をその出力（レジスタ信号Ｃ）に転送する。

第１段レジスタ回路６５には、シフトレジスタ回路５０の最終段より１段前の出力（レジスタ信号Ｂ）が入力されており、クロックドＮＯＴ回路６５ａ、６５ｂに第１ライトイネーブル信号/WEが入力されているので、第１段レジスタ回路６５は、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ｂ）をその出力（レジスタ信号Ｄ）に転送する。

第２段レジスタ回路６６には、レジスタ信号Ｄが入力されており、クロックドＮＯＴ回路６６ａ、６６ｂに第２ライトイネーブル信号/WE2が入力されているので、第２段レジスタ回路６６は、第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号（レジスタ信号Ｄ）をその出力に転送する。同様に、第３段レジスタ回路６７には、第２段レジスタ回路６６回路の出力が入力されており、クロックドＮＯＴ回路６７ａ、６７ｂに第２ライトイネーブル信号/WE2が入力されているので、第３段レジスタ回路６７は、第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号をその出力（レジスタ信号Ｅ）に転送する。

ＳＲＦＦ６２は、第１ライトイネーブル信号/WEおよび第２ライトイネーブル信号/WE2を用いて、レジスタ信号Ｃとレジスタ信号Ｅとを切り替えるためのWEWE2スイッチ信号を生成する。セレクタ回路６８は、WEWE2スイッチ信号に基づいてレジスタ信号Ｃとレジスタ信号Ｅとを切替え、その切替え出力をコア制御信号VROWUPとして出力する。

つぎに、図８に示すタイムチャートを参照して、コア制御信号としてのVROWUP信号を発生する個別テスト回路３０−１および/WE2・WESFR発生回路７０の動作について説明する。この動作例では、図４に示したように、第２ライトイネーブル信号/WE2を用いることにより、シーケンス１のサイクル時間Ａを第１ライトイネーブル信号/WEのみを使用した場合に比べ短かくしている。

図８に示すように、/WE信号は、所定の周期でＬに立ち下がる。/WE2発生回路７５で発生させる/WE2信号は、/WE信号と同じＬ保持時間を有する信号であり、サイクル時間を変更したいシーケンスが終了するタイミングを、/WE2信号のＬ切り替わり時点で決定する。この場合は、図４に示したように、シーケンス２に/WE2信号を挿入するので、シーケンスメモリ回路７１に入力するデータDa1-nとしては、０、１、０、…を入力する。シフトレジスタ回路７２の最終段側のレジスタ７２−０は、初期値のままの０であり、シフトレジスタ回路７２のこれに続く３個のレジスタ７２−１、７２−２、７２−３には、SEQWE1-3信号によって，０，１，０が初期セットされる。

シフトレジスタ回路７２は、WESFR信号の立ち下がりによってシフト動作を行っている。WESFR信号は、前述したように、/WE信号の反転信号と、パルス自己発生回路７３で自己発生させた自己発生パルスWE2PLSとの論理和をとったものである。シフトレジスタ回路７２の最終段側の４個のレジスタには０，０，１，０がセットされているので、最終段の１つ前のレジスタ７２−１から出力される第２WE2検知信号は、WESFR信号の１つ目の立ち下がりによって、時刻ｔ１にＨに立ち上がる。第２WE2検知信号は、遅延回路７５ａによって時間α遅延され、さらにＮＯＴ回路７５ｂで反転され、第２WE2検知遅延信号としてＮＯＴ回路７５ｂから出力されてＯＲ回路７５ｃに入力される。

一方、第１ライトイネーブル信号/WEは、遅延回路７３ｂで時間αだけ遅延され、/WEDLY信号として遅延回路７３ｂから出力されてＯＲ回路７５ｃに入力される。そして、ＯＲ回路７５ｃによって、/WEDLY信号と第２WE2検知遅延信号の論理和が取られることにより、/WEDLY信号がＬに立ち下がった時刻ｔ４から第２WE2検知遅延信号がＨに立ち上がるｔ５までの間のみＬとなる第２ライトイネーブル信号/WE2がＯＲ回路７５ｃから発生する。

また、最終段のレジスタ７２−０から出力される第１WE2検知信号は、WESFR信号の２つ目の立ち下がりによって、時刻ｔ４にＨに立ち上がる。第１WE2検知信号は、遅延回路７３ａによって時間α遅延され、ＮＡＮＤ回路７３ｃに入力される。一方、第１ライトイネーブル信号/WEは、遅延回路７３ｂで時間αだけ遅延され、ＮＡＮＤ回路７３ｃに入力される。ＮＡＮＤ回路７３ｃによって、第１WE2検知遅延信号がＨの期間中のみに、/WEDLY信号のＬからＨへの立ち上がり（時刻ｔ５）を捉える。また、ＮＡＮＤ回路７３ｃの出力は遅延回路７３ｄによって自己発生パルスWE2PLSのメーク時間βだけ遅延され、ＮＯＴ回路７３ｅで反転されてＯＲ回路７３ｆに入力される。ＯＲ回路７３ｆによって、ＮＯＴ回路７３ｅの出力と、ＮＡＮＤ回路７３ｃの出力の論理和をとることで、/WEDLY信号の立ち下がり時点ｔ５から遅延時間βの期間だけアサートになる自己発生パルスWE2PLSを形成する。このようにして、パルス自己発生回路７３で自己発生パルスWE2PLSが発生され、この自己発生パルスWE2PLSによってWESFR信号にパルスが１個追加される。

ＮＡＮＤ回路７４では、第１のライトイネーブル信号/WEと、自己発生パルスWE2PLSとを合成し、この合成信号を正論理のシフト制御信号（シフトパルス）WESFRとしてシフトレジスタ回路７２およびシフトレジスタ回路５０に入力する。

一方、シーケンスメモリ回路４０に対しては、本テスト回路の動作前の適宜の時点でシフトレジスタ回路５０の初期値がロードされる。図４に示すように、VROWUP信号は、シーケンス１の期間にＨ、シーケンス２の期間にＨ、シーケンス３の期間にＨであるので、シーケンスメモリ回路４０のデータDb1、Db2、Db3に「１」、「１」、「１」が記憶される。シーケンスメモリ回路４０に記憶された初期値は、シフトレジスタ回路５０のシフト動作が開始される前にシフトレジスタ回路５０の各レジスタにセットされる。つぎに、レジスタ信号Ａ〜Ｅについて説明する。

シフトレジスタ回路５０の最終段の出力であるレジスタ信号Ａには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ1、SEQ2、SEQ3、…が順次現れる。SEQ1、SEQ2、SEQ3＝１、１、１であるので、レジスタ信号Ａは、時刻ｔ１にＨに立ち上がりその後所定期間Ｈを保持する。

シフトレジスタ回路５０の最終段の１段前の出力であるレジスタ信号Ｂには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ2、SEQ3、…が順次現れる。SEQ2、SEQ3＝１，１であるので、レジスタ信号Ｂは、最初からＨを保持している。

レジスタ回路６３の出力であるレジスタ信号Ｃには、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ａ）が転送されるので、レジスタ信号Ｃは、/WE信号の立ち下がり時点ｔ２でＨに立ち上がる。

第１段レジスタ回路６５の出力であるレジスタ信号Ｄには、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ｂ）が転送されるので、レジスタ信号Ｄは、レジスタ信号Ｂと同様、最初からＨを保持している。

第２段レジスタ回路６６は第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号（レジスタ信号Ｄ）をその出力に転送し、第３段レジスタ回路６７も第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号をその出力（レジスタ信号Ｅ）に転送するので、レジスタ信号Ｅは、/WE2信号の立ち下がり時点ｔ３でＨに立ち上がる。

ＳＲＦＦ６２から出力されるWEWE2スイッチ信号は、レジスタ信号Ｃとレジスタ信号Ｅとの切り替え信号であり、/WE2信号の立ち下がりによってＨに立ち上がり、その後の/WE信号の立ち下がりによってＬに立ち下がる。セレクタ回路６８は、WEWE2スイッチ信号がＬのときにはレジスタ信号Ｃを選択し、Ｈのときにはレジスタ信号Ｅを選択する。従って、セレクタ回路６８の出力であるVROWUP信号は、時刻ｔ２まではＬを維持し、時刻ｔ２以降Ｈを保持する。

このように、第２ライトイネーブル信号/WE2の制御時においては、/WE信号がＨに切替わった後にシフト制御信号WESFRの自己生成により、レジスタ信号Ａ、Ｂは１回多くシフト動作を行う。一方、レジスタ信号Ｃ、Ｄは/WE信号がＬに切替る場合のみ入力信号を取り込むので、シフト制御信号WESFRの自己生成による制御を受けずに、１回多くシフト動作を行う前のシーケンス情報が保持される。更に/WE2信号がＬに切替る場合のみにレジスタ信号Ｄがレジスタ信号Ｅに転送される。その後、WEWE2スイッチ信号を用いてレジスタ信号Ｃとレジスタ信号Ｅの情報をコア制御信号に転送することにより、シーケンス１およびシーケンス３においてサイクル時間の変更を実現することができる。

つぎに、図９に示すタイムチャートを参照して、コア制御信号としてのWLDVSEL信号を発生する個別テスト回路３０−２および/WE2・WESFR発生回路７０の動作について説明する。図９に示す、/WE、/WEDLY、第２WE2検知信号、第２WE2検知遅延信号、/WE2、第１WE2検知信号、第１WE2検知遅延信号、WESFR、WEWE2スイッチ信号の波形は、図８と同様である。

図４に示すように、WLDVSEL信号は、シーケンス１の期間にＬ、シーケンス２の期間にＬ、シーケンス３の期間にＨであるので、シーケンスメモリ回路４０に記憶するデータDb1、Db2、Db3として「０」、「０」、「１」を記憶する。

シフトレジスタ回路５０の最終段の出力であるレジスタ信号Ａには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ1、SEQ2、SEQ3、…が順次現れる。SEQ1、SEQ2、SEQ3＝０、０、１であるので、レジスタ信号Ａは、時刻ｔ６にＨに立ち上がりその後所定期間Ｈを保持する。

シフトレジスタ回路５０の最終段の１段前の出力であるレジスタ信号Ｂには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ2、SEQ3、…が順次現れる。SEQ2、SEQ3＝０，１であるので、レジスタ信号Ｂは、時刻ｔ４にＨに立ち上がりその後所定期間Ｈを保持する。

レジスタ回路６３の出力であるレジスタ信号Ｃには、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ａ）が転送されるので、レジスタ信号Ｃは、/WE信号の立ち下がり時点ｔ７でＨに立ち上がる。

第１段レジスタ回路６５の出力であるレジスタ信号Ｄには、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ｂ）が転送されるので、レジスタ信号Ｄは、/WE信号の立ち下がり時点ｔ７でＨに立ち上がる。

第２段レジスタ回路６６は第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号（レジスタ信号Ｄ）をその出力に転送し、第３段レジスタ回路６７も第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号をその出力（レジスタ信号Ｅ）に転送するので、レジスタ信号Ｅは、図９に示す時間の間はＬを保持している。

セレクタ回路６８は、WEWE2スイッチ信号がＬのときにはレジスタ信号Ｃを選択し、Ｈのときにはレジスタ信号Ｅを選択する。従って、セレクタ回路６８の出力であるWLDVSEL信号は、時刻ｔ７まではＬを維持し、時刻ｔ７以降Ｈを保持する。

つぎに、図１０に示すタイムチャートを参照して、コア制御信号としてのBLSEL信号を発生する個別テスト回路３０−３および/WE2・WESFR発生回路７０の動作について説明する。図１０に示す、/WE、/WEDLY、第２WE2検知信号、第２WE2検知遅延信号、/WE2、第１WE2検知信号、第１WE2検知遅延信号、WESFR、WEWE2スイッチ信号の波形は、図８、図９と同様である。

図４に示すように、BLSEL信号は、シーケンス１の期間にＬ、シーケンス２の期間にＨ、シーケンス３の期間にＨであるので、シーケンスメモリ回路４０に記憶するデータDb1、Db2、Db3として「０」、「１」、「１」を記憶する。

シフトレジスタ回路５０の最終段の出力であるレジスタ信号Ａには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ1、SEQ2、SEQ3、…が順次現れる。SEQ1、SEQ2、SEQ3＝０、１、１であるので、レジスタ信号Ａは、時刻ｔ４にＨに立ち上がりその後所定期間Ｈを保持する。

シフトレジスタ回路５０の最終段の１段前の出力であるレジスタ信号Ｂには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ2、SEQ3、…が順次現れる。SEQ2、SEQ3＝１，１であるので、レジスタ信号Ｂは、時刻ｔ１にＨに立ち上がりその後所定期間Ｈを保持する。

第１段レジスタ回路６５の出力であるレジスタ信号Ｄには、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ｂ）が転送されるので、レジスタ信号Ｄは、/WE信号の立ち下がり時点ｔ２でＨに立ち上がる。

セレクタ回路６８は、WEWE2スイッチ信号がＬのときにはレジスタ信号Ｃを選択し、Ｈのときにはレジスタ信号Ｅを選択する。従って、セレクタ回路６８の出力であるBLSEL信号は、時刻ｔ３まではＬを維持し、時刻ｔ３以降Ｈを保持する。

なお、上記した図５〜図７に示したテスト回路は、第１ライトイネーブル信号/WEのみを使用し、第２ライトイネーブル信号/WE2を使用しない時にも、正常に動作する。第２ライトイネーブル信号/WE2の不使用時には、レジスタ信号Ａ、Ｃのみが使用され、レジスタ信号Ｂ、Ｄ、Ｅは不使用になる。このケースでは、レジスタ信号Ａは第１ライトイネーブル信号/WEのみから制御されるシフト制御信号WESFRのＬ切替り時から次のＬ切替りまでの期間、任意のシーケンスデータを保持し、この期間内に第１ライトイネーブル信号/WEがＬに切替ることから、第１ライトイネーブル信号/WEのＬ切替り時に任意のシーケンスデータを出力することになる。

本テスト回路においては、このようにして発生させたコア制御信号（VROWUP信号、WLDVSEL信号、BLSEL信号）を被試験デバイスとしてのＲｅＲＡＭに入力し、その出力をモニタして確認することで、ＲｅＲＡＭの動作確認テストを実行する。図１１は、テスト回路３０と、ＲｅＲＡＭ装置との接続態様を示す図である。ＲｅＲＡＭ装置においては、実機での通常使用モードとテストモードとの切替えが可能となっている。図１１では、VROWUP信号を発生するテストシステムのみを図示し、他のWLDVSEL信号、BLSEL信号を発生するテストシステムの図示は省略した。

図１１に示すテスト回路３０においては、/WE信号の入力側にセレクタ９０を設け、またVROWUP信号の出力側にセレクタ９２を設けている。セレクタ９０は、オートモードスイッチ信号がオンである場合/WE信号を選択し、オートモードスイッチ信号がオフである場合電源電圧Ｖccを選択する。セレクタ９２は、オートモードスイッチ信号がオンである場合テスト回路３０から出力されるVROWUP信号を選択し、オートモードスイッチ信号がオフである場合実機の制御回路から出力されるVROWUP信号を選択する。

このように第１の実施の形態においては、通常動作のサイクルの制御に用いる第１のライトイネーブル信号/WEの他に第２ライトイネーブル信号/WE2を使用可能としているので、任意のサイクルを局所的に他のサイクルと異なるサイクル時間に設定することが可能となり、高速動作するＲｅＲＡＭのワード線およびビット線の活性/非活性化の時間間隔の限界時間の動作確認テストが可能となる。また、第２ライトイネーブル信号/WE2を、第１のライトイネーブル信号/WEに基づきテスト回路３０内でシーケンスメモリ回路７１と遅延回路７５ａ、７３ｂのみの制御により自己発生させているので、第２ライトイネーブル信号/WE2用の信号パッドが不要となり、第２ライトイネーブル信号/WE2を外部入力する場合に比べ、テスト回路のチップサイズが削減され、テストコストも削減される。

（第２の実施の形態）
次に、図１２、図１３に従ってこの発明の第２の実施の形態について説明する。図１２は、/WE2・WESFR発生回路７０で使用する遅延回路７３ａ、７３ｂ、７３ｄ、７５ａの具体例を示すものである。図１２に示す遅延回路では、遅延インバータの段数を４段階に切り替え可能としている。図１２に示す遅延回路では、図１３に示すように、遅延時間制御信号F_DLYADJ<1>、F_DLYADJ<0>をデフォルトの００から０１、１０、１１に切り替えることにより遅延時間をインバータ段数が１２段分、１６段分、２０段分、８段分に切り替え可能である。このような遅延回路を用いれば、遅延時間のソフトセットまたはヒューズトリム等による調整が実現できる。

（第３の実施の形態）
次に、図１４に従ってこの発明の第３の実施の形態について説明する。この第３の実施の形態においては、第１の実施の形態で説明したテスト回路３０をＲｅＲＡＭ装置の実機内に搭載しており、このＲｅＲＡＭ装置においては、実機での通常使用モードとテストモードとの切替えが可能となっている。図１４では、VROWUP信号を発生するテストシステムのみを図示し、他のWLDVSEL信号、BLSEL信号を発生するテストシステムの図示は省略した。

図１４に示すＲｅＲＡＭ装置においては、/WE信号および/WE2信号の入力側にセレクタ９０を設け、またVROWUP信号の出力側にセレクタ９２を設けている。セレクタ９０は、オートモードスイッチ信号がオンである場合/WE信号を選択し、オートモードスイッチ信号がオフである場合電源電圧Ｖccを選択する。セレクタ９２は、オートモードスイッチ信号がオンである場合テスト回路３０から出力されるVROWUP信号を選択し、オートモードスイッチ信号がオフである場合、実機の制御回路から出力されるVROWUP信号を選択する。

第３の実施の形態によれば、テスト回路３０をＲｅＲＡＭ装置の実機内に搭載しているので、実機での動作確認テストが可能となる。

なお、本テスト回路から発生するコア制御信号としては、VROWUP信号、WLDVSEL信号、BLSEL信号の他にMWLSEL信号、BLSWSEL、PRECHG、/STRBなどを採用するようにしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ローデコーダ、２０カラムデコーダ３０テスタ回路（テスト回路）、４０シーケンスメモリ回路、５０シフトレジスタ回路、６０ /WE/WE2制御切替回路、７０ /WE2・WESFR発生回路、７１シーケンスメモリ回路、７２シフトレジスタ回路、７３パルス自己発生回路、７５ /WE2発生回路、９０、９２セレクタ。

Claims

複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いて複数のシーケンスの各開始時点に対応して前記複数のコア制御信号の１つを変化させることにより、ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御を行う抵抗変化メモリの動作確認テストを行う抵抗変化メモリのテスト装置であって、
複数のシーケンスに対応するシフト段数を有し、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応するシフト段がアサートに初期設定され、他のシフト段がネゲートに初期設定される第１のシフトレジスタ回路と、
この第１のシフトレジスタ回路の出力と、一定周期で信号変化する第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して自己発生パルスを発生させ、発生した自己パルスと第１のライトイネーブル信号とを合成してシフトパルスとして発生するシフトパルス発生回路と、
前記第１のシフトレジスタ回路の出力と前記第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第２のライトイネーブル信号を発生するライトイネーブル信号発生部と、
前記シフトパルスによってシフト動作を行う複数段のレジスタを夫々有し、発生させるコア制御信号が夫々初期設定される複数個の第２のシフトレジスタ回路と、
前記第２のシフトレジスタ回路の最終段出力を第１のライトイネーブル信号によってラッチする第１のラッチ回路と、前記第２のシフトレジスタ回路の最終段の１段前の出力を第１のライトイネーブル信号によってラッチする第２のラッチ回路と、第２のラッチ回路の出力を第２ライトイネーブル信号によってラッチする第３のラッチ回路と、第１および第２ライトイネーブル信号によって形成したスイッチ信号によって前記第２及び第３のラッチ回路の出力を選択して前記コア制御信号として出力するセレクタ回路とを夫々備える複数のコア制御信号生成回路と、
を備えることを特徴とする抵抗変化メモリのテスト装置。
前記第１のシフトレジスタ回路は、前記シフトパルス発生回路からのシフトパルスを用いてシフト動作を行い、
前記シフトパルス発生回路は、第１のシフトレジスタ回路の最終段の出力を用いて前記自己発生パルスを発生し、
前記ライトイネーブル信号発生部は、第１のシフトレジスタ回路の最終段の１段前の出力を用いて第２のライトイネーブル信号を発生することを特徴とする抵抗変化メモリのテスト装置。
複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いて複数のシーケンスの各開始時点に対応して前記複数のコア制御信号の１つを変化させることにより、ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御を行う抵抗変化メモリと、
前記抵抗変化メモリの動作確認テストを行うテスト回路と、
を備え、
前記テスト回路は、
複数のシーケンスに対応するシフト段数を有し、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応するシフト段がアサートに初期設定され、他のシフト段がネゲートに初期設定される第１のシフトレジスタ回路と、
この第１のシフトレジスタ回路の出力と、一定周期で信号変化する第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して自己発生パルスを発生させ、発生した自己パルスと第１のライトイネーブル信号とを合成してシフトパルスとして発生するシフトパルス発生回路と、
前記第１のシフトレジスタ回路の出力と前記第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第２のライトイネーブル信号を発生するライトイネーブル信号発生部と、
前記シフトパルスによってシフト動作を行う複数段のレジスタを夫々有し、発生させるテスト用コア制御信号が夫々初期設定される複数個の第２のシフトレジスタ回路と、
前記第２のシフトレジスタ回路の最終段出力を第１のライトイネーブル信号によってラッチする第１のラッチ回路と、前記第２のシフトレジスタ回路の最終段の１段前の出力を第１のライトイネーブル信号によってラッチする第２のラッチ回路と、第２のラッチ回路の出力を第２ライトイネーブル信号によってラッチする第３のラッチ回路と、第１および第２ライトイネーブル信号によって形成したスイッチ信号によって前記第２及び第３のラッチ回路の出力を選択して前記テスト用コア制御信号として出力する第１のセレクタ回路とを夫々備える複数のコア制御信号生成回路と、
前記複数のコア制御信号生成回路から出力されるテスト用コア制御信号と、実機の制御回路から出力されるコア制御信号を切り替えて前記抵抗変化メモリに出力する第２のセレクタ回路と、
を備えることを特徴とする抵抗変化メモリ装置。
前記第１のシフトレジスタ回路は、前記シフトパルス発生回路からのシフトパルスを用いてシフト動作を行い、
前記シフトパルス発生回路は、第１のシフトレジスタ回路の最終段の出力を用いて前記自己発生パルスを発生し、
前記ライトイネーブル信号発生部は、第１のシフトレジスタ回路の最終段の１段前の出力を用いて第２のライトイネーブル信号を発生することを特徴とする抵抗変化メモリ装置。
複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いて複数のシーケンスの各開始時点に対応して前記複数のコア制御信号の１つを変化させることにより、ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御を行う抵抗変化メモリの動作確認テストを行う抵抗変化メモリのテスト方法であって、
複数のシーケンスに対応するシフト段数を有する第１のシフトレジスタ回路に対し、前記複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応するシフト段をアサートに初期設定し、他のシフト段をネゲートに初期設定し、
この第１のシフトレジスタ回路の出力と、一定周期で信号変化する第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第２のライトイネーブル信号を発生し、
前記第１および第２のライトイネーブル信号に基づいて、複数のコア制御信号が信号変化する時間間隔が局所的に前記第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、
前記発生された複数のコア制御信号を用いて抵抗変化メモリの動作確認を行うことを特徴とする抵抗変化メモリのテスト方法。