KR101847542B1

KR101847542B1 - 반도체 장치 및 그 테스트 방법

Info

Publication number: KR101847542B1
Application number: KR1020110111324A
Authority: KR
Inventors: 김보연; 장지은
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-10-28
Filing date: 2011-10-28
Publication date: 2018-05-29
Also published as: US8848469B2; KR20130046762A; US20130107646A1

Abstract

본 발명의 실시예에 따른 반도체 장치는, 다수의 선택신호 중 자신에게 대응하는 선택신호에 응답해 액티브되는 다수의 셀블록; 각각이 상기 다수의 셀블록 각각에 대응하는 다수의 프리 선택신호를 생성하고, 멀티 테스트 모드시에 어드레스를 디코딩해 상기 다수의 셀블록 중 적어도 둘 이상의 셀블록에 대응하는 프리 선택신호들을 활성화하는 프리 선택신호 생성부; 입력된 상기 다수의 프리 선택신호를 상기 다수의 선택신호로 출력하되, 상기 다수의 프리 선택신호 중 활성화된 프리 선택신호들에 대응하는 선택신호들의 활성화 구간이 중첩되지 않도록 조절하여 출력하는 선택신호제어부; 및 저장된 리페어정보 및 상기 선택신호제어부에서 출력되는 상기 다수의 선택신호를 이용해서 상기 활성화된 선택신호들에 응답해 액티브되는 셀블록들의 리페어 여부를 판단하는 판단회로를 포함할 수 있다.

Description

반도체 장치 및 그 테스트 방법{SEMICONDUCTOR DEVICE AND TESTING METHOD OF THE SAME}

본 발명은 멀티 테스트 모드를 지원하는 반도체 장치 및 그 테스트 방법에 관한 것이다.

메모리 장치(DRAM, FLASH) 등과 같은 반도체 장치의 집적도가 급속도로 높아질수록 반도체 장치를 테스트하는데 더 많은 시간과 비용이 소요된다. 특히, 메모리 셀의 불량 여부를 판단하는 테스트가 가장 많은 시간을 차지한다.

일반적인 불량 셀 테스트 동작은 셀블록 액티브 동작, 리드(또는 라이트)동작, 그리고 프리차지 동작 순서로 진행된다. 여기서 셀블록은 적어도 하나 이상의 워드라인을 포함한다. 먼저, 입력된 어드레스(ADD<0:M>)를 디코딩하여 다수의 셀블록 중 하나의 셀블록을 액티브시킨다(구체적으로 액티브된 셀블록을 구성하는 워드라인 하나를 활성화함). 리드 또는 라이트 커맨드에 응답해 액티브된 셀블록에 대하여 리드 또는 라이트 동작을 수행한다. 그 후 프리차지(precharge) 동작을 수행한다. 상기와 같은 동작을 액티브된 셀블록을 구성하는 모든 워드라인에 대하여 반복적으로 수행한다.

불량 셀 테스트 시간을 줄이기 위하여, 한번에 다수의 셀블록들을 액티브시켜 메모리 셀의 결함 여부를 테스트하는 멀티 테스트 방법을 사용한다. 멀티 테스트 방법을 이용하면 복수의 셀블록들에 대하여 액티브(Active) 동작과 프리차지(Precharge) 동작을 동시에 수행할 수 있으므로 테스트 시간을 많이 줄일 수 있다.

한편, 메모리 셀의 수율을 높이기 위하여, 일반적인 반도체 장치의 메모리 셀에 결함이 발생한 경우에 결함 셀을 포함하는 셀블록을 메모리 장치 내에 별도로 구비하는 리던던시 셀블록으로 대체하는 방법이 일반적으로 이용된다. 특정 셀블록이 리페어된 이후에는 입력된 어드레스(특정 셀블록을 가리키는 신호)와 저장된 리페어 어드레스(리페어된 셀블록을 나타내는 신호)를 판단회로를 통해 비교하여 양 어드레스가 동일하다면 입력된 어드레스가 가리키는 셀블록은 불량 셀블록으로 판단하여 입력된 어드레스가 가리키는 셀블록 대신에 리던던시 셀블록을 액티브시켜 리드(또는 라이트) 동작을 수행한다. 반대로 입력된 어드레스와 저장된 리페어 어드레스가 다르다면 입력된 어드레스가 가리키는 셀블록은 정상 셀블록으로 판단하여 입력된 어드레스가 가리키는 셀블록에 대하여 리드(또는 라이트)동작을 수행한다.

한편, 멀티 테스트 모드인 경우에는 N개의 셀블록들 중 적어도 둘 이상의 셀블록이 동시에 액티브된다. 그런데 멀티 테스트 모드 시에는 복수의 셀블록이 동시에 활성화되므로 활성화되는 복수의 셀블록을 가리키는 복수의 신호가 판단회로에 동시에 입력되어 부정확한 판단 동작을 유발할 수 있다.

본 발명은 멀티 테스트 모드 시에도 셀블록의 리페어 여부를 정상적으로 판단할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

또한, 본 발명의 실시예에 따른 반도체 장치의 테스트 방법은, 다수의 선택신호 중 자신에게 대응하는 선택신호에 응답해 액티브되는 다수의 셀블록을 포함하는 반도체 장치의 테스트 방법에 있어서, 각각이 상기 다수의 셀블록 각각에 대응하는 다수의 프리 선택신호를 생성하고, 멀티 테스트 모드시에 어드레스를 디코딩해 상기 다수의 셀블록 중 적어도 둘 이상의 셀블록에 대응하는 프리 선택신호들을 활성화하는 프리 선택신호 생성단계; 입력된 상기 다수의 프리 선택신호를 상기 다수의 선택신호로 출력하되, 상기 다수의 프리 선택신호 중 활성화된 프리 선택신호들에 대응하는 선택신호들의 활성화 구간이 중첩되지 않도록 조절하여 출력하는 선택신호 제어단계; 및 저장된 리페어정보 및 상기 다수의 선택신호를 이용해서 상기 활성화된 선택신호들에 응답해 액티브되는 셀블록들의 리페어 여부를 판단하는 판단단계를 포함할 수 있다.

본 발명의 실시예에 따르면, 불량 셀블록이 리페어된 이후에도 멀티 테스트 동작을 안정적으로 수행할 수 있어 테스트 시간 및 비용을 줄일 수 있다.

도 1은 본 발명의 일실시예에 따른 반도체 장치를 나타낸 도면.
도 2는 도 1에 도시된 판단회로(300)의 일실시예를 나타낸 도면.
도 3a는 도 1에 도시된 선택신호제어부(200)의 제1실시예를 나타낸 도면.
도 3b는 도 1에 도시된 선택신호제어부(200)의 제2실시예를 나타낸 도면.
도 4는 도 2에 도시된 구동제어신호(DRVSIG)를 생성하는 구동제어신호 생성부(240)의 일실시예를 나타낸 도면.
도 5은 도 1에 도시된 반도체 장치의 전체 동작을 나타낸 타이밍도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 일실시예에 따른 반도체 장치를 나타낸 도면이다. 반도체 장치는 N(N은 자연수)개의 셀블록(410~ 440), 프리 선택신호 생성부(100), 선택신호 제어부(200) 및 판단회로(300)를 포함할 수 있다.

프리 선택신호 생성부(100)는 노멀모드인 경우에 어드레스 핀을 통해 입력된 어드레스(ADD<0:M>)을 디코딩해 N개의 프리 선택신호들(SEL<0:N-1>)을 생성하고 그 중 하나의 프리 선택신호만을 활성화한다. 여기서 N개의 프리 선택신호들(SEL<0:N-1>) 각각은 N개의 셀블록(410~440) 각각에 대응된다. 한편, 프리 선택신호 생성부(100)는 멀티 테스트 모드시에는 어드레스 핀을 통해 입력된 어드레스(ADD<0:M>)을 디코딩해 N개의 프리 선택신호들(SEL<0:N-1>)을 생성하고 그 중 적어도 둘 이상의 프리 선택신호들을 활성화한다.

프리 선택신호 생성부(100)는 멀티 테스트 모드 시 N개의 프리 선택신호들(SEL<0:N-1>) 중에서 둘 이상의 프리 선택신호들을 동시에 활성화할 수 있으나, 이하에서는 설명의 편의를 위해, 멀티 테스트 모드 시 4개의 셀블록들(410~440) 각각에 대응하는 4개의 프리 선택신호들(SEL<0:3>)을 생성하고, 4개의 프리 선택신호들(SEL<0:3>) 중 2개의 프리 선택신호들을 동시에 활성화하는 경우를 예로 들어 설명한다. 구체적으로 0번째 프리 선택신호(SEL<0>)와 2번째 프리 선택신호(SEL<2>)를 동시에 활성화하고, 0번째 셀블록(410)과 2번째 셀블록(430)에 대하여 테스트가 끝나면 1번째 프리 선택신호(SEL<1>)와 3번째 프리 선택신호(SEL<3>)를 동시에 활성화하는 경우를 예로 들어 설명한다.

선택신호제어부(200)는 N개의 프리 선택신호들(SEL<0:N-1>)을 입력받고, 입력된 N개의 프리 선택신호들(SEL<0:N-1>)을 N개의 선택신호들(CSEL<0:N-1>)로 출력하되, N개의 프리 선택신호들(SEL<0:N-1>) 중에서 활성화된 프리 선택신호들(SEL<0>, SEL<2>)에 대응하는 선택신호들(CSEL<0>, CSEL<2>)의 활성화 구간이 중첩되지 않도록 조절해 판단회로(300)로 출력한다. 멀티 테스트 모드인 경우에는 복수의 프리 선택신호들(SEL<0>, SEL<2>)이 동시에 활성화되므로 활성화된 프리 선택신호들(SEL<0>, SEL<2>)의 활성화 구간이 중첩되게 된다. 선택신호제어부(200)는 활성화된 프리 선택신호들(SEL<0>, SEL<2>)에 대응하는 선택신호들(CSEL<0>, CSEL<2>)의 활성화 구간이 중첩되지 않도록, 예를 들면 노멀 모드에서 활성화되는 선택신호의 활성화 구간을 T0라고 한다면, 활성화 구간 T0을 T1, T2로 나누어서 0번째 선택신호(CSEL<0>)가 T1 구간에서 먼저 활성화되도록 하고, T1 구간이 종료된 이후에 2번째 선택신호(CSEL<2>)가 T2 구간에서 활성화 되도록 조절할 수 있다. 활성화 구간이 중첩되지 않도록 조절된 선택신호들(CSEL<0>, CSEL<2>)과 비활성화된 선택신호들(CSEL<1>, CSEL<3>)은 판단회로(300)로 출력된다. 한편, 노멀 모드시에는 하나의 프리 선택신호만이 활성화되므로(결국, 하나의 선택신호만이 활성화되므로) 선택신호의 활성화 구간을 조절할 필요가 없기 때문에, 선택신호제어부(200)는 노멀 모드 경우에 입력된 프리 선택신호(SEL<0:3>)에 대응하는 선택신호(SEL<0:3>)의 활성화 구간을 조절하지 않고 그대로 판단회로(300)로 출력되도록 설계되는 것이 바람직하다.

판단회로(300)는 저장된 리페어정보 및 선택신호제어부(200)에서 출력되는 N개의 선택신호들(CSEL<0:N-1>)을 이용하여 활성화된 선택신호에 대응되는 셀블록들의 리페어 여부를 판단한다. 여기서 리페어정보는 N개의 셀블록들(410~440) 중에서 불량 셀 판별 동작에 의해 불량 셀을 포함하고 있는 것으로 판별되어 리던던시 셀블록(450)으로 대체된 셀블록을 나타내는 정보이다. 판단회로(300)는 활성화된 선택신호들(CSEL<0>, CSEL<2>)에 응답해 액티브되는 셀블록들(410, 430)이 리던던시 셀블록(450)으로 리페어되었는지 여부를 판단한다. 활성화된 선택신호(CSEL<0>, CSEL<2>)에 대응하는 셀블록이 리페어된 셀블록으로 판단된 경우에는 히트신호(HIT)를 활성화하여 출력하고, 활성화된 선택신호(CSEL<0>, CSEL<2>)에 대응하는 셀블록이 리페어된 셀블록이 아니라고 판단된 경우에는 히트신호(HIT)를 비활성화하여 출력하도록 설계될 수 있다. 판단회로(300)에 대해서는 도 2와 함께 구체적으로 설명한다.

4개의 셀블록들(410~440)은 각각 자신에 대응하는 4개의 선택신호들(CSEL<0:3>)에 응답해 액티브된다. 구체적으로, 판단회로(300)로부터 출력된 히트신호(HIT)가 비활성화된 상태라면 활성화된 선택신호에 대응되는 셀블록이 액티브되고, 히트신호(HIT)가 활성화된 상태라면 활성화된 선택신호에 대응되는 셀블록 대신에 리던던시 셀블록(450)이 액티브된다. 예를 들어, 노멀 모드인 경우에 선택신호제어부(200)로부터 출력된 4개의 선택신호들(CSEL<0:3>) 중 2번째 선택신호(CSEL<2>)만이 활성화되고, 활성화된 2번째 선택신호(CSEL<2>)에 대응하는 2번째 셀블록(430)이 리페어되지 않은 정상 셀블록이라면(=히트신호(HIT)가 비활성화된 상태라면) 활성화된 2번째 선택신호(CSEL<2>)에 응답해 2번째 셀블록(430)은 액티브된다. 그리고 2번째 셀블록(430)이 리페어된 셀블록이라면(=히트신호(HIT)가 활성화된 상태라면) 2번째 셀블록(430)은 액티브되지 않고, 2번째 셀블록(430)을 대신하는 리던던시 셀블록(450)이 액티브된다.

한편, 멀티 테스트 모드인 경우를 예로 들면, 4개의 프리 선택신호들(SEL<0:3>) 중 0번째 프리 선택신호(SEL<0>)와 2번째 프리 선택신호(SEL<2>)가 프리 선택신호 생성부(100)에 의해 동시에 활성화되고, 동시에 활성화된 2개의 프리 선택신호들(SEL<0>, SEL<2>)에 대응하는 선택신호들(CSEL<0>, CSEL<2>)이 선택신호제어부(200)에 의해 0번째 선택신호(CSEL<0>)가 먼저 활성화되고 2번째 선택신호(CSEL<2>)가 나중에 활성화되도록 조절되었다고 가정하자. 그리고 0번째 셀블록(410)은 정상 셀블록이고 2번째 셀블록(430)은 리던던시 셀블록(450)으로 리페어되었다고 가정하자. 활성화 구간이 앞서는 0번째 선택신호(CSEL<0>)에 대응되는 0번째 셀블록(410)이 리페어되지 않은 정상 셀블록이므로(=히트신호(HIT)가 비활성화된 상태이므로) 활성화된 0번째 선택신호(CSEL<0>)에 응답해 0번째 셀블록(410)은 액티브된다. 0번째 셀블록(410)에 대하여 리드(또는 라이트) 동작이 수행된다. 0번째 선택신호(CSEL<0>)의 활성화 구간이 종료되면, 2번째 선택신호(CSEL<2>)가 활성화된다. 이때 2번째 선택신호(CSEL<2>)에 대응되는 2번째 셀블록(430)이 리페어된 셀블록이므로(=히트신호(HIT)가 활성화된 상태이므로) 2번째 셀블록(430)을 대신하여 리던던시 셀블록(450)이 액티브된다. 리던던시 셀블록(450)에 대하여 리드(또는 라이트) 동작이 수행된다.

도 2는 도 1에 도시된 판단회로(300)의 일실시예를 나타낸 도면이다. 판단회로(300)는 N개의 셀블록(410~440)에 대응되는 N개의 선택신호들(CSEL<0:N-1>)을 입력받고, 활성화된 선택신호에 대응되는 셀블록이 리페어된 셀블록인지 판단하는 동작을 수행한다. 도 2에 도시된 판단회로(300)는 설명의 편의를 위해 4개의 셀블록(410~440)에 대응되는 4개의 선택신호들(CSEL<0:3>)을 입력받아 활성화된 선택신호에 대응되는 셀블록이 리페어된 셀블록인지 판단하는 경우를 예시하였다. 구체적으로 판단회로(300)는 선택신호제어부(200)로부터 출력된 4개의 선택신호들(CSEL<0:3>) 각각에 대응하는 4개의 퓨즈들(F0~F3)을 포함하고, 입력된 선택신호들(CSEL<0:3>) 중에서 활성화된 선택신호들(CSEL<0>, CSEL<2>)에 대응하는 퓨즈(F0, F2)의 커팅 여부에 따라 히트신호(HIT)를 활성화해 출력한다. 4개의 퓨즈들(F0~F4) 각각은 4개의 셀블록들(410~440) 각각의 리페어정보를 저장한다. 예를 들어, 2번째 셀블록(430)이 불량 셀을 포함하고 있어서 리던던시 셀블록(450)으로 대체된 경우에는, 2번째 셀블록(430)에 대응하는 2번째 퓨즈(F2)는 커팅되고, 나머지 0~1번째 퓨즈(F0, F1) 및 3번째 퓨즈(F3)는 커팅되지 않는다.

판단회로(300)는 제1노드(A)와 병렬로 연결된 4개의 퓨즈들(F0~F3), 4개의 퓨즈들(F0~F3) 각각과 직렬로 연결된 4개의 스위치들(N0~N3), 및 히트신호(HIT)를 출력하는 출력부(330)를 포함할 수 있다. 4개의 스위치들(N0~N3) 각각의 일단은 제2노드(B)와 연결되고 각각의 타단은 4개의 퓨즈들(F0~F3) 각각과 연결된다. 그리고 4개의 스위치들(N0~N3) 각각은 선택신호제어부(200)로부터 출력된 4개의 선택신호들(CSEL<0:3>) 각각에 응답해 온/오프된다. 그리고 출력부(330)는 선택신호들(CSEL<0:3>) 중 활성화된 선택신호에 응답해 턴온되는 스위치와 직렬로 연결된 퓨즈가 커팅된 경우에는 히트신호(HIT)를 활성화해 출력하고, 상기 퓨즈가 커팅되지 않은 경우에는 히트신호(HIT)를 비활성화해 출력한다.

도 2에 도시된 퓨즈회로(300)의 동작을 설명한다. 예를 들어 입력된 선택신호들(CSEL<0:3>) 중 0번째 선택신호(CSEL<0>)만이 활성화되고 2번째 퓨즈(F2)가 커팅되어 있는 경우를 가정하여 설명한다. 도 2에 도시된 구동제어신호(DRVSIG)는 액티브 커맨드가 입력되면 하이 레벨이 되고 프리차지 커맨드가 입력되면 구동제어신호(DRVSIG)는 로우 레벨이 된다. 프리차지 커맨드가 입력되어 구동제어신호(DRVSIG)가 로우 레벨이 되면 트랜지스터(P0)가 턴온되어 전원전압(VDD)이 공급되고 그로 인해 제1노드(A)의 전압은 하이 레벨이 된다. 그리고 액티브 커맨드가 입력되어 구동제어신호(DRVSIG)가 하이 레벨이 되면 트랜지스터(P0)가 턴오프되어 전원전압(VDD)이 공급되지 않지만 인버터(I0, I1)로 구성된 래치부(333)에 의해 제1노드(A)의 전압은 하이 레벨을 계속 유지하게 된다. 이 때, 입력된 선택신호들(CSEL<0:3>)에 응답해 0번째 스위치(N0)만이 턴온되고, 나머지 스위치(N1, N2, N3)는 턴오프된다. 그리고 2번째 퓨즈(F2)만이 커팅된 상태이므로 커팅되지 않은 0번째 퓨즈(F0)와 턴온된 0번째 스위치(N0)에 의해 제1노드(A)와 제2노드(B) 사이에는 전류 경로가 생성된다. 따라서, 제1노드(A)에서 제2노드(B)로 전류가 흘러 제1노드(A)의 전하가 방전되므로 제1노드(A)의 전압 레벨은 로우 레벨이 되어 히트신호(HIT)는 로우 레벨로 비활성화되어 출력된다. 즉, 활성화된 0번째 선택신호(CSEL<0>)에 대응되는 0번째 셀블록(410)은 리페어되지 않은 정상 셀블록으로 판단되므로 0번째 셀블록(410)은 활성화된 0번째 선택신호(CSEL<0>)에 응답해 액티브된다. 액티브된 0번째 셀블록(410)에 대하여 리드(또는 라이트) 동작이 수행된다.

한편, 2번째 셀블록(430)만이 리던던시 셀블록(450)으로 리페어되어 2번째 퓨즈(F2)만이 커팅된 상태이고 나머지 퓨즈들(F0, F1, F3)은 커팅되지 않은 상태이고, 2번째 선택신호(CSEL<2>)만이 활성화되고 나머지 선택신호(CSEL<0>, CSEL<1>, CSEL<3>)는 비활성화된 상태로 판단회로(300)에 입력된 경우를 예로 들어 설명한다. 구동제어신호(DRVSIG)가 로우 레벨에서 하이 레벨로 천이됨으로써 제1노드(A)의 전압 레벨은 하이 상태를 유지하고 있다. 이 때 입력된 선택신호들(CSEL<0:3>) 각각에 응답하여 4개의 스위치(N0, N1, N2, N3)가 온/오프되는데, 2번째 선택신호(CSEL<2>)만이 활성화되었으므로 2번째 스위치(N2)만이 턴온되고 나머지 스위치(N0, N1, N3)는 턴오프된다. 한편, 턴온된 2번째 스위치(N2)와 직렬로 연결된 2번째 퓨즈(F2)는 컷팅된 상태이고, 나머지 스위치들(N0, N1, N3)은 턴오프된 상태이므로 제1노드(A)와 제2노드(B) 사이에는 전류 경로가 생성되지 않는다. 따라서 제1노드(A)의 전압 레벨은 하이 상태로 계속 유지되어 히트신호(HIT)는 하이 상태로 활성화되어 출력된다. 즉, 활성화된 2번째 선택신호(CSEL<2>)에 대응되는 2번째 셀블록(430)은 리페어된 셀블록이라고 판단되어 2번째 셀블록(430) 대신에 리던던시 셀블록(450)이 액티브된다. 리던던시 셀블록(450)에 대하여 리드(또는 라이트) 동작이 수행된다.

여기서, 도 2와 같이 구성된 판단회로(300)는 활성화 구간이 중첩되는 둘 이상의 활성화된 선택신호들이 입력되면 부정확한 판단 동작을 수행하게 된다. 예를 들어, 활성화 구간이 중첩되는 0번째 선택신호(CSEL<0>)와 2번째 선택신호(CSEL<2>)가 입력되고, 2번째 셀블록(430)이 리던던시 셀블록(450)으로 리페어되어 2번째 퓨즈(F2)만이 커팅된 상태인 경우(이하 제3케이스)를 가정하여 설명한다. 입력된 선택신호들(CSEL<0:3>)에 응답해 0번째 스위치(N0)와 2번째 스위치(N2)가 턴온되고 나머지 스위치(N1, N3)는 턴오프된다. 이 때 2번째 퓨즈(F2)만이 커팅되어 있으므로 커팅되지 않은 0번째 퓨즈(F0)와 턴온된 0번째 스위치(N0)에 의해 제1노드(A)와 제2노드(B) 사이에는 전류 경로가 생성된다. 따라서, 제1노드(A)에서 제2노드(B)로 전류가 흘러 제1노드(A)의 전하가 방전되므로 제1노드(A)의 전압 레벨은 로우 레벨이 되어 히트신호(HIT)는 로우 레벨로 비활성화되어 출력된다. 하지만, 활성화된 2번째 선택신호(CSEL<2>)에 대응되는 2번째 셀블록(430)은 리페어된 셀블록임에도 불구하고 히트신호(HIT)가 비활성화되어 출력되는 오류가 발생하게 된다. 상기와 같은 오류를 해결하기 위해 선택신호제어부(200)는 상술한 바와 같이, 활성화된 선택신호들(CSEL<0>, CSEL<2>)의 활성화 구간이 중첩되지 않도록 조절하여 판단회로(300)로 출력한다. 그로 인해 선택신호들(CSEL<0:3>) 중 하나의 선택신호만이 활성화된 상태(나머지 선택신호는 비활성화된 상태)로 판단회로(300)에 입력되게 된다. 즉, 활성화 구간 T1에서는 0번째 선택신호(CSEL<0>)만이 활성화된 상태이고 나머지 선택신호(CSEL<1:3>)는 비활성화된 상태로 판단회로(300)에 입력되고, 활성화 구간 T2에서는 2번째 선택신호(CSEL<2>)만이 활성화된 상태이고 나머지 선택신호(CSEL<0>, CSEL<1>, CSEL<3>)는 비활성화된 상태로 판단회로(300)에 입력된다.

선택신호제어부(200)에 의해 활성화된 선택신호들(CSEL<0>, CSEL<2>)의 활성화 구간이 조절된 경우에는 제3케이스에서도 판단회로(300)는 에러 없이 정확한 히트신호(HIT)를 출력한다. 즉, T1 활성화 구간에서 구동제어신호(DRVSIG)가 로우 레벨에서 하이 레벨로 천이됨으로써 제1노드(A)의 전압 레벨은 하이 레벨로 유지되는데, 이때 0번째 선택신호(CSEL<0>)만이 활성화된 상태이고 나머지 선택신호들(CSEL<1:3>)은 비활성화된 상태로 입력되면 0번째 스위치(N0)만이 턴온되고 나머지 스위치들(N1~N3)은 턴오프된다. 턴온된 0번째 스위치(N0)와 커팅되지 않은 0번째 퓨즈(F0)에 의해서 제1노드(A)와 제2노드(B) 사이에 전류 경로가 생성된다. 따라서 제1노드(A)의 전압이 강하되어 히트신호(HIT)는 로우 레벨로 비활성화되어 출력된다. 따라서, 0번째 선택신호(CSEL<0>)에 응답해 0번째 셀블록(410)에 액티브되고, 액티브된 0번째 셀블록(410)에 대하여 리드(또는 라이트) 동작이 수행된다. 그 후, 구동제어신호(DRVSIG)가 하이 레벨에서 로우 레벨로 천이되면 트랜지스터(P0)가 턴온되어 전원전압(VDD)이 공급되므로 제1노드(A)의 전압 레벨은 하이 레벨이 된다.

그리고 T2 활성화 구간에서 구동제어신호(DRVSIG)가 로우 레벨에서 하이 레벨로 천이 되면 트랜지스터(P0)가 턴오프되지만 래치부(333)에 의해 제1노드(A)의 전압 레벨은 하이 레벨로 유지된다. 이 때, 2번째 선택신호(CSEL<2>)만이 활성화된 상태로 그리고 나머지 선택신호들(CSEL<0>, CSEL<1>, CSEL<3>)은 비활성화된 상태로 판단회로(300)에 입력되면, 2번째 스위치(N2)만이 턴온되고 나머지 스위치들(N0, N1, N3)는 턴오프된다. 턴온된 스위치(N2)와 직렬로 연결된 2번째 퓨즈(F2)는 커팅된 상태이고, 나머지 스위치(N0, N1, N3)는 턴오프된 상태이므로 제1노드(A)와 제2노드(B)사이에는 전류 경로가 생성되지 않는다. 따라서 제1노드(A)의 전압 레벨은 하이 레벨로 유지되어 히트신호(HIT)는 하이 레벨로 활성화된 상태로 출력된다. 따라서, 2번째 셀블록(430) 대신에 리던던시 셀블록(450)이 액티브되고, 액티브된 리던던시 셀블록(450)에 대하여 리드(또는 라이트) 동작이 수행된다.

한편, 판단회로(300)는 도 2에 도시된 바와는 다르게 복수의 스위치들(N0~N3)과 복수의 퓨즈들(F0~F3)의 위치가 서로 바뀐 채로 설계될 수도 있다. 즉, 4개의 스위치들(N0~N3)은 제1노드(A)와 병렬로 연결되고, 4개의 퓨즈들(F0~F3) 각각의 일단은 제2노드(B)와 연결되고 각각의 타단은 4개의 스위치들(N0~N3) 각각과 연결되며 출력부(330)는 제1노드(A)와 연결되도록 설계될 수 있다.

도 3a는 도 1에 도시된 선택신호제어부(200)의 제1실시예를 나타낸 도면이다.

선택신호제어부(200)는 입력된 프리 선택신호들(SEL<0:3>) 중 활성화된 프리 선택신호들(SEL<0>, SEL<2>)에 대응하는 선택신호들(CSEL<0>, CSEL<2>)의 활성화 순서를 적어도 하나 이상의 순서제어신호(ORD<0:1>)에 응답해 조절한다. 여기서 순서제어신호(ORD<0:1>)는 멀티 테스트 모드인 경우에 동시에 활성화된 선택신호들(SEL<0>, SEL<2>)에 대응하는 선택신호들(CSEL<0>, CSEL<2>)의 활성화 구간이 중첩되지 않도록 그 활성화 순서를 제어하는 신호이다. 한편, 노멀모드인 경우에는 하나의 프리 선택신호만이 활성화되어 신택신호제어부(200)로 입력되므로, 노멀모드인 경우에는 순서제어신호(ORD<0:1>)는 T0 구간동안 활성화되도록 설계될 수 있다. 도 3a에 도시된 선택신호제어부(200)는 설명의 편의를 위해 두 개의 순서제어신호(ORD<0:1>)를 이용해 선택신호들(CSEL<0>, CSEL<2>)의 활성화 순서를 조절하는 경우를 예시하였다.

선택신호제어부(200)의 동작을 설명한다. 멀티 테스트 모드인 경우에 프리 선택신호 생성부(100)에 의해 4개의 프리 선택신호들(SEL<0:3>)이 생성되고 그 중 2개의 프리 선택신호들(SEL<0>, SEL<2>)은 T0 구간 동안 동시에 활성화되며, T0 구간을 T1, T2 구간으로 나누어 제1순서제어신호(ORD<0>)는 T1 구간에서 활성화되고 제2순서제어신호(ORD<1>)는 T2 구간에서 활성화된다고 가정한다. 그리고 제1순서제어신호(ORD<0>)는 0~1번째 선택신호들(CSEL<0:1>)을 T1 구간에서 활성화되도록 조절하고, 제2순서제어신호(ORD<1>)는 2~3번째 선택신호들(CSEL<2:3>)을 T2 구간에서 활성화되도록 조절한다고 가정한다. 구체적으로, T0구간 동안 활성화된 0번째 프리 선택신호(SEL<0>)와 T1구간 동안 활성화된 제1순서제어신호(ORD<0>)가 제1낸드게이트(201_A)에 입력되면, 양 신호의 활성화 구간이 중첩되는 T1구간 동안은 로우 레벨이 되고 나머지 구간은 하이 레벨이 되는 신호가 출력된다. 제1낸드게이트(201_A)에서 출력된 신호가 제1인버터(202_A)를 통과하면 T1구간 동안은 하이 레벨이 되고 나머지 구간은 로우 레벨이 되는 0번째 선택신호(CSEL<0>)가 출력된다. 한편, 1번째 프리 선택신호(SEL<1>)는 T0구간에서 비활성화된 상태이므로 제2낸드게이트(201_B)와 제2인버터(202_B)를 통과하더라도 T0구간에서 비활성화된 상태의 1번째 선택신호(CSEL<1>)가 출력된다. 그리고 T0구간 동안 활성화된 2번째 프리 선택신호(SEL<2>)와 T2구간 동안 활성화된 제2순서제어신호(ORD<1>)가 제3낸드게이트(201_C)에 입력되면, 양 신호의 활성화 구간이 중첩되는 T2구간 동안은 로우 레벨이 되고 나머지 구간은 하이 레벨이 되는 신호가 출력된다. 제3낸드게이트(201_C)에서 출력된 신호가 제3인버터(202_C)를 통과하면 T2구간 동안은 하이 레벨이 되고 나머지 구간은 로우 레벨이 되는 2번째 선택신호(CSEL<2>)가 출력된다. 한편, 3번째 프리 선택신호(SEL<3>)는 T0구간에서 비활성화된 상태이므로 제4낸드게이트(201_D)와 제4인버터(202_D)를 통과하더라도 T0구간에서 비활성화된 상태의 3번째 선택신호(CSEL<3>)가 출력된다. 따라서, T0 구간 동안 동시에 활성화되었던 프리 선택신호들(SEL<0>, SEL<2>)에 대응하는 선택신호들(CSEL<0>, CSEL<2>) 각각은 T1구간, T2구간에서 활성화되도록 조절된다. 즉, 선택신호들(CSEL<0>, CSEL<2>)은 활성화 구간이 중첩되지 않도록 조절된다.

한편, 노멀모드에서의 선택신호 제어부(200)의 동작을 설명하면 다음과 같다. 설명의 편의를 위해, 프리 선택신호 생성부(100)에 의해 0번째 프리 선택신호(SEL<0>)만이 T0구간동안 활성화되고 나머지 프리 선택신호들(SEL<1:3>)은 비활성화되고, 순서제어신호(ORD<0:1>)는 T0 구간동안 활성화되는 경우를 가정한다. T0구간 동안 활성화된 0번째 프리 선택신호(SEL<0>)와 T0구간 동안 활성화된 제1순서제어신호(ORD<0>)가 제1낸드게이트(201_A)에 입력되면, 양 신호의 활성화 구간이 중첩되는 T0구간 동안은 로우 레벨이 되고 나머지 구간은 하이 레벨이 되는 신호가 출력된다. 제1낸드게이트(201_A)에서 출력된 신호가 제1인버터(202_A)를 통과하면 T0구간 동안은 하이 레벨이 되고 나머지 구간은 로우 레벨이 되는 0번째 선택신호(CSEL<0>)가 출력된다. 한편, 1~3번째 프리 선택신호들(SEL<1:3>)은 T0구간에서 비활성화된 상태이므로 낸드게이트(201_B, 201_C, 201_D)와 인버터(202_B, 202_C, 202_D)를 통과하더라도 T0구간에서 비활성화된 상태의 1~3번째 선택신호(CSEL<1:3>)가 출력된다.

한편, 이상에서는 선택신호제어부(200)가 2개의 순서제어신호(ORD<0:1>)를 이용하여 선택신호들의 활성화 구간이 중첩되지 않도록 조절하는 경우를 설명하였으나, 1개의 순서제어신호(ORD<0>)만을 이용하여 활성화 순서를 제어하도록 설계될 수도 있다. 구체적으로 N개의 프리 선택신호들(SEL<0:N-1>) 중에서 2개의 프리 선택신호들이 동시에 활성화되는 경우라면, 0 ~ N/2-1번째 선택신호들(CSEL<0:N/2-1>)은 순서제어신호(ORD<0>)가 하이 레벨일 때 T1 활성화 구간에서 활성화되도록 조절되고, N/2~N-1번째 선택신호들(CSEL<N/2:N-1>)은 순서제어신호(ORD<0>)가 로우 레벨일 때 T2 활성화 구간에서 활성화되도록 조절될 수 있다. 물론, 선택신호제어부(200)는 순서제어신호(ORD<0>)가 로우 레벨이면 0 ~ N/2-1번째 선택신호들(CSEL<0:N/2-1>)을 T1 활성화 구간에서 활성화되도록 조절하고, 순서제어신호(ORD<0>)가 하이 레벨이면 N/2 ~ N-1번째 선택신호들(CSEL<N/2:N-1>)을 T2 활성화 구간에서 활성화되도록 설계될 수 있음은 물론이다.

또한, 만약 N개의 프리 선택신호들(SEL<0:N-1>) 중에서 P(2< P ≤ N인 자연수)개의 프리 선택신호들이 동시에 활성화되는 경우라면, 선택신호제어부(200)는 P개의 순서제어신호(ORD<0:P-1>)를 이용하여 선택신호들의 활성화순서를 제어하도록 설계될 수 있다. 예를 들어 12개의 프리 선택신호들(SEL<0:11>) 중에서 4개의 프리 선택신호들(SEL<0>, SEL<3>, SEL<6>, SEL<9>)이 동시에 활성화되는 경우라면, 활성화 구간 T0을 4개의 구간(TA, TB, TC, TD)으로 나누어 0~2번째 선택신호들(CSEL<0:2>)은 TA 구간에서 활성화되도록 조절하는 제1순서제어신호(ORD<0>), 3~5번째 선택신호들(CSEL<3:5>)은 TB구간에서 활성화되도록 조절하는 제2순서제어신호(ORD<1>), 6~8번째 선택신호들(CSEL<6:8>) 은 TC구간에서 활성화되도록 조절하는 제3순서제어신호(ORD<2>), 및 9~11번째 선택신호들(CSEL<9:11>)은 TD구간에서 활성화되도록 조절하는 제4순서제어신호(ORD<3>)를 이용하여 활성화 순서를 조절할 수 있다.

도 3b는 도 1에 도시된 선택신호제어부(200)의 제2실시예를 나타낸 도면이다.

도 3b에 도시된 선택신호제어부(200)는 도 3a에 도시된 선택신호제어부(200)에 구간제어부(230)를 더 포함하도록 설계될 수 있다. 즉, 선택신호제어부(200)는 활성화순서제어부(220) 및 구간제어부(230)를 포함할 수 있다. 활성화순서제어부(220)는 도 3a의 설명에서 상술하였던 선택신호제어부(200)와 그 구성 및 동작이 유사하다.

구간제어부(230)는 활성화순서제어부(220)에 의해 활성화 순서가 조절된 선택신호들(PRE_CSEL<0:3>)의 활성화 구간의 길이를 구동제어신호(DRVSIG)에 응답해 조절하여 출력한다. 예를 들어, 활성화순서제어부(220)에 의해 T1구간 동안 활성화되도록 조절된 0번째 선택신호(PRE_CSEL<0>)가 구간제어부(230)에 입력되면, 구동제어신호(DRVSIG)의 활성화 구간과 중첩되는 구간인 T1_a 구간(0< T1_a < T1 )동안 활성화되도록 0번째 선택신호(PRE_CSEL<0>)의 활성화 구간의 길이가 조절될 수 있다. 순서제어신호(ORD<0:1>) 대신에 구동제어신호(DRVSIG)를 입력받는 점이 다를 뿐, 구간제어부(230)의 구성 및 동작은 활성화순서제어부(220)와 유사하다. 구동제어신호(DRVSIG)에 대해서는 도 4에서 자세히 설명하도록 한다.

도 4는 도 2 및 도 3b에 도시된 구동제어신호(DRVSIG)를 생성하는 구동제어신호 생성부(240)의 일실시예를 나타낸 도면이다. 도 4에서는 멀티테스트 모드인 경우에 사용되는 구동제어신호(DRVSIG)를 생성하는 구동제어신호 생성부(240)를 도시하였다. 노멀모드인 경우에 사용되는 구동제어신호(DRVSIG)는 액티브 커맨드가 입력되면 활성화되고 프리차지 커맨드가 입력되면 비활성화되도록 설계될 수 있다. 멀티테스트 모드인 경우에 사용되는 구동제어신호(DRVSIG)는 리드 또는 라이트 커맨드를 이용해 생성될 수 있다. 예를 들어, 리드 커맨드(RD)를 이용해 3*외부클럭의 주기(1tck) 동안 하이 펄스 폭을 가지고 1* 1tck 동안 로우 펄스 폭을 가지는 구동제어신호(DRVSIG)를 생성하는 경우를 설명한다. 여기서 리드 커맨드(RD)는 1*tck 동안 하이 펄스 폭을 가지는 신호이다. 멀티 테스트 모드 신호(TM)가 활성화되면 펄스생성부(241)는 입력된 리드 커맨드(RD)를 이용해 1*tck 동안 하이 펄스 폭을 가지는 신호(PRE_DRVSIG0)를 생성해 쉬프터부(245)로 출력한다. 쉬프터부(245)는 입력된 신호(PRE_DRVSIG0)를 1/2*tck 만큼 지연시킨 신호(PRE_DRVSIG05), 입력된 신호(PRE_DRVSIG0)를 1*tck 만큼 지연시킨 신호(PRE_DRVSIG10), 입력된 신호(PRE_DRVSIG0)를 3/2*tck 만큼 지연시킨 신호(PRE_DRVSIG15), 입력된 신호(PRE_DRVSIG0)를 2*tck 만큼 지연시킨 신호(PRE_DRVSIG20)를 생성하여 가공부(247)로 출력한다. 쉬프터부(245)는 D-플립플롭으로 구성될 수 있다. 가공부(247)는 입력된 신호들(PRE_DRVSIG0, PRE_DRVSIG05, PRE_DRVSIG10, PRE_DRVSIG15, PRE_DRVSIG20)의 하이 펄스를 조합하여 3*tck 동안 하이펄스 폭을 가지고 1*tck 동안 로우 펄스 폭을 가지는 구동제어신호(DRVSIG)를 생성한다. 가공부(247)는 오아 게이트(OR-GATE)로 구성될 수 있다.

도 5와 함께 도 1에 도시된 반도체 장치의 전체 동작을 설명한다. 노멀 모드(Normal mode)인 경우에는 프리 선택신호 생성부(100)는 4개의 프리 선택신호들(SEL<0:3>)를 생성하고 생성된 프리 선택신호들(SEL<0:3>) 중 하나의 프리 선택신호(SEL<0>)만을 T0 구간동안 활성화되도록 한다. 그리고 노멀 모드인 경우에 구동제어신호(DRVSIG)는 T0 구간보다 조금 긴 구간(T0+α)동안 활성화되도록 설계될 수 있다. 예를 들어, 프리 선택신호 생성부(100)에 의해 0번째 프리 선택신호(SEL<0>)를 활성화되고 나머지 프리 선택신호들(SEL<1:3>)은 비활성화되는 경우라면, 선택신호제어부(200)에 입력된 프리 선택신호들(SEL<0:3>) 중 하나의 프리 선택신호(SEL<0>)만이 활성화된 상태이므로 0번째 프리 선택신호(SEL<0>)에 대응하는 0번째 선택신호(CSEL<0>)는 활성화 구간이 조절되지 않는다. T0구간 동안 활성화된 0번째 선택신호(CSEL<0>)와 비활성화된 1~3번째 선택신호(CSEL<1:3>)가 판단회로(300)에 전달된다. 판단회로(300)는 활성화된 0번째 선택신호(CSEL<0>)에 대응하는 0번째 셀블록(410)이 리페어되지 않은 정상 셀블록이라면 히트신호(HIT)를 로우 레벨로 비활성화하여 출력한다. 히트신호(HIT)가 로우 레벨이라면 0번째 선택신호(CSEL<0>)에 응답해 0번째 셀블록(410)이 액티브된다. 액티브된 0번째 셀블록(410)에 대하여 리드(또는 라이트)동작이 수행된다. 반대로 0번째 셀블록(410)이 리페어된 셀블록이라면 판단회로(300)는 히트신호(HIT)를 하이 레벨로 활성화하여 출력한다. 히트신호(HIT)가 하이 레벨이라면 0번째 셀블록(410) 대신에 리던던시 셀블록(=0번째 셀블록(410)의 대체 셀블록)이 액티브된다. 액티브된 리던던시 셀블록에 대하여 리드(또는 라이트)동작이 수행된다.

한편, 멀티 테스트 모드인 경우에 프리 선택신호 생성부(100)는 입력된 어드레스(ADD<0:M>)를 디코딩하여 4개의 프리 선택신호들(SEL<0:3>)을 생성하고 생성된 프리 선택신호들(SEL<0:3>) 중에서 2개의 프리 선택신호들(SEL<0>, SEL<2>)이 동시에 활성화되도록 하여 선택신호제어부(200)로 출력한다. 이하에서는 2번째 셀블록(430)이 리던던시 셀블록(450)으로 리페어된 경우를 예로 들어 설명한다. 그리고 선택신호제어부(200)는 활성화순서제어부(220)와 구간제어부(230)를 포함하는 경우이고, 두 개의 순서제어신호(ORD<0:1>)을 사용하는 경우를 가정한다. 활성화순서제어부(220)는 제1순서제어신호(ORD<0>)를 이용하여 0번째 선택신호(PRE_CSEL<0>)를 T1구간(4*1tck) 동안 활성화되도록 조절하고, 제2순서제어신호(ORD<1>)를 이용하여 2번째 선택신호(PRE_CSEL<2>)를 T2구간(4*1tck) 동안 활성화되도록 조절한다. 활성화순서제어부(220)에 의해 활성화 구간이 중첩되지 않도록 조절된 선택신호들(PRE_CSEL<0:3>)은 구간제어부(230)에 의해 활성화 구간의 길이가 조절될 수 있다. 구동제어신호생성부(240)는 멀티 테스트 모드인 경우에 3*1tck 동안의 하이펄스 폭을 가지고 1*tck 동안의 로우 펄스 폭을 가지는 구동제어신호(DRVSIG)를 생성하는 경우를 가정한다. 구간제어부(230)에 의해 0번째 선택신호(PRE_CSEL<0>)은 활성화 구간의 길이가 3*1tck로 조절되고, 2번째 선택신호(PRE_CSEL<2>)은 활성화 구간의 길이가 3*1tck로 조절되어 판단회로(300)로 출력된다. 선택신호제어부(200)로부터 출력된 선택신호들(CSEL<0:3>)은 판단회로(300)에 입력된다. 판단회로(300) 내의 제1노드(A)의 전압은 하이 레벨이다. 판단회로(300)에 첫번째로 입력된 선택신호들(CSEL<0:3>) 중에서 0번째 선택신호(CSEL<0>)만이 T1구간동안 활성화된 상태이므로 0번째 셀블록(410)이 리페어된 셀블록인지를 판단한다. 판단회로(300)내의 0번째 스위치(N0)는 0번째 선택신호(CSEL<0>)에 응답해 턴온되고, 턴온된 0번째 스위치(N0)와 직렬로 연결된 0번째 퓨즈(F0)는 커팅되지 않은 상태이므로 제1노드(A)와 제2노드(B) 사이에는 전류 경로가 발생하게 된다. 따라서 제1노드(A)의 전압 레벨은 로우 레벨로 천이되어 히트 신호(HIT)는 로우 레벨로 비활성화되어 출력된다. 결국, 0번째 셀블록(410)은 리페어되지 않은 셀블록으로 판단되므로 0번째 셀블록(410)은 활성화된 0번째 선택신호(CSEL<0>)에 응답해 액티브된다. 액티브된 0번째 셀블록(410)에 대하여 리드(또는 라이트) 동작이 수행된다.

구동제어신호(DRVSIG)가 T1 구간의 1*tck 동안 로우 레벨이 되어 판단회로(300)내의 제1노드(A)의 전압은 하이 레벨로 변경된다. 그리고 T1구간에서 구동제어신호(DRVSIG)는 3*tck 동안 하이 레벨이 되고, 이 때 판단회로(300)에 입력된 선택신호들(CSEL<0:3>)과 퓨즈들(F0~F3)의 커팅 여부에 따라 제1노드(A)의 전압 레벨은 변경된다. 판단회로(300)에 두번째로 입력된 선택신호들(CSEL<0:3>) 중에서 2번째 선택신호(CSEL<2>)만이 T1구간 동안 활성화된 상태이므로 2번째 셀블록(430) 이 리페어된 셀블록인지를 판단한다. 판단회로(300) 내의 2번째 스위치(N2)가 2번째 선택신호(CSEL<2>)에 응답해 턴온되지만 턴온된 2번째 스위치(N2)와 직렬로 연결된 퓨즈(F2)는 커팅된 상태이고, 나머지 스위치(N0, N1, N3)는 턴오프된 상태이므로 제1노드(A)와 제2노드(B) 사이에는 전류 경로가 생성되지 않는다. 따라서 제1노드(A)의 전압은 하이 레벨을 유지하므로 히트신호(HIT)는 하이 레벨로 활성화되어 출력된다. 즉, 2번째 셀블록(430)은 리페어된 셀블록이므로 리던던시 셀블록(450)이 액티브된다. 액티브된 리던던시 셀블록(450)에 대하여 리드(또는 라이트) 동작이 수행된다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

100: 프리 선택신호 생성부 200: 선택신호제어부
300: 판단회로 220: 활성화순서제어부
230: 구간제어부 240: 구동제어신호생성부

Claims

다수의 선택신호 중 자신에게 대응하는 선택신호에 응답해 액티브되는 다수의 셀블록;
각각이 상기 다수의 셀블록 각각에 대응하는 다수의 프리 선택신호를 생성하고, 멀티 테스트 모드시에 어드레스를 디코딩해 상기 다수의 셀블록 중 적어도 둘 이상의 셀블록에 대응하는 프리 선택신호들을 동시에 활성화하는 프리 선택신호 생성부;
입력된 상기 다수의 프리 선택신호를 상기 다수의 선택신호로 출력하되, 상기 다수의 프리 선택신호 중 동시에 활성화된 프리 선택신호들에 대응하는 선택신호들의 활성화 구간이 중첩되지 않도록 조절하여 출력하는 선택신호제어부; 및
저장된 리페어정보 및 상기 선택신호제어부에서 출력되는 상기 다수의 선택신호를 이용해서 활성화된 선택신호들에 응답해 액티브되는 셀블록들의 리페어 여부를 판단하는 판단회로를 포함하고,
상기 선택신호제어부는
적어도 하나 이상의 순서제어신호에 응답해 상기 입력된 다수의 프리 선택신호 중 동시에 활성화된 프리 선택신호들에 대응하는 선택신호들을 순차적으로 활성화되도록 조절해 출력하는
반도체 장치.
[청구항 2은(는) 설정등록료 납부시 포기되었습니다.]

제 1항에 있어서,
상기 판단회로는
상기 선택신호제어부로부터 출력된 다수의 선택신호 각각에 대응하는 다수의 퓨즈를 포함하고,
상기 다수의 선택신호 중 활성화된 선택신호에 대응하는 퓨즈의 커팅 여부에 따라 히트신호를 활성화해 출력하는
반도체 장치.
[청구항 3은(는) 설정등록료 납부시 포기되었습니다.]

제 2항에 있어서,
상기 다수의 셀블록 중 리페어된 하나의 셀블록에 대응되는 퓨즈는 커팅되고, 나머지 퓨즈는 커팅되지 않는
반도체 장치.
[청구항 4은(는) 설정등록료 납부시 포기되었습니다.]

제 1항에 있어서,
상기 판단회로는
제1노드와 병렬로 연결된 복수의 퓨즈들;
각각의 일단은 제2노드와 연결되고 각각의 타단은 상기 복수의 퓨즈들 각각과 연결되며, 각각 상기 선택신호제어부로부터 출력된 다수의 선택신호 각각에 응답해 온/오프되는 복수의 스위치들; 및
상기 다수의 선택신호 중 활성화된 선택신호에 응답해 턴온되는 스위치와 직렬로 연결된 퓨즈가 커팅된 경우에는 히트신호를 활성화해 출력하고, 상기 퓨즈가 커팅되지 않은 경우에는 히트신호를 비활성화해 출력하는 출력부
를 포함하는 반도체 장치.
[청구항 5은(는) 설정등록료 납부시 포기되었습니다.]

제 1항에 있어서,
상기 판단회로는
제1노드와 병렬로 연결되고, 각각 상기 선택신호제어부로부터 출력된 다수의 선택신호 각각에 응답해 온/오프되는 복수의 스위치들;
각각의 일단은 제2노드와 연결되고 각각의 타단은 상기 복수의 스위치들 각각과 연결되는 복수의 퓨즈들; 및
상기 다수의 선택신호 중 활성화된 선택신호에 응답해 턴온되는 스위치와 직렬로 연결된 퓨즈가 커팅된 경우에는 히트신호를 활성화해 출력하고, 상기 퓨즈가 커팅되지 않은 경우에는 히트신호를 비활성화해 출력하는 출력부
를 포함하는 반도체 장치.
[청구항 6은(는) 설정등록료 납부시 포기되었습니다.]

제 4항 또는 제 5항에 있어서,
상기 출력부는
구동제어신호에 응답해 상기 제1노드의 전압을 제1레벨로 프리차지하는 프리차지부; 및
상기 선택신호제어부로부터 출력된 다수의 선택신호 중 활성화된 선택신호에 응답해 턴온되는 스위치와 직렬로 연결된 퓨즈가 커팅된 경우에는 상기 제1노드의 전압을 제1레벨로 유지하여 상기 히트신호를 활성화해 출력하고, 상기 퓨즈가 커팅되지 않은 경우에는 상기 제1노드의 전압을 제2레벨로 변화시켜 상기 히트신호를 비활성화해 출력하는 드라이버를 포함하는
반도체 장치.
[청구항 7은(는) 설정등록료 납부시 포기되었습니다.]

제 6항에 있어서,
상기 제2노드는 접지전압과 연결되고, 상기 제1레벨은 하이 레벨이고 상기 제2레벨은 로우 레벨이며,
상기 드라이버는
상기 선택신호제어부로부터 출력된 다수의 선택신호 중 활성화된 선택신호에 응답해 턴온되는 스위치와 직렬로 연결된 퓨즈가 커팅된 경우에는 상기 제1노드의 전압을 하이 레벨로 유지하여 상기 히트신호를 활성화해 출력하고, 상기 퓨즈가 커팅되지 않은 경우에는 상기 제1노드의 전압이 로우 레벨로 강하되어 상기 히트신호를 비활성화해 출력하는
반도체 장치.
[청구항 8은(는) 설정등록료 납부시 포기되었습니다.]

제 1항에 있어서,
상기 다수의 셀블록 각각은 적어도 하나 이상의 워드라인을 포함하는
반도체 장치.
삭제
[청구항 10은(는) 설정등록료 납부시 포기되었습니다.]

제 1항에 있어서,
상기 선택신호제어부는
적어도 하나 이상의 상기 순서제어신호에 응답해 상기 입력된 다수의 프리 선택신호 중 동시에 활성화된 프리 선택신호들에 대응하는 선택신호들의 활성화 순서를 조절하는 활성화순서제어부; 및
상기 활성화순서제어부에 의해 활성화 순서가 조절된 선택신호들의 활성화 구간의 길이를 구동제어신호에 응답해 조절하여 출력하는 구간제어부
를 포함하는 반도체 장치.
[청구항 11은(는) 설정등록료 납부시 포기되었습니다.]

제 10항에 있어서,
상기 구동제어신호는 리드 커맨드 또는 라이트 커맨드를 이용해 생성되는
반도체 장치.
[청구항 12은(는) 설정등록료 납부시 포기되었습니다.]

제 10항에 있어서,
구동제어신호 생성부를 더 포함하며,
상기 구동제어신호생성부는
멀티 테스트 모드시에 리드 커맨드 또는 라이트 커맨드에 응답해 펄스 신호를 생성하여 출력하는 펄스생성부;
상기 펄스생성부에서 출력된 펄스 신호를 쉬프트시켜 출력하는 쉬프터부; 및
상기 펄스 신호와 상기 쉬프터부에서 출력된 신호를 조합하여 상기 구동제어신호를 생성하는 가공부를 포함하는
반도체 장치.
다수의 선택신호 중 자신에게 대응하는 선택신호에 응답해 액티브되는 다수의 셀블록을 포함하는 반도체 장치의 테스트 방법에 있어서,
각각이 상기 다수의 셀블록 각각에 대응하는 다수의 프리 선택신호를 생성하고, 멀티 테스트 모드시에 어드레스를 디코딩해 상기 다수의 셀블록 중 적어도 둘 이상의 셀블록에 대응하는 프리 선택신호들을 동시에 활성화하는 프리 선택신호 생성단계;
입력된 상기 다수의 프리 선택신호를 상기 다수의 선택신호로 출력하되, 상기 다수의 프리 선택신호 중 동시에 활성화된 프리 선택신호들에 대응하는 선택신호들의 활성화 구간이 중첩되지 않도록 조절하여 출력하는 선택신호 제어단계; 및
저장된 리페어정보 및 상기 다수의 선택신호를 이용해서 활성화된 선택신호들에 응답해 액티브되는 셀블록들의 리페어 여부를 판단하는 판단단계를 포함하고,
상기 선택신호 제어단계는, 적어도 하나 이상의 순서제어신호에 응답해 상기 입력된 다수의 프리 선택신호 중 동시에 활성화된 프리 선택신호들에 대응하는 선택신호들을 순차적으로 활성화되도록 조절해 출력하는 단계
를 포함하는 반도체 장치의 테스트 방법.
[청구항 14은(는) 설정등록료 납부시 포기되었습니다.]

제 13항에 있어서,
상기 선택신호 제어단계는
각각이 상기 다수의 프리 선택신호에 대응하는 상기 다수의 선택신호를 생성하는 단계;
상기 다수의 프리 선택신호 중 동시에 활성화된 프리 선택신호들에 대응하는 선택신호들의 활성화 순서를 조절하는 상기 순서제어신호를 생성하는 단계; 및
상기 순서제어신호를 이용해 상기 동시에 활성화된 프리 선택신호들에 대응하는 선택신호들을 순차적으로 활성화되도록 조절하여 출력하는 단계
를 포함하는 반도체 장치의 테스트 방법.