KR101185549B1 - 결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체 메모리 장치 - Google Patents

결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체 메모리 장치 Download PDF

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본 발명에 따른 반도체 메모리 장치는 복수의 셀매트를 각각 포함하는 복수의 뱅크를 포함하며, 결함이 있는 셀매트를 활성화하기 위한 셀매트 선택신호가 입력되는 경우, 상기 셀매트 선택신호에 해당하는 셀매트에 리페어 동작을 수행하도록 하는 공유 퓨즈셋을 이웃한 두 개 이상의 뱅크가 공유하여 사용하는 것을 특징으로 한다. 따라서, 본 발명은 반도체 메모리 장치 내 인접한 두 뱅크가 리던던시 회로에 포함되는 퓨즈셋를 공유함으로써 퓨즈셋의 개수를 줄여 반도체 메모리 장치의 전체 면적을 줄일 수 있다.
Figure R1020090132874
메모리 장치, 퓨즈, 결함 리페어 동작, 리던던시 회로, 반도체, 컬럼 활성화, 퓨즈 공유

Description

결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING REDUNDANCY CIRCUIT }
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 퓨즈셋을 공유함으로서 리던던시 회로의 면적을 줄이기 위한 장치에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구되어 왔다. 최근에도 더 많은 데이터를 저장하고 더 빨리 읽기와 쓰기 동작을 실행하면서 전력 소비를 줄일 수 있는 반도체 메모리 장치의 요구 는 계속 되고 있다. 아울러, 반도체 메모리의 고용량화에 따라 하나의 반도체 칩에 들어가는 신호 선과 단위 셀의 개수도 급격하게 증가하였다.
이로 인해 반도체 메모리 장치의 설계와 제조는 더욱 복잡해졌으며, 반도체 메모리 장치에 포함된 각각의 구성요소들의 크기가 작아짐에 따라 결함의 발생 가능성이 커지고, 각종 신호 선끼리 혹은 신호 선과 단위 셀 사이의 결함이 늘어나는 것은 반도체 메모리 장치 전체의 결함률을 증가시키는 원인으로 작용하게 된다. 반도체 메모리 장치에 발생한 결함 있는 단위 셀을 대체할 수 있도록 하는 리던던시(redundancy) 회로는 일반적으로 반도체 메모리 장치 내 포함된 복수의 뱅크 각각에 포함되어 있다. 각 뱅크는 복수의 단위 셀로 구성된 셀 매트, 로우(row)영역을 제어하기 위한 로우(row) 제어영역, 컬럼(column)영역을 제어하기 위한 컬럼(column) 제어영역을 포함한다. 리던던시 회로는 결함 단위 셀의 로우(row) 어드레스를 리페어하기 위한 로우(row) 리던던시 회로와 결함 단위 셀의 컬럼(column) 어드레스를 리페어하기 위한 컬럼(column) 리던던시 회로가 있으며, 이들 각각은 각 뱅크의 로우 제어영역과 컬럼 제어영역에 포함된다.
도 1은 스택 뱅크 구조를 가진 일반적인 반도체 메모리 장치의 뱅크 구조를 설명한다.
도시된 바와 같이, 스택 구조의 뱅크를 포함하는 반도체 메모리 장치는 인접한 뱅크들의 컬럼 제어영역이 서로 맞닿는 구조로 형성된다.
구체적으로 살펴보면, 반도체 메모리 장치는 복수의 뱅크를 포함하고 있으며, 각각의 뱅크는 크게 복수의 단위 셀을 포함하는 셀 매트들, 워드 라인을 제어하기 위한 로우 제어영역 및 컬럼 라인을 제어하기 위한 컬럼 제어영역을 포함한다. 상기 컬럼 제어영역은 단위 셀에서 출력된 데이터를 디코딩하는 컬럼 디코더(YDEC)(미도시) 및 컬럼 리던던시 회로를 포함한다.
도시된 바와 같이, 서로 인접하게 위치하는 두개의 뱅크들은 각각 컬럼 리던던시 회로를 포함하고 있다. 상기 컬럼 리던던시 회로는 단위 셀에 결함이 발생하는 경우, 결함 단위 셀의 컬럼 어드레스를 예비셀의 어드레스로 대체한다. 상기 동작을 리페어링(REPAIRING)이라고 한다. 따라서, 도시된 바와 같이, 반도체 메모리 장치는 상단에 위치한 뱅크의 컬럼 어드레스에 대응하는 컬럼 리던던시 회로와 하단에 위치한 뱅크의 컬럼 어드레스에 대응하는 컬럼 리던던시 회로를 각각 구비한다.
도 2는 도 1에 도시된 하나의 뱅크에 포함된 컬럼 리던던시 회로를 설명하기 위한 블록도이며, 제1 뱅크(BANK0)를 예로 하여 설명하도록 한다.
종래의 반도체 메모리 장치는 제1 뱅크(BANK0)의 컬럼 어드레스에 대응하는 컬럼 리던던시 회로와 제2 뱅크(BANK1)의 컬럼 어드레스에 대응하는 컬럼 리던던시 회로를 각각 구비한다. 그렇기 때문에 제1 뱅크(BANK0)는 하나의 컬럼 리던던시 회로를 구비하고, 상기 컬럼 리던던시 회로에 포함되는 퓨즈셋(222)은 상기 제1 뱅크(BANK0)에 포함된 셀 매트의 결함 여부만을 감지할 수 있다.
도 2에 도시된 바와 같이, 상기 제1 뱅크(BANK0)의 컬럼 리던던시 회로는 퓨즈부(220) 및 비교부(240)를 포함한다.
상기 퓨즈부(220)는 퓨즈셋(222) 및 결함셀 주소 생성부(226)를 포함한다.
상기 퓨즈셋(222)은 리셋 신호(WLCB_B0) 및 셀 매트 선택신호(XMAT_B0<0:n>)를 수신하여, 상기 셀 매트 선택신호(XMAT_B0<0:n>)에 대응하는 셀 매트에 결함이 발생하였는지 여부를 알리는 결함 발생신호(YA_B0)를 출력한다. 상기 제1 뱅크(BANK0)의 리셋 신호(WLCB_B0)는 상기 뱅크(BANK0)의 프리챠지 모드에서, 후술되는 리페어 감지신호(REP_DET)를 리셋하기 위한 신호이다. 상기 셀 매트 선택신호(XMAT_B0<0:n>)는 상기 제1 뱅크(BANK0)에 포함되는 복수의 셀 매트 중, 활성화되는 셀 매트를 나타내는 신호이다.
상기 결함셀 주소 생성부(226)는 제1 뱅크(BANK0)의 셀 매트 선택신호(XMAT_B0<0:n>) 및 제1 뱅크(BANK0)의 뱅크 인에이블 신호(WLCPB_LAT_B0)을 수신하고, 복수의 단위 셀 중 결함 단위 셀에 대응하는 결함 컬럼 어드레스(YRA_B0)를 생성하여 비교부(240)로 출력한다.
비교부(240)는 상기 퓨즈셋(222)에서 출력되는 제1 뱅크(BANK0)의 제1 결함 발생신호(YA_B0)가 활성화되면, 상기 결함셀 주소 생성부(226)에서 출력되는 결함 컬럼 어드레스(YRA_B0)와 외부에서 입력되는 컬럼 어드레스(AYT)를 비교한다. 비교결과, 상기 외부에서 입력된 컬럼 어드레스(AYT)와 상기 결함 컬럼 어드레스(YRA_B0)가 일치하는 경우, 제1 뱅크(BANK0)에 포함된 셀매트에 리페어 동작이 필요함을 알리는 리던던시 인에이블 신호(SYEB_0)를 출력한다.
도 3은 도 2에 도시된 퓨즈셋(222)을 설명하기 위한 회로도이다.
도 3에 도시된 바와 같이, 상기 퓨즈셋(222)은 리셋부(310), 리페어 감지신호 생성부(320) 및 래치부(330)을 포함한다.
상기 리셋부(310)는 제1 뱅크(BANK0)의 리셋 신호(WLCB_B0)에 응답하여, 리페 어 감지신호(REP_DET)를 하이레벨로 리셋한다.
이를 위해 상기 리셋부(310)는 게이트로 입력되는 로우 레벨의 리셋 신호(WLCB_B0)에 의해 턴온되어, 노드 A상에 출력되는 리페어 감지신호(REP_DET)를 전원전압(VDD)의 하이레벨로 리셋 시키는 PMOS 트랜지스터를 포함한다.
상기 리셋 신호(WLCB_B0)는 도면에 도시되지는 않았지만, 제1 뱅크(BANK0)의 액티브 커맨드 및 프리차지 커맨드를 조합하여 형성된 신호이다. 여기서, 상기 액티브 커맨드는 특정 어드레스에 해당되는 셀 매트를 인에이블하여 리드(Read) 혹은 라이트(Write) 동작이 가능하도록 만드는 명령어이다.
따라서, 상기 제1 리셋 신호(WLCPB_B0)는 제1 뱅크(BANK0)의 프리챠지 모드에서, 상기 리셋부(310)를 활성화 시킨다.
상기 리페어 감지신호 생성부(320)는 셀 매트 선택신호(XMAT_B0<0:n>) 및 퓨즈(F_1 내지 F_n)의 커팅상태(cut 또는 no cut)에 응답하여 리페어 감지신호(REP_DET)를 생성하고, 이를 노드 A로 제공한다.
상기 셀 매트 선택신호(XMAT_B0<0:n>)는 반도체 메모리 장치의 읽기 및 쓰기 동작 수행을 위한 제1 뱅크(BANK0)의 액티브 동작구간에서 활성화되는 셀 매트를 나타내는 신호이다.
이를 위해 상기 리페어 감지신호 생성부(320)는 상기 노드 A와 접지전원단 사이에 서로 병렬로 연결되는 복수의 단위 퓨즈셋(320_1~320_n)을 포함한다.
상기 복수의 단위 퓨즈셋(320_1~320_n) 중에서, 제1 단위 퓨즈셋(320_1)을 예를 들어 설명하면, 상기 제1 단위 퓨즈셋(320_1)은 게이트로 입력되는 셀 매트 선 택신호(XMAT_B0<0>)에 응답하여, 접지전압(VSS)을 상기 퓨즈(F_1)으로 전달하는 NMOS 트랜지스터를 포함한다. 그리고 상기 단위 퓨즈셋(320_1)은 전달된 접지전압(VSS)을 퓨즈 자신의 커팅상태(cut 또는 no cut)에 따라 접지전압을 노드 A로 인가시키는 퓨즈(F_1)을 포함한다.
상기 래치부(330)는 인버터 래치로 구성되며, 상기 노드 A상에 있는 리페어 감지신호(REP_DET)를 래치하고, 이를 제1 뱅크(BANK0)의 결함발생신호(YA_B0)으로 출력한다.
반도체 메모리 장치의 테스트 시에는, 병렬 연결된 복수의 퓨즈(F_1 내지 F_n) 중에서, 결함 단위 셀에 대응되는 퓨즈는 컷팅(cut)된다.
만약 선택된 셀 매트가 결함 단위 셀을 포함하고 있다면, 퓨즈가 컷팅되어 있어 퓨즈셋(222)은 하이 레벨의 결함발생신호(YA_B0)를 출력한다. 반대로, 만약 선택된 셀 매트에 결함 단위 셀이 포함되지 않았다면, 퓨즈가 노컷팅되어, 로우 레벨의 결함발생신호(YA_B0)를 출력한다.
도 4는 도 3에 도시된 퓨즈셋의 동작을 설명하기 위한 다이어그램이다.
로우 레벨의 제1 리셋 신호(WLCB_B0)에 의해, 노드 A의 결함 감지신호(REP_DET)가 하이 레벨로 리셋된 초기화 모드에서, 퓨즈셋(222)의 동작이 시작됨을 가정하여 설명한다. 상기 초기화 구간에서는 제1 뱅크(BANK0)에 포함된 셀 매트가 활성화되지 않아 셀 매트 선택신호(XMAT_B0<0:n>)가 로우 레벨을 갖는다. 그리고 상기 로우 레벨의 셀 매트 선택신호(XMAT_B0_<0:n>)에 의해 상기 단위 퓨즈셋(F_1)에 포함된 NMOS 트랜지스터는 턴온되지 않는다. 이로 인해, 노드 A에는 접 지전압이 공급되지 않아, 결함 감지신호(REP_DET)는 하이 레벨을 유지한다.
그리고 나서, 제1 뱅크(BANK0)가 액티브 모드로 진입하여, 제1 리셋 신호(WLCB_B0)가 하이 레벨로 천이된 상태에서, 셀 매트가 활성화되면, 셀 매트 선택신호(XMAT_B0<0:n>)가 하이 레벨로 천이된다. 상기 하이 레벨의 셀 매트 선택신호(XMAT_<0:n>)에 의해 상기 NMOS 트랜지스터가 턴온되고, 이에 따라 접지전압(VSS)이 퓨즈(F_1)로 인가된다.
상기 선택된 셀 매트가 결함 단위 셀을 포함하고 있다면, 상기 퓨즈(F_1)는 컷팅된 상태이기 때문에, 접지전압(VSS)은 노드 A로 전달되지 않는다. 그래서 노드 A의 결함 감지신호(REP_DET)는 이전의 하이 레벨 상태를 유지한다. 그리고 래치부(330)는 상기 하이 레벨의 결함 감지신호(REP_DET)를 결함발생신호(YA_B0)로 출력한다.
이와 반대로, 상기 선택된 셀 매트가 결함 단위 셀을 포함하지 않는다면, 퓨즈(F_1)가 노컷팅 상태이기 때문에, 접지전압(VSS)이 노드 A에 전달된다. 이로 인해 노드 A의 결함 감지신호(REP_DET)는 하이 레벨에서 로우 레벨로 천이된다. 그리고 래치부(330)는 상기 로우 레벨의 결함 감지신호(REP_DET) 결함발생신호(YA_B0)로 출력한다.
상기 도 1 내지 도 4에 도시된 바와 같이, 종래의 뱅크는 퓨즈셋을 공유하지 않고 각각 하나의 퓨즈셋을 각각 구비하였다. 이로 인해, 상기 종래의 퓨즈셋(222)은 해당 제1 뱅크(BANK0)에 포함된 셀 매트의 결함만을 감지할 뿐 다른 뱅크에 포함된 셀 매트의 결함은 감지할 수 없어 리던던시 효율을 떨어뜨리는 문제점을 야기 하였다.
하지만 최근 반도체 메모리 장치는 더욱 고집적화되고 있으며 생산성 향상을 위해 전체 면적을 줄이려는 노력이 계속되고 있는데, 종래의 퓨즈셋(222)은 상기 제1 뱅크(BANK0)에 포함된 셀 매트의 결함 셀만을 감지할 수 있어 뱅크마다 각각 컬럼 리던던시 회로가 구비되어야만 하기 때문에 반도체의 전제 면적을 줄일 수 없는 문제점이 있었다. 실제로, 반도체 메모리 장치의 면적이 작을수록 하나의 웨이퍼를 통해 생산될 수 있는 반도체 메모리 장치의 수가 늘어나고 이는 곧 생산성 향상을 통한 제조 원가의 절감으로 연결된다. 하지만, 반도체 메모리 장치의 저장 용량은 더욱 커져 단위 셀의 수가 늘어나고 이에 따라 단위 셀의 결함을 대체하기 위한 리던던시 회로의 크기도 더 커지고 있어 반도체 메모리 장치의 전체 면적을 줄이는 데 어려움을 준다.
본 발명의 실시 예는 고집적 반도체 메모리 장치에 있어 단위 셀의 결함을 대체하여 결함 단위 셀을 리페어 리페어하기 위한 리던던시 회로를 이웃한 뱅크가 공유하여 사용하면서도 각 뱅크에 대한 리페어 동작을 지원하고 반도체 메모리 장치의 전체 면적을 줄일 수 있도록 하는데 그 특징이 있다. 이를 위해 본 발명의 실시 예는 서로 인접해 있는 두개의 뱅크가 퓨즈셋을 공유하여 반도체 설계의 효율성을 높이는데 그 특징이 있다.
본 발명의 실시 예는 복수의 셀매트를 포함하는 제1 뱅크, 복수의 셀매트를 포함하는 제2 뱅크 및 상기 제1 뱅크 또는 제2 뱅크에 포함된 셀매트에 결함이 감지되고, 상기 결함이 감지된 셀매트를 포함하는 뱅크가 인에이블되면, 상기 인에이블된 뱅크가 결함셀을 포함함을 나타내는 결함 발생 신호를 출력하는 공유 퓨즈셋을 포함하고, 상기 공유 퓨즈셋은 상기 제1 뱅크 및 제2 뱅크에 의해 공유되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
또한, 본 발명의 다른 실시 예는 복수개의 셀매트를 각각 포함하는 복수개의 뱅크 및 선택된 셀매트에 결함이 감지되고, 결함이 감지된 셀매트를 포함하는 뱅크가 인에이블되면, 상기 인에이블된 뱅크에 결함셀을 포함하고 있음을 나타내는 결함 발생신호를 출력하는 공유 퓨즈셋을 포함하고, 상기 공유 퓨즈셋은 상기 복수개의 뱅크에 의해 공유됨을 특징으로 하는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 이웃한 뱅크끼리 결함 단위 셀을 리페어하기 위한 퓨즈셋을 공유하여 사용할 수 있도록 함으로써 전체 면적을 줄일 수 있다.
반도체 메모리 장치는 복수의 뱅크를 포함하고 있으며, 제조 후 복수의 뱅크 중 불특정 위치의 단위 셀이 결함을 가질 경우 이를 대체하여 생산성을 높이기 위해 리던던시 회로를 사용한다.
이러한 리던던시 회로는 복수의 단위 셀 각각을 대체할 수 있도록 설계되어야 하며, 결함이 발생한 단위 셀의 위치 정보를 기억하고 있어야 한다. 이러한 리던던 시 회로의 크기는 반도체 메모리 장치 내 단위 셀의 수가 증가하면서 커지고 있다. 이는 고집적 반도체 메모리 장치의 면적을 증가시켜 생산성 향상을 가로막게 된다. 본 발명에서는 이웃한 뱅크의 컬럼 제어 영역이 맞닿도록 배치한 스택 뱅크 구조를 가진 반도체 메모리 장치가 이웃한 뱅크끼리 리던던시 회로에 포함되는 퓨즈셋을 공유하여 리던던시 회로의 크기를 줄이고 효율성을 높이도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명의 실시 예는 기존의 반도체 메모리 장치 내 복수의 뱅크의 컬럼 제어영역이 주변 회로영역과 맞닿도록 설계된 경우에 비해 고집적 반도체 메모리 장치의 전체 면적을 줄일 수 있도록 설계된 스택(stack) 뱅크 구조를 가진 반도체 메모리 장치를 예로 들어 설명하기로 한다. 여기서, 스택(stack) 뱅크 구조는 반도체 메모리 장치 내 복수의 뱅크 중 이웃한 뱅크끼리 로우(row) 제어영역 혹은 컬럼(column) 제어영역이 맞닿도록 배치되는 것을 의미한다.
도 5는 본 발명의 반도체 메모리 장치에 포함된 컬럼 제어영역을 구체적으로 설명하기 위한 도면이다.
도시된 바와 같이, 스택 뱅크 구조를 가진 반도체 메모리 장치는 결함 단위 셀을 리페어하기 위해 맞닿아 배치된 컬럼 제어영역을 포함한다. 상기 컬럼 제어영역 은 단위 셀에서 출력된 데이터를 디코딩하는 컬럼 디코더(YDEC) 및 컬럼 리던던시 회로를 각각 포함한다. 상기 컬럼 제어영역은 제1 뱅크(BANK0) 및 제2 뱅크(BANK1)에 의해 공유된다
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 복수의 단위 셀로 이루어진 복수의 셀매트를 포함하는 복수의 뱅크를 포함하며, 결함 단위 셀의 어드레스가 입력될 경우 결함 리페어 동작을 수행하도록 하는 컬럼 리던던시 회로를 이웃한 두 개 이상의 뱅크가 공유하여 사용한다.
도 1과는 달리, 도 5에 도시된 본 발명의 반도체 메모리 장치 내 컬럼 제어영역에 포함된 컬럼 리던던시 회로는 이웃한 두 뱅크(BANK0, BNAK1)에 의해 공유되고 있다. 구체적으로 살펴보면, 이웃한 뱅크의 컬럼 리던던시 회로들이 제1 뱅크(BANK0) 및 제2 뱅크(BANK1)에 뱅크에 모두 연결되어 있음을 알 수 있다. 즉, 도 1에 도시된 반도체 메모리 장치의 경우 컬럼 어드레스에 대응하는 컬럼 리던던시 회로들이 각 뱅크마다 포함되어 있는 반면, 도 5에 도시된 반도체 메모리 장치에서는 컬럼 어드레스에 대응하는 컬럼 리던던시 회로들을 이웃한 두 뱅크가 공유하고 있다.
전술한 바와 같이, 본 발명의 뱅크는 각각의 뱅크마다 복수의 단위 셀을 포함하는 복수의 셀매트를 포함하고 있고, 반도체 메모리 장치의 제조 후 뱅크 내 특정 단위 셀들에 결함이 발생할 경우 이를 대체하기 위한 것이 리던던시 회로를 포함한다. 하나의 뱅크 내에서 결함이 발생하는 단위 셀의 위치는 항상 다르고 이웃한 뱅크끼리 동일한 위치에 결함이 발생할 확률은 적기 때문에, 퓨즈셋을 두 뱅크가 공 유해서 사용할 경우 기존의 리던던시 회로의 크기를 절반으로 줄일 수 있는 효과가 있다. 즉, 본 발명의 반도체 메모리 장치는 이웃한 두 뱅크 내 결함 있는 단위 셀의 정보를 하나의 리던던시 회로에 저장하여, 데이터 액세스를 위해 입력되는 어드레스가 결함 있는 단위 셀에 대응되는 경우 결함 리페어 동작을 수행할 수 있도록 한다. 특히, 이러한 리던던시 회로는 이웃한 두 뱅크 사이에 위치하도록 배치하여 전체 면적을 줄일 수 있는 효과를 제공한다.
도 6은 도 5에 도시된 제1 뱅크(BANK0) 및 제2 뱅크(BANK1)에 의해 공유되는 컬럼 리던던시 회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 본 발명의 컬럼 리던던시 회로는 퓨즈부(600), 및 비교부(650)를 포함한다.
상기 퓨즈부(600)는 공유 퓨즈셋(610) 및 결함 주소 생성부(620)를 포함한다.
상기 공유 퓨즈셋(610)은 제1 뱅크 및 제2 뱅크의 리셋 신호(WLCPB_B0 또는 WLCPB_B1) 및 제1 뱅크 및 제2 뱅크의 셀 매트 선택신호(XMAT_B0<0:n> 또는 XMAT_B1<0:n>)를 수신한다. 상기 공유 퓨즈셋(610)은 상기 제1 뱅크(BANK0)의 셀 매트 선택신호(XMAT_B0<0:n> 또는 제2 뱅크(BANK1)의 XMAT_B1<0:n>)에 대응되는 셀 매트에 결함 셀이 포함되는지 여부를 알리는 리페어 감지신호(REP_DET)를 생성하여, 제1 뱅크 인에이블 신호(WLCPB_LAT_B0) 및 제2 뱅크 인에이블 신호(WLCPB_LAT_B1)에 응답하여, 상기 리페어 감지신호(REP_DET)를 제1 뱅크 및 제2 뱅크의 결함 발생 신호(YA_B0 및 YA_B1)로 출력한다.
상기 제1 리셋 신호(WLCPB_0) 및 제2 리셋 신호(WLCPB_1)는 제1 뱅크 및 제2 뱅크의 프리챠지 동작에 응답하여 노드 A상에 있는 리페어 감지신호(REP_DET)를 리셋시키기 위한 신호이다. 상기 제1 셀매트 선택신호(XMAT_B0<0:n>) 및 제2 셀매트 선택신호(XMAT_B1<0:n>)는 각각 제1 뱅크(BANK0) 및 제2 뱅크(BANK1)에 포함되는 복수의 셀 매트 중에서, 활성화되는 셀 매트를 나타내는 신호이다. 상기 제1 뱅크 인에이블 신호(WLCPB_LAT_B0) 및 제2 뱅크 인에이블 신호(WLCPB_LAT_B1)는 각각 제1 뱅크 및 제2 뱅크가 인에이블됨에 따라 활성화 되는 신호이다.
상기 결함 주소 생성부(620)는 제1 뱅크 및 제2 뱅크의 셀 매트 선택신호(XMAT_B0<0:n> 및 XMAT_B1<0:n>) 및 제1 뱅크 인에이블 신호(WLCPB_LAT_B0) 및 제2 뱅크 인에이블 신호(WLCPB_LAT_B1)을 수신하여, 제1 뱅크(BANK0) 및 제2 뱅크(BANK1)에 포함된 결함 셀매트에 대응하는 결함 컬럼 어드레스(YRA))를 생성하여 비교부(650)로 출력한다.
상기 비교부(650)는 상기 공유 퓨즈셋(610)에서 출력되는 제1 결함 발생신호(YA_0) 또는 제2 결함 발생신호(YA_1)가 활성화되면 결함 컬럼 어드레스(YRA)와 외부에서 입력된 컬럼 어드레스(AYT)를 비교한다. 상기 비교결과, 외부에서 입력된 컬럼 어드레스(AYT)가 결함 단위 셀 의 컬럼 어드레스와 일치하면, 대체 어드레스 신호가 필요함을 알리는 리던던시 인에이블 신호(SYEB_B0 또는 SYEB_B1)를 출력한다.
도 7은 도 6에 도시된 본 발명의 제1 실시 예에 따른 공유 퓨즈셋(610A)의 상세 회로도이다.
도 7에 도시된 바와 같이, 본 발명의 제1 실시 예에 따른 공유 퓨즈셋(610A)은 리셋부(710), 리페어 감지신호 생성부(720), 제1 래치부(730), 제1 결함신호 출력부(740) 및 제2 결함신호 생성부(750)를 포함한다.
상기 리셋부(710)는 제1 뱅크(BANK0) 또는 제2 뱅크(BANK1)의 프리챠지 구간에서 노드 A상에 있는 결함 감지신호(REP_DET)를 전원전압(VDD)으로 리셋 시키기 위해, 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)를 포함한다. 상기 제1 PMOS 트랜지스터(MP1)는 게이트로 입력되는 로우레벨의 제1 리셋 신호(WLCPB_B0)에 응답하여 턴온되어, 노드 A상에 있는 결함 감지신호(REP_DET)를 전원전압(VDD)으로 리셋한다. 그리고 제2 PMOS 트랜지스터(MP2)는 게이트로 입력되는 로우레벨의 제2 리셋 신호(WLCPB_B1)에 응답하여 턴온되어, 노드 A상에 있는 결함 감지신호(REP_DET)를 전원전압(VDD)으로 리셋한다. 상기 제1 리셋 신호(WLCPB_B0) 및 제2 리셋 신호(WLCPB_B1)는 도면에 도시되지는 않았지만, 제1 뱅크(BANK0) 및 제2 뱅크(BANK1)의 액티브 커맨드 및 프리차지 커맨드의 조합에 의해 형성된 신호이다. 그래서 상기 제1 리셋 신호(WLCB_B0) 및 제2 리셋 신호(WLCB_B1)는 제1 뱅크(BANK0) 및 제2 뱅크(BANK1)의 프리챠지 동작구간에서 각각 활성화 된다. 여기서, 상기 액티브 커맨드는 특정 어드레스에 해당되는 셀 매트를 인에이블하여 리드(Read) 혹은 라이트(Write) 동작이 가능하도록 만드는 명령어이다.
상기 리페어 감지신호 생성부(720)는 제1 셀매트 선택신호(XMAT_B0<0:n>), 제2 셀매트 선택신호(XMAT_B1<0:n>) 및 퓨즈(F_1 내지 F_n)의 커팅상태(cut 또는 no cut)에 응답하여 결함 감지신호(REP_DET)를 생성하고, 이를 노드 A로 제공한다.
이를 위해 상기 리페어 감지신호 생성부(720)는 상기 노드 A와 접지전원단 사 이에 서로 병렬로 연결되는 복수의 단위 퓨즈셋(720_1~720_n)을 포함한다.
상기 복수의 단위 퓨즈셋(720_1~720_n) 중에서, 제1 단위 퓨즈셋(720_1)을 예를 들어 설명하면, 제1 단위 퓨즈셋(720_1)은 게이트로 입력되는 하이레벨의 셀 매트 선택신호(XMAT_B0<0> 또는 XMAT_B1<0>에 응답하여, 접지전압(VSS)을 상기 퓨즈(F_1)으로 전달하는 전송 게이트(TG_1)을 포함한다. 그리고 상기 단위 퓨즈셋(720_1)은 전달된 접지전압(VSS)을 퓨즈 자신의 커팅상태(cut 또는 no cut)에 따라 노드 A로 인가하는 퓨즈(F_1)을 포함한다.
상기 제1 래치부(730)는 펄스 신호인 상기 노드 A상에 있는 결함 감지신호(REP_DET)를 래치하여 제1 결함신호 생성부(740) 및 제2 결함신호 생성부(750)로 출력한다. 상기 제1 래치부(730)는 도 7에 도시된 바와 같이. 인버터 래치로 구성되어 상기 노드 A상에 있는 결함 감지신호(REP_DET)를 반전 및 래치하여, 반전된 결함 감지신호(/REP_DET)를 제1 결함신호 생성부(740) 및 제2 결함신호 생성부(750)로 출력한다.
상기 제1 결함신호 생성부(740)는 제1 뱅크 인에이블 신호(WLCPB_LAT_B0)에 응답하여, 상기 제1 래치부(730)에서 출력되는 반전된 결함 감지신호(/REP_DET)를 반전 및 래치(REP_DET)하여 제1 뱅크(BANK0)에 결함이 발생했음을 알리는 제1 결함발생신호(YA_B0)로 출력한다. 이를 위해, 상기 제1 결함신호 생성부(740)는 제1 뱅크(BANK0)가 인에이블되면 하이레벨로 활성화 되는 제1 뱅크 인에이블 신호(WLCPB_LAT_B0)에 응답하여, 상기 반전된 결함 감지신호(/REP_DET)를 출력하는 제1 결함신호 출력부(741)를 포함한다. 그리고 상기 제1 결함신호 생성부(740)는 상기 제1 결함신호 출력부(741)에서 출력되는 반전 결함 감지신호(/REP_DET)를 반전 및 래치(REP_DET)하여 상기 결함발생신호(YA_B0)로 출력하는 제2 래치부(742)를 더 포함한다. 이때, 상기 제2 래치부(742)는 인버터 래치로 구성될 수 있다.
상기 제2 결함신호 생성부(750)는 제2 뱅크 인에이블 신호(WLCPB_LAT_B1)에 응답하여, 상기 제1 래치부(730)에서 출력되는 반전된 결함 감지신호(/REP_DET)를 반전 및 래치(REP_DET)하여 제2 뱅크(BANK1)에 결함이 발생했음을 알리는 제2 결함발생신호(YA_B1)로 출력한다. 이를 위해, 상기 제2 결함신호 생성부(750)는 제2 뱅크(BANK1)가 인에이블되면 하이레벨로 활성화 되는 제2 뱅크 인에이블 신호(WLCPB_LAT_B1)에 응답하여, 상기 반전된 결함 감지신호(/REP_DET)를 출력하는 제2 결함신호 출력부(751)를 포함한다. 그리고 상기 제2 결함신호 생성부(750)는 상기 제2 결함신호 출력부(751)에서 출력되는 반전 결함 감지신호(/REP_DET)를 반전 및 래치(REP_DET)하여 상기 결함발생신호(YA_B1)로 출력하는 제3 래치부(752)를 더 포함한다. 이때, 상기 제3 래치부(752)는 인버터 래치로 구성될 수 있다.
상기 제1 뱅크 인에이블 신호(WLCPB_LAT_B0) 및 제2 뱅크 인에이블 신호(WLCPB_LAT_B1)는 펄스 신호이다. 상기 제1 뱅크 인에이블 신호(WLCPB_LAT_B0) 및 제2 뱅크 인에이블 신호(WLCPB_LAT_B1)가 활성화 되는 짧은 시간 동안 결함 감지신호(REP_DET)를 래치하기 위해, 제2 래치부(742) 및 제3 래치부(752)가 사용된다.
도 7에 도시된 바와 같이, 공유 퓨즈셋(610A)은 제1 뱅크(BANK0) 및 제2 뱅크(BANK1) 각각의 셀매트 선택신호(XMAT_B0<0:n> 및 XMAT_B1<0:n>)를 수신하고, 제 1 뱅크(BANK0) 및 제2 뱅크(BANK1)의 인에이블 신호(WLCPB_LAT_B0 및 WLCPB_LAT_B1)각각에 따라 제1 및 제2 결함 발생 신호(YA_B0 및 YA_B1)를 생성하기 때문에, 두 개의 뱅크에 의해 공유되어 사용될 수 있다.
도 8은 상기 도 7에 도시된 공유 퓨즈셋(610A)의 동작을 설명하기 위한 다이어그램이다. 이하, 상기 본 발명의 제1 실시 예에 따른 공유 퓨즈셋(610A)의 동작을 도 8을 통해 설명하기로 한다.
노드 A의 결함 감지신호(REP_DET)가 하이 레벨로 리셋된 초기화 모드에서, 공유 퓨즈셋(610A)의 동작이 시작됨을 가정하여 설명한다
제1 뱅크(BANK0) 및 제2 뱅크(BANK1)의 프리챠지 동작모드에서는, 제1 리셋 신호(WLCPB_B0) 및 제2 리셋 신호(WLCPB_B1)의 레벨이 하이레벨이기 때문에 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)가 턴온되지 않아, 노드 A의 결함 감지신호(REP_DET)가 초기화 상태인 하이 레벨 상태를 유지한다. 이때, 제1 뱅크(BANK0)가 인에이블 되면 제1 뱅크 인에이블 신호(WLCPB_LAT_B0)가 하이 레벨로 천이된다. 그리고 제1 뱅크(BANK0)에 포함된 셀 매트(XMAT_B0)가 활성화되면, 셀 매트 선택신호(XMAT_B0<0>)가 하이 레벨로 활성화된다. 상기 하이 레벨의 셀 매트 선택신호(XMAT_B0<0>)가 전송 게이트(TG_1)의 게이트 단자로 입력되면, 전송 게이트(TG_1)가 턴온되어 접지전압(VSS)은 퓨즈(F_1)로 인가된다.
이때, 셀 매트(XMAT_B0)가 결함셀을 포함하지 않아, 퓨즈(F_1)가 노커팅 상태라면, 전송 게이트(TG_1)로부터 인가된 접지전압(VSS)은 노드 A로 인가된다. 그래서 상기 노드 A의 결함 감지신호(REP_DET)는 상기 하이 레벨의 초기화 상태에서 리 셋 상태에서 로우 레벨로 천이된다.
그런 다음 제1 래치부(730)는 노드 A의 로우 레벨의 결함 감지신호(REP_DET) 를 반전 및 래치하여 하이 레벨의 반전 결함 감지신호(/REP_DET)를 제1 결함발생신호 생성부(740) 및 제2 결함발생신호 생성부(750)으로 출력한다. 그리고 제1 결함발생신호 출력부(741)는 하이레벨의 상기 제1 뱅크 인에이블 신호(WLCPB_LAT_B0)에 의해 턴온되어 상기 하이 레벨의 반전 결함 감지신호(/REP_DET)를 제1 래치부(742)로 출력한다. 제2 래치부(742)는 상기 하이 레벨의 반전 결함 감지신호(/REP_DET)를 반전하여 로우 레벨의 결함발생신호(YA_B0)로 출력한다. 즉, 상기 결함발생신호(YA_B0)가 로우 레벨이라는 것은 상기 제1 뱅크(BANK0)에 포함된 셀 매트 XMAT_B0<0>가 결함셀을 포함하지 않음을 나타낸다.
이때, 제2 뱅크(BANK1)는 활성화 되지 않기 때문에, 제2 뱅크 인에이블 신호(WLCPB_LAT_B1)는 활성화 되지 않아, 제2 결함발생신호 생성부(750)는 동작하지 않는다.
반대로, 상기 셀 매트(XMAT_B0)가 결함셀을 포함하여, 퓨즈(F_1)가 커팅 상태라면, 상기 하이 레벨의 셀 매트 선택신호(XMAT_B0<0>)에 의해 전송 게이트(TG_1)가 턴온되어 접지전압(VSS)이 퓨즈(F_1)로 인가되더라도 접지전압(VSS)은 노드 A로 전달되지 않는다. 그래서 상기 노드 A의 결함 감지신호(REP_DET)는 상기 하이 레벨의 초기화 상태를 계속 유지하게 된다.
그런 다음 제1 래치부(730)는 노드 A의 하이 레벨의 결함 감지신호(REP_DET)를 반전 및 래치하고, 로우 레벨의 반전 결함 감지신호(/REP_DET)를 제1 결함발생신호 생성부(740) 및 제2 결함발생신호 생성부(750)으로 출력한다. 그리고 제1 결함발생신호 출력부(741)는 활성화된 상기 제1 뱅크 인에이블 신호(WLCPB_LAT_B0)에 의해 턴온되어 상기 로우 레벨의 반전 결함 감지신호(/REP_DET)를 출력하고, 제2 래치부(742)는 상기 로우 레벨의 반전 결함 감지신호(/REP_DET)를 반전하여 하이 레벨의 결함발생신호(YA_B0)로 출력한다. 즉, 상기 제1 뱅크(BANK0)가 활성화 된 상태에서 결함 감지신호(REP_DET)가 하이 레벨이라는 것은 상기 제1 뱅크(BANK0)에 포함된 셀 매트 XMAT_B0<0>가 결함셀을 포함하고 있음을 나타낸다.
이때, 제2 뱅크(BANK1)는 활성화 되지 않기 때문에, 제2 뱅크 인에이블 신호(WLCPB_LAT_B1)는 활성화 되지 않아, 제2 결함발생신호 생성부(750)는 동작하지 않는다.
그런 다음, 제1 뱅크(BANK0)의 프리챠지 모드에서는, 제1 리셋 신호(WLCPB_B0), 제1 뱅크 인에이블 신호(WLCPB_LAT_B0)가 로우 레벨을 갖는다.
이때, 상기 로우 레벨의 제1 리셋 신호(WLCPB_B0)에 의해, 노드 A의 결함 감지신호(REP_DET)는 하이 레벨로 리셋되고, 상기 로우 레벨의 제1 뱅크 인에이블 신호(WLCPB_LAT_B0)에 의해, 제1 결함발생신호 출력부(740)는 비활성화되어 초기화 상태가 된다.
참고적으로 이웃한 두 뱅크가 동시에 활성화되는 경우는 데이터의 충돌과 같은 내부 동작의 오류가 발생할 가능성이 있어, 상기 제1 뱅크 및 제2 뱅크는 서로 라스 투 라스(RAS to RAS) 만큼의 시간차를 두고 인에이블되는 것이 바람직하다. 그리고 제2 뱅크(BANK1)에 포함된 셀매트의 결함여부에 따른 공유 퓨즈셋(610)의 동 작은 상기와 동일하므로 생략하기로 한다.
도 9는 도 6에 도시된 공유 퓨즈셋의 본 발명의 제2 실시 예를 설명하기 위한 상세 회로도이다.
도9에 도시된 바와같이, 공유 퓨즈셋(610B)에 포함된 리페어 감지신호 생성부(920)는 제1 뱅크의 셀 매트 선택신호(XMAT_B0<0:n>, 제2 뱅크의 셀매트 선택신호 XMAT_B1<0:n>) 및 퓨즈(F_1 내지 F_n)의 커팅상태(cut 또는 no cut)에 따른 결함 감지신호(REP_DET)를 생성하여, 노드 A로 제공한다.
이를 위해 리페어 감지신호 생성부(920)는 상기 노드 A와 접지전원단 사이에 서로 병렬로 연결되는 복수의 단위 퓨즈셋(920_1~920_n)을 포함한다.
상기 복수의 단위 퓨즈셋(920_1~920_n) 중에서, 제1 단위 퓨즈셋(920_1)을 예를 들어 설명하면, 제1 단위 퓨즈셋(920_1)은 제1 셀 매트 선택신호(XMAT_B0<0>) 및 제2 뱅크 셀 매트 선택신호(XMAT_B1<0>)을 입력 받아 컴비네이션 셀 매트 선택신호(XMAT_B01<0:n>)를 생성한다. 이를 위해 상기 제1 단위 퓨즈셋(920_1)은 제1 셀 매트 선택신호(XMAT_B0<0>) 및 제2 뱅크 셀 매트 선택신호(XMAT_B1<0>)을 입력 받아 컴비네이션 셀 매트 선택신호(XMAT_B01<0:n>)을 생성하는 컴비네이션 셀 매트 선택신호 생성부(921_1)를 포함한다.
이를 위해 상기 컴비네이션 셀 매트 선택신호 생성부(921_1)는 부정논리합 연산을 수행하는 노어게이트(NOR_1) 및 상기 노어게이트(NOR_1)의 출력신호를 반전하여 컴비네이션 셀 매트 선택신호(XMAT_B01<0:n>)로 출력하는 인버터(IV_1)을 포함한다.
제1 단위 퓨즈셋(920_1)는 게이트로 입력되는 상기 컴비네이션 셀 매트 선택신호(XMAT_B01<0>에 응답하여, 접지전압(VSS)을 상기 퓨즈(F_1)으로 전달하는 NMOS 트랜지스터(NM_1)을 포함한다. 그리고 상기 단위 퓨즈셋(920_1)은 전달된 접지전압(VSS)을 퓨즈 자신의 커팅상태(cut 또는 no cut)에 따라 노드 A로 인가하는 퓨즈(F_1)을 포함한다. 상기 컴비네이션 셀 매트 선택신호(XMAT_B01<0:n>는 제1 셀 매트 선택신호(XMAT_B0<0>) 및 제2 셀 매트 선택신호(XMAT_B1<0>)중에서 적어도 하나가 하이레벨인 경우, 하이레벨이 된다
그리고 상기 하이레벨의 셀 매트 선택신호(XMAT_B01<0>가 상기 NMOS 트랜지스터(NM_1)의 게이트로 입력되어 NMOS 트랜지스터(NM_1)는 턴온되고, 접지전압(VSS)은 상기 퓨즈(F_1)으로 전달된다.
상기 본 발명의 제2 실시 예에 따른, 공유 퓨즈셋(610B)은 상기 리페어 감지신호 생성부(920)를 제외한 나머지 구성은 도 7에 도시된 공유 퓨즈셋(610A)와 동일하므로, 이에 대한 설명은 생략하기로 한다.
도 10는 상기 도 9에 도시된 본 발명의 제2 실시 예에 따른 공유 퓨즈셋(610B)의 동작을 설명하기 위한 다이어그램이다.
도 10에 도시된 컴비네이션 셀 매트 선택신호(XMAT_B01<0:n>)는 상기 제1 셀 매트 선택신호(XMAT_B0<0:n>) 및 제2 셀 매트 선택신호(XMAT_B1<0:n>)의 조합의 의해 생성된다.
상기 컴비네이션 셀 매트 선택신호(XMAT_B01<0:n>는 제1 셀 매트 선택신호(XMAT_B0<0>) 및 제2 셀 매트 선택신호(XMAT_B1<0>)중에서 적어도 하나가 하이레 벨인 경우, 하이레벨이 된다. 그래서 상기 컴비네이션 셀 매트 선택신호(XMAT_B01<0:n>)의 활성화 구간은, 제1 뱅크(BANK0) 셀 매트 선택신호(XMAT_B0<0:n>)의 활성화 구간 및 제2 뱅크 셀 매트 선택신호(XMAT_B1<0:n>)의 활성화 구간의 합과 동일하다. 상기 특징을 제외하고는 도 8에 도시된 공유 퓨즈셋(610A)의 동작과 동일하므로, 이에 대한 설명은 생략하기로 한다.
상기 본 발명의 제2 실시 예에 따른 공유 퓨즈부(610B)는 제1 뱅크(BANK0) 및 제2 뱅크(BANK1)의 셀 매트 선택신호(XMAT_B0<0:n>) 및 XMAT_B1<0:n>)만을 입력 받는다, 하지만 단위 퓨즈셋(720_1)에 포함된 노어게이트(NOR_1)기 복수개의 뱅크의 셀매트 선택신호(XMAT_Bn<0:n>)를 수신하고 이를 조합하여 컴비네이션 셀매트 선택신호(XMAT_B0n<0:n>)를 생성하고, 결함발생신호 출력부(940)가 상기 복수개의 뱅크의 개수만큼 구비되어, 복수개의 뱅크의 인에이블 신호(WLCPB_LAT_<B0:Bn>)를 수신한다면, 상기 공유 퓨즈부(610B)는 2개의 뱅크 뿐만 아니라, 복수의 뱅크에 의해 공유되는 것도 가능하다.
전술한 바와 같이, 본 발명의 공유 퓨즈셋(610)을 포함하는 리던던시 회로를 사용하여 결함 단위 셀에 대한 결함 리페어 동작을 수행하는 종래의 각 뱅크마다 구비하던 리던던시 회로의 수를 줄일 수 있다. 더욱이, 기존의 반도체 메모리 장치와 같이 각 뱅크를 주변 회로 영역에 맞닿아 나란히 배치하는 구조가 아닌, 각 뱅크의 컬럼 제어 영역이 맞닿아 있는 스택 뱅크 구조를 가진 본 발명의 반도체 메모리 장치에서는 인접한 두 뱅크의 리던던시 회로의 수를 반 이상 줄여 반도체 메모리 장치의 전체 면적을 줄일 수 있다.
특히, 본 발명에서는 리던던시 회로의 수가 줄더라도 기존의 리던던시 회로 구조에서 제공하는 결함 리페어 동작을 모두 지원할 수 있으며, 오히려 결함 단위 셀이 발생하지 않아 낭비되고 있는 퓨즈 등을 포함한 리던던시 회로들을 효율적으로 이용할 수 있다. 즉, 리던던시 회로가 이웃한 두 뱅크에 모두 연결되어 있어 이웃한 두 뱅크 중 하나의 뱅크에 보다 많은 결함 단위 셀이 발생할 경우 다른 하나의 뱅크보다 많은 리던던시 회로를 해당 뱅크에 연결하여 결함 리페어 동작을 수행한다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 반도체 메모리 장치의 컬럼 리던던시 회로를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 컬럼 리던던시 회로를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 퓨즈셋의 동작을 설명하기 위한 회로도이다.
도 4는 도 3에 도시된 퓨즈셋의 동작을 설명하기 위한 다이어그램이다.
도 5는 본 발명의 반도체 메모리 장치의 컬럼 리던던시 회로를 설명하기 위한 도면이다.
도 6은 도 5에 도시된 반도체 메모리 장치의 리던던시 회로를 설명하기 위한 블록도이다.
도 7은 도 6에 도시된 본 발명의 제1 실시 예에 따른 공유 퓨즈셋의 동작을 설명하기 위한 회로도이다.
도 8는 도 7에 도시된 공유 퓨즈셋의 동작을 설명하기 위한 다이어그램이다.
도 9은 도 6에 도시된 본 발명의 제2 실시 예에 따른 공유 퓨즈셋의 동작을 설명하기 위한 회로도이다.
도 10는 도 9에 도시된 공유 퓨즈셋의 동작을 설명하기 위한 다이어그램이다.

Claims (21)

  1. 다수개의 셀매트들을 포함하는 제1 뱅크;
    다수개의 셀매트들을 포함하는 제2 뱅크; 및
    상기 제1 뱅크 및 제2 뱅크에 의해 공유되고, 제1 셀매트 선택신호 및 제2 셀매트 선택신호에 응답하여 리페어 감지신호를 생성하고, 제1 뱅크 인에이블신호에 응답하여 상기 리페어 감지신호를 상기 제1 뱅크의 결함발생신호로 출력하고, 제2 뱅크 인에이블신호에 응답하여 상기 리페어 감지신호를 상기 제2뱅크의 결함발생신호로 출력하는 공유 퓨즈셋을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 공유 퓨즈셋은
    상기 제1 셀매트 선택신호 및 제2 셀매트 선택신호에 대응하는 퓨즈의 커팅상태에 응답하여, 상기 리페어 감지신호를 생성하는 리페어 감지신호 생성부;
    상기 제1 뱅크 인에이블 신호가 활성화되면, 상기 리페어 감지신호 생성부에서 출력되는 리페어 감지신호를 제1 뱅크의 결함발생 신호로 출력하는 제1 결함신호 출력부; 및
    상기 제2 뱅크 인에이블 신호가 활성화되면, 상기 리페어 감지신호 생성부에서 출력되는 리페어 감지신호를 제2 뱅크의 결함발생 신호로 출력하는 제2 결함신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 공유 퓨즈셋은
    리페어 감지신호 생성부 와 제1 및 제2 결함신호 출력부들 사이에 구비되어, 펄스 신호인 상기 리페어 감지신호를 래치하는 제1 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2 항에 있어서,
    상기 제1 및 제2 결함신호 출력부는 펄스 신호인 상기 제1 뱅크 인에이블 신호 및 제2 뱅크 인에이블 신호가 활성화 되는 동안에, 상기 리페어 감지신호를 래치하기 위한 제2 래치부 및 제3 래치부를 각각 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2 항에 있어서,
    상기 공유 퓨즈셋은
    상기 제1 뱅크 또는 제2 뱅크의 프리챠지 구간에 상기 리페어 감지신호를 제1 레벨로 리셋하는 리셋부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 리셋부는
    제1 뱅크의 프리챠지 구간에 턴온되어 상기 리페어 감지신호를 리셋하는 제1 트랜지스터; 및
    제2 뱅크의 프리챠지 구간에 턴온되어, 상기 리페어 감지신호를 리셋하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제2 항에 있어서,
    상기 리페어 감지신호 생성부는
    상기 제1 셀매트 선택신호 또는 제2 셀매트 선택신호에 응답하여, 제2 레벨의 신호를 상기 퓨즈로 전달하는 셀 매트 선택신호 전달부; 및
    상기 제1 또는 제2 셀 매트 선택신호에 대응되는 셀매트가 결함 단위 셀을 포함하면 커팅되어 상기 리페어 감지신호가 제1 레벨을 유지하도록 하는 상기 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 셀 매트 선택신호 전달부는
    상기 제1 뱅크의 셀매트 선택신호 및 상기 제2 뱅크의 셀매트 선택신호에 응답하여, 제2 레벨의 신호를 상기 퓨즈로 전달하는 전송게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7 항에 있어서,
    상기 셀 매트 선택신호 전달부는
    상기 제1 셀 매트 선택신호 및 제2 셀 매트 선택신호 중에서, 적어도 하나가 제1 레벨인 경우, 제1 레벨의 컴비네이션 셀매트 선택신호를 생성하는 컴비네이션 셀매트 선택신호 생성부; 및
    상기 컴비네이션 셀매트 선택신호에 응답하여, 제2 레벨의 신호를 상기 퓨즈로 전달하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 컴비네이션 셀매트 선택호 생성부는
    제1 셀 매트 선택신호 및 제2 셀 매트 선택신호를 입력 받아 부정논리합 연산을 수행하는 노어게이트; 및
    상기 노어게이트의 출력신호를 반전하여 상기 제1 레벨의 컴비네이션 셀매트 선택신호로 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1 항에 있어서,
    상기 제1 뱅크 및 제2 뱅크는 상기 공유 퓨즈셋을 포함하는 상기 두 뱅크의 컬럼 제어영역이 서로 맞닿아 있는 스택 뱅크 구조인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1 항에 있어서,
    상기 제1 뱅크 및 제2 뱅크는 서로 라스 투 라스(RAS to RAS) 만큼의 시간차를 두고 인에이블됨을 특징으로 하는 반도체 메모리 장치.
  13. 다수개의 셀매트들를 각각 포함하는 대수개의 뱅크들; 및
    상기 다수개의 뱅크에 의해 공유되며, 상기 다수개의 뱅크들의 셀매트 선택신호들에 응답하여 리페어 감지신호를 생성하고, 상기 리페어 감지신호를 상기 다수개의 뱅크들 중 인에이블된 뱅크의 결함 발생 신호로 출력하는 공유 퓨즈셋을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13 항에 있어서,
    상기 공유 퓨즈셋은
    상기 다수개의 뱅크들 중에서, 인에이블된 뱅크의 셀매트 선택신호가 입력되면, 상기 셀매트 선택신호들에 대응하는 퓨즈의 커팅상태에 응답하여, 상기 리페어 감지신호를 생성하는 리페어 감지신호 생성부; 및
    상기 다수의 뱅크의 개수와 동일하게 구비되고, 해당 뱅크의 뱅크 인에이블 신호가 입력되면, 상기 리페어 감지신호 생성부에서 출력되는 리페어 감지신호를 해당 뱅크의 결함발생 신호롤 출력하는 결함신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 공유 퓨즈셋은
    상기 리페어 감지신호 생성부 및 상기 결함신호 출력부들 사이에 구비되어, 펄스 신호인 상기 리페어 감지신호를 래치하는 제1 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14 항에 있어서,
    상기 결함신호 출력부는 펄스 신호인 상기 뱅크 인에이블 신호가 활성화 되는 동안에, 상기 리페어 감지신호를 래치하기 위한 제2 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14 항에 있어서,
    상기 공유 퓨즈셋은
    상기 뱅크의 프리챠지 모드에 상기 리페어 감지신호를 제1 레벨로 리셋하는 리셋부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17 항에 있어서,
    상기 리셋부는
    상기 다수의 뱅크의 개수와 동일하게 구비되고, 상기 다수의 뱅크의 프리챠지 구간에 턴온되어, 상기 리페어 감지신호를 리셋하는 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제17 항에 있어서,
    상기 리페어 감지신호 생성부는
    상기 셀매트 선택신호에 응답하여, 제2 레벨의 신호를 퓨즈로 전달하는 셀 매트 선택신호 전달부; 및
    상기 셀 매트 선택신호에 대응되는 셀매트가 결함 단위 셀을 포함하면 커팅되어 상기 리페어 감지신호가 제1 레벨을 유지하도록 하는 상기 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19 항에 있어서,
    상기 셀 매트 선택신호 전달부는
    상기 다수개의 셀 매트 선택신호 중에서, 적어도 하나가 제1 레벨인 경우, 제1 레벨의 컴비네이션 셀매트 선택신호를 생성하는 컴비네이션 셀매트 선택신호 생성부; 및
    상기 컴비네이션 셀매트 선택신호에 응답하여, 제2 레벨의 신호를 상기 퓨즈로 전달하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20 항에 있어서,
    상기 컴비네이션 셀매트 선택호 생성부는
    상기 다수개의 셀 매트 선택신호를 입력 받아 부정논리합 연산을 수행하는 노어게이트; 및
    상기 노어게이트의 출력신호를 반전하여 상기 제1 레벨의 컴비네이션 셀매트 선택신호로 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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