JP2006195835A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】半導体集積回路装置は、複数のメモリマクロ12−1〜12−nと、マクロ間共通レジスタブロック11と、メモリマクロ動作設定回路17−1〜17−nとを備えている。マクロ間共通レジスタブロックは、複数のメモリマクロの外部に設けられ、複数のメモリマクロにメモリマクロ動作規定信号CSa〜CSdを供給するマクロ間共通レジスタ15a〜15dを有する。上記メモリマクロ動作設定回路は、複数のメモリマクロ中にそれぞれ設けられ、前記マクロ間共通レジスタから供給されるメモリマクロ動作規定信号を受けてメモリマクロの動作状態を設定する。
【選択図】図1
Description
"Shared Fuse Macro for Multiple Embedded Memory Devices with Redundancy", Michael R et al, IEEE2001 CUSTOM INTEGRATED CIRCUITS CONFERENCE DIGEST pp.191-194
[第1の実施形態]
図1は、この発明の第1の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図である。このロジック混載メモリは、マクロ間共通レジスタブロック11、メモリマクロ12−1〜12−n、ロジック回路13−1〜13−n、及び不揮発性の記憶回路14等を備えている。
図4は、この発明の第2の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図である。このロジック混載メモリは、マクロ間共通レジスタブロック11、メモリマクロ12A−1〜12A−n,12B−1〜12B−n、ロジック回路13A−1〜13A−n,13B−1〜13B−n、及び不揮発性の記憶回路14等を備えている。
次に、この発明の第3の実施形態に係る半導体集積回路装置について図6により説明する。図6は、ロジック混載メモリの要部を抽出して示すブロック図である。本実施形態は、マクロ間共通レジスタブロック11でレジスタ15a〜15dを共有しているメモリマクロ12−1,12−2,12−3,…のうち、1つのメモリマクロを選択してその内部電源を電源モニタ用のパッドに接続し、テストできるようにしたものである。
次に、この発明の第4の実施形態に係る半導体集積回路装置について図7により説明する。図7は、ロジック混載メモリの要部を抽出して示すブロック図である。このロジック混載メモリは、マクロ間共通レジスタブロック11、メモリマクロ12−1,12−2,12−3,…、ロジック回路13−1,13−2,13−3,…等を備えている。
図8は、この発明の第5の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図である。この図8に示す回路は、図7に示した第4の実施形態の構成を採用したときに、マクロ間共通レジスタ15a,15b,…,15mのチェーンとマクロ内個別レジスタ52a−1,52b−1,…,52m−1、52a−2,52b−2,…,52m−2、…のチェーン53−1,53−2,…をテストできるようにしたものである。
Claims (5)
- データを蓄えるメモリセルを有する複数のメモリマクロと、
前記複数のメモリマクロの外部に設けられ、前記複数のメモリマクロにメモリマクロ動作規定信号を供給するマクロ間共通レジスタを有するマクロ間共通レジスタブロックと、
前記複数のメモリマクロ中にそれぞれ設けられ、前記マクロ間共通レジスタから供給されるメモリマクロ動作規定信号を受けてメモリマクロの動作状態を設定するメモリマクロ動作設定回路と
を具備することを特徴とする半導体集積回路装置。 - 前記複数のメモリマクロは、前記マクロ間共通レジスタブロックに隣接してシリアルに接続して配置され、
前記マクロ間共通レジスタから出力された前記メモリマクロ動作規定信号は、初段のメモリマクロから最終段のメモリマクロに順次配信されることを特徴とする請求項1に記載の半導体集積回路装置。 - 前記複数のメモリマクロは、前記マクロ間共通レジスタブロックを挟んでシリアルに接続して配置され、
前記マクロ間共通レジスタから出力された前記メモリマクロ動作規定信号は、前記マクロ間共通レジスタの両側に隣接して配置された初段のメモリマクロから最終段のメモリマクロにそれぞれ順次配信されることを特徴とする請求項1に記載の半導体集積回路装置。 - 前記各メモリマクロ内に設けられ、前記メモリマクロ動作規定信号を受け、次段のメモリマクロに前記メモリマクロ動作規定信号を出力するバッファを更に具備することを特徴とする請求項1乃至3いずれか1つの項に記載の半導体集積回路装置。
- 前記複数のメモリマクロ内にそれぞれ設けられたマクロ内固有レジスタと、前記マクロ間共通レジスタブロック内に設けられ、前記マクロ間共通レジスタに格納するデータを受信するように構成された受信回路とを更に具備し、
前記マクロ間共通レジスタと前記マクロ内固有レジスタはそれぞれ、シリアルチェーンを形成し、前記受信回路で受信したデータが前記マクロ間共通レジスタの初段に入力され、前記マクロ間共通レジスタの最終段の出力が初段のメモリマクロにおけるマクロ内固有レジスタに供給され、前記複数のメモリマクロ内のマクロ内固有レジスタを順次転送されることを特徴とする請求項1乃至4いずれか1つの項に記載の半導体集積回路装置。
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