JP2000133000A - メモリ混載ロジックｌｓｉ - Google Patents

Abstract

(57)【要約】 【課題】 設計時間、テスト時間が短いメモリマクロテ
スト手法を提供する。 【解決手段】 半導体チップ１０内には、複数のメモリ
マクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄが配置される。
マクロＩＤ生成回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ
は、メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄを識
別するためのマクロＩＤを生成するもので、それぞれが
異なる構成又はレイアウトを有している。しかし、マク
ロＩＤ生成回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄは、メ
モリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄの外部の半
導体チップ１０内に配置されるため、メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄ内のテスト制御ブロック
は、全てのメモリマクロで同一の構成となり、設計負担
が軽減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ混載ロジッ
クＬＳＩのメモリマクロのテスト手法に関し、特に、１
チップ内に複数のメモリマクロが配置されるメモリ混載
ロジックＬＳＩに適用される。

【０００２】

【従来の技術】近年、半導体メモリの機能（メモリマク
ロ）を含む複数の機能をワンチップに集積し、ワンチッ
プ内に特定のシステムを形成したいわゆるメモリ混載ロ
ジックＬＳＩ（システムＬＳＩ）が注目されている。メ
モリ混載ロジックＬＳＩでは、いままで別々のチップに
形成されていた半導体メモリの機能とロジックの機能を
ワンチップに形成するため、システムの高性能化、低消
費電力化、小型化（部品数の削減）に貢献する。

【０００３】ところで、メモリマクロは、半導体メモリ
として動作するのに必要な全ての回路を含んでいるた
め、その内部において、読み出し、書き込みなどの一連
の動作を完結できるようになっている。また、メモリマ
クロ内には、メモリマクロとロジック部の接点となるイ
ンターフェイス部が設けられ、メモリマクロとロジック
部との間で、直接、データのやりとりが行われる。

【０００４】

【発明が解決しようとする課題】メモリ混載ロジックＬ
ＳＩのメモリマクロ内には、メモリマクロの機能を確認
するため、テスト制御ブロックが設けられる。そして、
テスト時に、このテスト制御ブロックを機能させてメモ
リマクロのテストを行っている。しかし、複数のメモリ
マクロを有するメモリ混載ロジックＬＳＩの場合には、
複数のメモリマクロを１つずつ順番にテストすることに
なるため、テスト時間が増大する欠点がある。また、複
数のメモリマクロを別々にテストする場合には、各メモ
リマクロを識別する回路が必要となるため、各メモリマ
クロ内のテスト制御ブロックの構成（レイアウト）が異
なってくる。従って、メモリマクロごとにテスト制御ブ
ロックを設計しなければならないため、メモリマクロの
設計時間が増大する欠点がある。

【０００５】本発明は、上記欠点を解決すべくなされた
もので、その目的は、複数のメモリマクロを有するメモ
リ混載ロジックＬＳＩにおいて、短時間、かつ、簡易
に、メモリマクロのテストを行うことができ、さらに、
メモリマクロの設計も短時間で行うことができるメモリ
混載ロジックＬＳＩを提供することにある。

【０００６】

【課題を解決するための手段】１） 本発明のメモリ混
載ロジックＬＳＩは、ワンチップ内に配置され、半導体
メモリの機能を有する複数のメモリマクロと、前記複数
のメモリマクロの外部の前記ワンチップ内に配置され、
前記複数のメモリマクロを識別するためのマクロＩＤを
生成するマクロＩＤ生成回路と、前記複数のメモリマク
ロの外部の前記ワンチップ内に配置され、前記複数のメ
モリマクロのうちの１つを出力パッドに電気的に接続す
る出力選択回路とを備える。

【０００７】前記出力パッドは、テスト時に、各メモリ
マクロの出力信号を出力する。

【０００８】本発明のメモリ混載ロジックＬＳＩは、さ
らに、前記マクロＩＤに基づいて前記複数のメモリマク
ロのうちの１つを選択するマクロ選択回路を備える。

【０００９】前記マクロ選択回路は、各メモリマクロ内
に配置され、各メモリマクロ内で同一の構成を有してい
る。また、前記マクロ選択回路は、前記マクロＩＤ生成
回路と共に前記複数のメモリマクロの外部に配置されて
いてもよい。

【００１０】前記マクロＩＤ生成回路は、複数の固定電
位の組み合わせにより前記マクロＩＤを生成する。

【００１１】２） 本発明のメモリ混載ロジックＬＳＩ
は、ワンチップ内に配置され、半導体メモリの機能を有
する複数のメモリマクロと、前記複数のメモリマクロに
対応して設けられ、入力信号を加算して出力信号とする
機能を有する複数の加算器と、前記複数のメモリマクロ
の外部の前記ワンチップ内に配置され、前記複数のメモ
リマクロのうちの１つを出力パッドに電気的に接続する
出力選択回路とを備え、前記複数の加算器は、互いに直
列接続され、かつ、前記複数の加算器の入力信号又は出
力信号が前記複数のメモリマクロを識別するためのマク
ロＩＤとして使用される。

【００１２】前記複数の加算器は、それぞれ対応するメ
モリマクロ内に配置され、かつ、各メモリマクロ内で同
一の構成を有している。

【００１３】３） 本発明のメモリ混載ロジックＬＳＩ
は、ワンチップ内に配置され、半導体メモリの機能を有
する複数のメモリマクロと、前記複数のメモリマクロの
うちの１つを選択するマクロ選択回路と、前記複数のメ
モリマクロに対応して設けられ、非選択状態のメモリマ
クロの出力信号を固定電位に設定する機能を有する複数
のマクロ出力制御回路と、前記複数のメモリマクロの外
部の前記ワンチップ内に配置され、前記複数のメモリマ
クロの出力信号の論理をとることにより、選択状態のメ
モリマクロの出力信号のみを出力パッドに導く論理回路
とを備える。

【００１４】前記複数のマクロ出力制御回路は、それぞ
れ対応するメモリマクロ内に配置され、かつ、各メモリ
マクロ内で同一の構成を有している。

【００１５】前記論理回路は、前記複数のメモリマクロ
の出力信号の論理和又は論理積を実行する回路である。

【００１６】４） 本発明のメモリ混載ロジックＬＳＩ
は、ワンチップ内に配置され、半導体メモリの機能を有
する複数のメモリマクロと、前記複数のメモリマクロの
２つ以上を選択する機能を有するマクロ選択回路と、前
記複数のメモリマクロの外部の前記ワンチップ内に配置
され、選択された２つ以上のメモリマクロの出力信号が
一致しているか否かを示すＰＡＳＳ／ＦＡＩＬビット
を、前記選択された２つ以上のメモリマクロの出力信号
の論理をとることにより生成する論理回路とを備える。

【００１７】前記論理回路は、前記選択された２つ以上
のメモリマクロの出力信号が互いに一致しているとき
に、前記選択された２つ以上のメモリマクロの出力信号
を出力パッドを出力する。

【００１８】５） 本発明のメモリマクロは、ｎビット
の通常出力を有するメモリマクロにおいて、ｓビット
（１≦ｓ≦ｎ）のデータをｊ組（ｊは、２以上の自然
数）読み出し、各組の間でｓビットのデータを比較し、
各組のｓビットのデータが一致しているか否かを示すＰ
ＡＳＳ／ＦＡＩＬビットを出力する回路を備える。

【００１９】前記回路は、各組のｓビットのデータが互
いに一致しているときに、各組のｓビットのデータを前
記メモリマクロの外部に出力する。

【００２０】６） 本発明のメモリ混載ロジックＬＳＩ
は、４）のメモリ混載ロジックＬＳＩにおいて、各メモ
リマクロが、５）の回路を備えている。

【００２１】７） 本発明のメモリマクロは、ｎビット
の通常出力を有するメモリマクロにおいて、ｓビット
（１≦ｓ≦ｎ）のデータを読み出し、前記ｓビットのデ
ータを、前記ｓビットのデータが正確であるか否かを判
断するための期待値と比較し、前記ｓビットのデータと
前記期待値が一致しているか否かを示すＰＡＳＳ／ＦＡ
ＩＬビットを出力する回路を備える。

【００２２】本発明のメモリマクロは、ｎビットの通常
出力を有するメモリマクロにおいて、ｓビット（１≦ｓ
≦ｎ）のデータをｊ組（ｊは、２以上の自然数）読み出
し、各組の間でｓビットのデータを比較すると共に、各
組のｓビットのデータを、各組のｓビットのデータが正
確であるか否かを判断するための期待値と比較し、各組
のｓビットのデータが一致し、かつ、各組のｓビットの
データと前記期待値が一致しているか否かを示すＰＡＳ
Ｓ／ＦＡＩＬビットを出力する回路を備える。

【００２３】８） 本発明のテスト方法は、ワンチップ
内に配置された複数のメモリマクロをテストするもので
あり、前記複数のメモリマクロを同時に選択し、各メモ
リマクロに同一のデータを書き込み、各メモリマクロの
出力信号が互いに一致しているか否かを示すＰＡＳＳ／
ＦＡＩＬビットを出力し、かつ、各メモリマクロの出力
信号が互いに一致しているときに各メモリマクロの出力
信号を出力し、前記ＰＡＳＳ／ＦＡＩＬビット及び各メ
モリマクロの出力信号に基づいて、前記複数のメモリマ
クロの良否を判断している。

【００２４】本発明のテスト方法は、ワンチップ内に配
置されたｎビットの通常出力を有するメモリマクロをテ
ストするものであり、前記メモリマクロ内でｓビット
（１≦ｓ≦ｎ）単位でｊ組（ｊは、２以上の自然数）の
ブロックを想定し、各組に同一のデータを書き込み、各
組のｓビットの出力信号が互いに一致しているか否かを
示すＰＡＳＳ／ＦＡＩＬビットを出力し、かつ、各組の
ｓビットの出力信号が互いに一致しているときに各組の
ｓビットの出力信号を出力し、前記ＰＡＳＳ／ＦＡＩＬ
ビット及び各組のｓビットの出力信号に基づいて、前記
メモリマクロの良否を判断している。

【００２５】本発明のテスト方法は、ワンチップ内に配
置されたｎビットの通常出力を有する複数のメモリマク
ロをテストするものであり、各メモリマクロ内でｓビッ
ト（１≦ｓ≦ｎ）単位でｊ組（ｊは、２以上の自然数）
のブロックを想定し、各組に同一のデータを書き込み、
各組のｓビットの出力信号が互いに一致し、かつ、各メ
モリマクロの出力信号が互いに一致しているか否かを示
すＰＡＳＳ／ＦＡＩＬビットを出力し、各組のｓビット
の出力信号が互いに一致し、かつ、各メモリマクロの出
力信号が互いに一致しているているときに、各メモリマ
クロの出力信号を出力し、前記ＰＡＳＳ／ＦＡＩＬビッ
ト及び各メモリマクロの出力信号に基づいて、前記複数
のメモリマクロの良否を判断している。

【００２６】本発明のテスト方法は、ワンチップ内に配
置されたｎビットの通常出力を有するメモリマクロをテ
ストするものであり、前記メモリマクロのｓビット（１
≦ｓ≦ｎ）のデータを読み出し、前記メモリマクロ内
で、前記ｓビットのデータを、前記ｓビットのデータが
正確であるか否かを判断するための期待値と比較し、前
記ｓビットのデータと前記期待値が一致しているか否か
を示すＰＡＳＳ／ＦＡＩＬビットを生成し、前記ＰＡＳ
Ｓ／ＦＡＩＬビットに基づいて、前記メモリマクロの良
否を判断している。

【００２７】本発明のテスト方法は、ワンチップ内に配
置されたｎビットの通常出力を有するメモリマクロをテ
ストするものであり、前記メモリマクロ内でｓビット
（１≦ｓ≦ｎ）単位でｊ組（ｊは、２以上の自然数）の
ブロックを想定し、各組のｓビットのデータを読み出
し、前記メモリマクロ内で、各組のｓビットのデータを
比較し、かつ、各組のｓビットのデータと期待値を比較
し、各組のｓビットのデータが互いに一致し、かつ、各
組のｓビットのデータが前記期待値と一致しているか否
かを示すＰＡＳＳ／ＦＡＩＬビットを生成し、前記ＰＡ
ＳＳ／ＦＡＩＬビットに基づいて、前記メモリマクロの
良否を判断している。

【００２８】

【発明の実施の形態】以下、図面を参照しながら、本発
明のメモリ混載ロジックＬＳＩについて詳細に説明す
る。

【００２９】図１は、メモリ混載ロジックＬＳＩのフロ
アプランの一例を示している。

【００３０】半導体チップ１０内には、ロジック部１
１、メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ及び
パッド部１３が配置される。ロジック部１１には、半導
体メモリ以外の機能を有する回路ブロックが形成され
る。メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、
例えば、ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）の機能を有し、メモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄ内で、データの書き込み、読み出しなどの完
結した一連の動作が可能となっている。

【００３１】メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄ内には、ロジック部１１との接点となるインターフ
ェイス部１４Ａ，１４Ｂ，１４Ｃ，１４Ｄが設けられて
いる。インターフェイス部１４Ａ，１４Ｂ，１４Ｃ，１
４Ｄは、例えば、入出力（Ｉ／Ｏ）レジスタを備えてい
る。また、メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２
Ｄ内には、メモリマクロのテストを制御するためのテス
ト制御ブロック１５Ａ，１５Ｂ，１５Ｃ，１５Ｄが配置
されている。

【００３２】パッド部１３は、半導体チップ１０の縁部
に沿って配置され、制御信号の入力やデータの入出力を
行うためのパッド１６を備えている。

【００３３】このようなメモリ混載ロジックＬＳＩの特
徴は、ロジック部１１とメモリマクロ１２の間で、直
接、データのやりとりを行っている点にある。つまり、
ロジックの機能と半導体メモリの機能をワンチップ内に
混載することで、これら２つの機能を繋ぐために、Ｉ／
Ｏパッドや長い配線は必要なくなる。よって、メモリマ
クロにおいては、大きなサイズのＩ／Ｏバッファが必要
なく、低消費電力化に貢献できる。また、半導体チップ
１０内に形成される配線の幅は１μｍ以下で形成できる
ので、同時にメモリマクロに入出力するデータ数を極端
に増やすことができる。このため、一度に大量のデータ
を転送でき、メモリの高性能化に貢献できる。

【００３４】図２は、図１のメモリ混載ロジックＬＳＩ
のメモリマクロのテスト回路の第１例を示している。

【００３５】まず、本例におけるテスト回路の構成につ
いて説明する。

【００３６】半導体チップ１０内には、４つのメモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄが配置されてい
る。メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、
それぞれデータの入出力が行われるインターフェイス部
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとメモリマクロのテス
トを制御するテスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄを備えている。

【００３７】テスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄは、メモリマクロを識別するためのマクロＩ
Ｄを生成するマクロＩＤ生成回路と、半導体チップ１０
の外部からメモリマクロに入力されるマクロ選択信号
（入力ＩＤ）とマクロＩＤを比較してメモリマクロを選
択するためのマクロ選択回路１７Ａ，１７Ｂ，１７Ｃ，
１７Ｄを備えている。

【００３８】マクロＩＤ生成回路については、メモリマ
クロ（テスト制御ブロック）内に設けてもよいし、ま
た、メモリマクロの外部に設けてもよい。

【００３９】メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄには、互いに異なるマクロＩＤが割り当てられてい
る。例えば、本例では、半導体チップ１０内に４つのメ
モリマクロが配置されるため、マクロＩＤは、メモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに対して、それぞ
れ“００”，“０１”，“１０”，“１１”が割り当て
られる。

【００４０】ロジック部１１には、例えば、ｎＩビット
のデータを転送可能な入力信号線２１、ｎＯビットのデ
ータを転送可能な第１の出力信号線２２Ａ，２２Ｂ，２
２Ｃ，２２Ｄ、ｎＯビットのデータを転送可能な第２の
出力信号線２３、制御信号線４６及びマルチプレクサ１
９が形成される。

【００４１】入力信号線２１の一端は、パッド１６ＴＩ
に接続され、他端は、各メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに共通に接続される。第１の出力信号線
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの一端は、メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに接続され、他端
は、出力選択回路１８に接続される。第２の出力信号線
２３の一端は、出力選択回路１８に接続され、他端は、
パッド１６ＴＯに接続される。

【００４２】また、制御信号線４６の一端は、各メモリ
マクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに接続され、他
端は、マルチプレクサ１９に接続される。マルチプレク
サ１９は、各メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄから制御信号線４６に出力される制御信号に基づい
て、第１の出力信号線２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ
のうちの１本と第２の出力信号線２３を電気的に接続す
る。

【００４３】パッド１６ＴＩ，１６ＴＯは、通常、パッ
ド部に設けるパッド数の制限により、メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄのテスト用として用いられ
ると共に、ロジック部１１の回路に対するデータ又は制
御信号の入出力用としても用いられる。

【００４４】次に、図２のメモリマクロのテスト手法に
ついて説明する。

【００４５】まず、テスタ２４により、マクロ選択信号
（入力ＩＤ）がパッド１６ＴＩを経由して各メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに供給されると共
に、電源ＶＤＤ，ＶＳＳも各メモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄに供給される。テスト制御ブロック
１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ内のマクロＩＤ生成回
路では、マクロＩＤが生成され、マクロ選択回路１７
Ａ，１７Ｂ，１７Ｃ，１７Ｄにおいて、マクロＩＤと入
力ＩＤの比較が行われる。

【００４６】そして、マクロＩＤと入力ＩＤの比較の結
果、４つのメモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２
Ｄのうちの１つが選択される。即ち、選択された１つの
メモリマクロでは、マクロ選択回路の出力信号ＭＥｎが
“０”となり、残りの３つの非選択のメモリマクロで
は、マクロ選択回路の出力信号ＭＥｎが“１”となる。

【００４７】また、選択されたメモリマクロ、即ち、マ
クロ選択回路の出力信号ＭＥｎが“０”のメモリマクロ
では、この後、コマンドを取り込むことができるように
なる。よって、選択されたメモリマクロでは、テスト動
作（データの書き込み、読み出し）が可能になり、非選
択のメモリマクロ、即ち、マクロ選択回路の出力信号Ｍ
Ｅｎが“１”のメモリマクロでは、テスト動作が行われ
ない。

【００４８】選択されたメモリマクロでは、まず、メモ
リセルに対するデータの書き込みが行われ、この後、メ
モリセルからデータが読み出される。例えば、２５６個
のＩ／Ｏを持つメモリマクロでは、同時に、２５６のデ
ータが読み出されるが、本例では、この２５６のデータ
を８ビット（ｎＯビット）ずつ３２回にわけて半導体チ
ップ１０の外部のテスタ２４に読み出す。

【００４９】この時、マルチプレクサ１９は、選択され
たメモリマクロに接続される第１の出力信号線２２Ａ，
２２Ｂ，２２Ｃ，２２Ｄを第２の出力信号線２３に電気
的に接続する。即ち、各メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄのマクロ選択回路１７Ａ，１７Ｂ，１７
Ｃ，１７Ｄの出力信号ＭＥｎは、制御信号線４６を経由
して、直接、マルチプレクサ１９に入力される。よっ
て、マルチプレクサ１９は、各メモリマクロ１２Ａ，１
２Ｂ，１２Ｃ，１２Ｄのマクロ選択回路１７Ａ，１７
Ｂ，１７Ｃ，１７Ｄの出力信号ＭＥｎに基づいて、選択
されたメモリマクロに接続される第１の出力信号線２２
Ａ，２２Ｂ，２２Ｃ，２２Ｄを第２の出力信号線２３に
電気的に接続することができる。

【００５０】半導体チップ１０の外部に読み出されたデ
ータは、テスタ２４において期待値と比較され、その比
較結果に基づいて、メモリセルの良、不良が判断され
る。

【００５１】なお、選択される１つのメモリマクロを、
順次、切り替えていくことで、全てのメモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄについて機能テストを行う
ことが可能である。

【００５２】以上の構成を有するメモリマクロのテスト
回路によれば、マルチプレクサ１９により、選択された
メモリマクロの読み出しデータを出力するようにしてい
る。よって、４つのメモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄを順次選択していくことにより全てのメモリ
マクロのテストを行うことができる。

【００５３】図３は、図１のメモリ混載ロジックＬＳＩ
のメモリマクロのテスト回路の第２例を示している。

【００５４】本例のテスト回路は、図２のテスト回路と
比較すると、出力選択回路にマルチプレクサを用いるこ
となく、ロジック的な手法により、選択された１つのメ
モリマクロのデータを半導体チップ１０の外部に出力す
るようにしている点に特徴を有する。よって、本例のテ
スト回路では、図２の制御信号線４６が不要であり、設
計時にこの制御信号線に要していた労力を回避できると
共に配線ミスも減らすことができる。また、ロジック的
に出力の選択を行うため、消費電力の削減にも貢献でき
る。

【００５５】まず、本例におけるテスト回路の構成につ
いて説明する。

【００５６】半導体チップ１０内には、４つのメモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄが配置されてい
る。メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、
それぞれデータの入出力が行われるインターフェイス部
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとメモリマクロのテス
トを制御するテスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄを備えている。

【００５７】テスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄは、メモリマクロを識別するためのマクロＩ
Ｄを生成するマクロＩＤ生成回路と、半導体チップ１０
の外部からメモリマクロに入力されるマクロ選択信号
（入力ＩＤ）とマクロＩＤを比較してメモリマクロを選
択するためのマクロ選択回路１７Ａ，１７Ｂ，１７Ｃ，
１７Ｄを備えている。

【００５８】マクロＩＤ生成回路については、メモリマ
クロ（テスト制御ブロック）内に設けてもよいし、ま
た、メモリマクロの外部に設けてもよい。

【００５９】メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄには、互いに異なるマクロＩＤが割り当てられてい
る。例えば、本例では、半導体チップ１０内に４つのメ
モリマクロが配置されるため、マクロＩＤは、メモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに対して、それぞ
れ“００”，“０１”，“１０”，“１１”が割り当て
られる。

【００６０】ロジック部１１には、例えば、ｎＩビット
のデータを転送可能な入力信号線２１、ｎＯビットのデ
ータを転送可能な第１の出力信号線２２Ａ，２２Ｂ，２
２Ｃ，２２Ｄ、ｎＯビットのデータを転送可能な第２の
出力信号線２３及びアンド（ＡＮＤ）回路４７が形成さ
れる。

【００６１】入力信号線２１の一端は、パッド１６ＴＩ
に接続され、他端は、各メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに共通に接続される。第１の出力信号線
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの一端は、メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに接続され、他端
は、アンド回路４７に接続される。第２の出力信号線２
３の一端は、アンド回路４７の出力端に接続され、他端
は、パッド１６ＴＯに接続される。

【００６２】パッド１６ＴＩ，１６ＴＯは、通常、パッ
ド部に設けるパッド数の制限により、メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄのテスト用として用いられ
ると共に、ロジック部１１の回路に対するデータ又は制
御信号の入出力用としても用いられる。

【００６３】図４は、図３のメモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄのインターフェイス部１４Ａの一例
を示している。

【００６４】メモリマクロ内には、｛ｋ（例えば、３
１）＋１｝個のＩ／Ｏレジスタブロック２５−０，…２
５−ｋが配置される。Ｉ／Ｏレジスタブロック２５−
０，…２５−ｋの各々は、例えば、８個の入力レジスタ
９０−０，…９０−７と、８個の出力レジスタ２６−
０，…２６−７と、選択スイッチ２７とを有している。
入力レジスタ９０−ｉ（ｉ＝０，…７）及び出力レジス
タ２６−ｉ（ｉ＝０，…７）のメモリマクロ側の端子
は、データ線対ＤＱｋｉ，／ＤＱｋｉ（ｉ＝０，…７）
に接続される。

【００６５】また、例えば、Ｉ／Ｏレジスタブロック２
５−ｋにおいて、入力レジスタ９０−ｉ（ｉ＝０，…
７）のロジック側の端子は、入力信号線９１−ｉ（ｉ＝
８ｋ，…８ｋ＋７）に接続されると共に、選択スイッチ
２７を介してテスト信号線に接続される。出力レジスタ
２６−ｉ（ｉ＝０，…７）のロジック部側の端子は、出
力信号線７０−ｉ（ｉ＝８ｋ，…８ｋ＋７）に接続され
ると共に、選択スイッチ２７を介して、テスト制御ブロ
ック１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ内のマクロ出力制
御回路４８に接続される。

【００６６】テスト時、テスト制御ブロック１５Ａ，１
５Ｂ，１５Ｃ，１５Ｄにおいてレジスタアドレス信号Ｒ
ｅｇＡｄｄ・０，…ＲｅｇＡｄｄ・ｋが生成される。こ
のレジスタアドレス信号ＲｅｇＡｄｄ・０，…ＲｅｇＡ
ｄｄ・ｋは、ｋ個のＩ／Ｏレジスタブロック２５−０，
…２５−ｋのうちの１つを選択する。選択状態のＩ／Ｏ
レジスタブロックでは、選択スイッチ２７がオン状態と
なり、非選択状態のＩ／Ｏレジスタブロックでは、選択
スイッチ２７がオフ状態となる。

【００６７】よって、テスト時、選択状態のＩ／Ｏレジ
スタブロックでは、８ビット（１バイト）のデータＴＤ
・０，…ＴＤ・７がテスト信号線を経由して入力され、
メモリセルに書き込まれる。また、メモリセルから読み
出された８ビットのデータＴＤＯ・０，…ＴＤＯ・７
が、選択状態のＩ／Ｏレジスタブロックからマクロ出力
制御回路４８に出力される。

【００６８】なお、（ｋ＋１）個のＩ／Ｏレジスタブロ
ック２５−０，…２５−ｋが１つずつ順次選択されるこ
とにより、（ｋ＋１）×８ビットの全てのデータがメモ
リマクロから半導体チップの外部に読み出される。

【００６９】マクロ出力制御回路４８は、出力信号ＤＴ
ＤＯ・０，…ＤＴＤＯ・７の値を強制的に“１”に固定
する機能を有する。よって、メモリマクロが非選択の場
合には、出力信号ＤＴＤＯ・０，…ＤＴＤＯ・７の値を
強制的に“１”に固定する。また、メモリマクロが選択
されている場合には、出力信号ＴＤＯ・０，…ＴＤＯ・
７を出力信号ＤＴＤＯ・０，…ＤＴＤＯ・７としてその
まま出力する。

【００７０】図５（ａ）は、図４のマクロ出力制御回路
４８の一例を示している。

【００７１】本例では、マクロ出力制御回路４８がオア
回路から構成される。そして、マクロ選択回路の出力信
号ＭＥｎ及び出力レジスタの出力信号（読み出しデー
タ）ＴＤＯ・０，…ＴＤＯ・７がそれぞれオア回路に入
力される。

【００７２】選択されたメモリマクロでは、マクロ選択
回路の出力信号ＭＥｎは、“０”になるため、マクロ出
力制御回路４８の出力信号ＤＴＤＯ・０，…ＤＴＤＯ・
７は、出力レジスタの出力信号ＴＤＯ・０，…ＴＤＯ・
７と同じになる。

【００７３】一方、非選択のメモリマクロでは、マクロ
選択回路の出力信号ＭＥｎは、“１”になるため、マク
ロ出力制御回路４８の出力信号ＤＴＤＯ・０，…ＤＴＤ
Ｏ・７は、入出力レジスタの出力信号ＴＤＯ・０，…Ｔ
ＤＯ・７にかかわらず、“１”に固定される。

【００７４】なお、図３乃至図５に示す例では、非選択
のメモリマクロの出力信号ＤＴＤＯ・０，…ＤＴＤＯ・
７を“１”に固定するマクロ出力制御回路４８を設けた
が、例えば、マクロ出力制御回路４８を図５（ｂ）の回
路から構成することにより、非選択のメモリマクロの出
力信号ＤＴＤＯ・０，…ＤＴＤＯ・７を“０”に固定す
ることもできる。この場合、ロジック部１１に設ける論
理回路としては、アンド回路４７に変えて、オア回路を
用いる。

【００７５】次に、図３乃至図５のメモリマクロのテス
ト手法について説明する。

【００７６】まず、テスタ２４により、マクロ選択信号
（入力ＩＤ）がパッド１６ＴＩを経由して各メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに供給されると共
に、電源ＶＤＤ，ＶＳＳも各メモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄに供給される。テスト制御ブロック
１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ内のマクロＩＤ生成回
路では、マクロＩＤが生成され、マクロ選択回路１７
Ａ，１７Ｂ，１７Ｃ，１７Ｄにおいて、マクロＩＤと入
力ＩＤの比較が行われる。

【００７７】そして、マクロＩＤと入力ＩＤの比較の結
果、４つのメモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２
Ｄのうちの１つが選択される。即ち、選択された１つの
メモリマクロでは、マクロ選択回路の出力信号ＭＥｎが
“０”となり、残りの３つの非選択のメモリマクロで
は、マクロ選択回路の出力信号ＭＥｎが“１”となる。

【００７８】また、選択されたメモリマクロ、即ち、マ
クロ選択回路の出力信号ＭＥｎが“０”のメモリマクロ
では、この後、コマンドを取り込むことができるように
なる。よって、選択されたメモリマクロでは、テスト動
作（データの書き込み、読み出し）が可能になり、非選
択のメモリマクロ、即ち、マクロ選択回路の出力信号Ｍ
Ｅｎが“１”のメモリマクロでは、テスト動作が行われ
ない。

【００７９】選択されたメモリマクロでは、まず、メモ
リセルに対するデータの書き込みが行われ、この後、メ
モリセルからデータが読み出される。例えば、２５６個
のＩ／Ｏを持つメモリマクロでは、同時に、２５６のデ
ータが読み出されるが、本例では、この２５６のデータ
を、８ビット（ｎＯビット）ずつ、３２回にわけて読み
出す。

【００８０】この時、選択されたメモリマクロでは、マ
クロ出力制御回路４８にＭＥｎ＝“０”が入力されるた
め、８ビットの出力信号（読み出しデータ）ＴＤＯ・
０，…ＴＤＯ・７が、そのまま選択されたメモリマクロ
の出力信号ＤＴＤＯ・０，…ＤＴＤＯ・７として出力さ
れる。

【００８１】非選択のメモリマクロでは、マクロ出力制
御回路４８にＭＥｎ＝“１”が入力されるため、８ビッ
トの出力信号（読み出しデータ）ＴＤＯ・０，…ＴＤＯ
・７にかかわらず、非選択のメモリマクロの出力信号Ｄ
ＴＤＯ・０，…ＤＴＤＯ・７は、“１”に固定される。

【００８２】そして、ロジック部１１のアンド回路４７
には、選択されたメモリマクロから“１”又は“０”の
出力信号ＤＴＤＯ・０，…ＤＴＤＯ・７が入力され、非
選択のメモリマクロから“１”に固定された出力信号Ｄ
ＴＤＯ・０，…ＤＴＤＯ・７が入力される。

【００８３】よって、オア回路４７は、結果として、選
択されたメモリマクロの出力信号ＤＴＤＯ・０，…ＤＴ
ＤＯ・７をそのまま出力することになる。

【００８４】なお、半導体チップ１０の外部に読み出さ
れたデータは、テスタ２４において期待値と比較され、
その比較結果に基づいて、メモリセルの良、不良が判断
される。また、選択されるメモリマクロを、順次、切り
替えていくことで、全てのメモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄについて機能テストが行われる。

【００８５】以上の構成を有するメモリマクロのテスト
回路によれば、出力選択回路にマルチプレクサを用いる
ことなく、ロジック的な手法により、選択された１つの
メモリマクロのデータを半導体チップ１０の外部に出力
している。よって、メモリ混載ロジックＬＳＩの設計時
に、図２の制御信号線４６のレイアウトに時間を要した
り、図２の制御信号線４６のためのスペースを確保した
りする必要がなくなる。また、配線ミスが減り、設計効
率を上げることができる。さらに、ロジック的な手法に
より出力の選択を行っているため、低消費電力化に貢献
できる。

【００８６】本例のテスト回路は、メモリセルアレイ内
に不良セルを発見し、不良セルを冗長セルに置き換える
ためのウェハ状態におけるテストや、パッケージングし
た後に良品と不良品に分けるファイナルテストなどに使
用することができる。

【００８７】図６は、図１のメモリ混載ロジックＬＳＩ
のメモリマクロのテスト回路の第３例を示している。

【００８８】まず、本例におけるテスト回路の構成につ
いて説明する。

【００８９】半導体チップ１０内には、４つのメモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄが配置されてい
る。メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、
それぞれデータの入出力が行われるインターフェイス部
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとメモリマクロのテス
トを制御するテスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄを備えている。

【００９０】テスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄは、メモリマクロを識別するためのマクロＩ
Ｄを生成するマクロＩＤ生成回路２０Ａ，２０Ｂ，２０
Ｃ，２０Ｄと、半導体チップ１０の外部からメモリマク
ロに入力されるマクロ選択信号（入力ＩＤ）とマクロＩ
Ｄを比較してメモリマクロを選択するためのマクロ選択
回路１７Ａ，１７Ｂ，１７Ｃ，１７Ｄを備えている。

【００９１】メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄには、互いに異なるマクロＩＤが割り当てられてい
る。例えば、本例では、半導体チップ１０内に４つのメ
モリマクロが配置されるため、マクロＩＤは、メモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに対して、それぞ
れ“００”，“０１”，“１０”，“１１”が割り当て
られる。

【００９２】ロジック部１１には、例えば、ｎＩビット
のデータを転送可能な入力信号線２１、ｎＯビットのデ
ータを転送可能な第１の出力信号線２２Ａ，２２Ｂ，２
２Ｃ，２２Ｄ、ｎＯビットのデータを転送可能な第２の
出力信号線２３及び出力選択回路１８が形成される。

【００９３】入力信号線２１の一端は、パッド１６ＴＩ
に接続され、他端は、各メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに共通に接続される。第１の出力信号線
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの一端は、メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに接続され、他端
は、出力選択回路１８に接続される。第２の出力信号線
２３の一端は、出力選択回路１８に接続され、他端は、
パッド１６ＴＯに接続される。

【００９４】出力選択回路１８は、第１の出力信号線２
２Ａ，２２Ｂ，２２Ｃ，２２Ｄのうちの１本と第２の出
力信号線２３を電気的に接続する機能を有する。

【００９５】パッド１６ＴＩ，１６ＴＯは、通常、パッ
ド部に設けるパッド数の制限により、メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄのテスト用として用いられ
ると共に、ロジック部１１の回路に対するデータ又は制
御信号の入出力用としても用いられる。この場合、入力
信号線２１及び第２の出力信号線２３の途中には、それ
ぞれマルチプレクサが設けられ、パッド１６ＴＩ，１６
ＴＯの機能の切り替えが行われる。なお、半導体チップ
１０上に設けるパッド数に余裕があれば、パッド１６Ｔ
Ｉ，１６ＴＯをテスト専用としてもよい。

【００９６】また、パッド１６ＴＩの数は、例えば、入
力信号線２１の数に対応させてｎＩ本とし、パッド１６
ＴＯの数も、例えば、第２の出力信号線２３の数に対応
させてｎＯ本とする。但し、パッド１６ＴＩ，１６ＴＯ
の数を、ｎＩ又はｎＯ本よりも少ない数としてもよい。

【００９７】図７は、図６のメモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄのインターフェイス部１４Ａの一例
を示している。

【００９８】１つのメモリマクロ内には、｛ｋ（例え
ば、３１）＋１｝個のＩ／Ｏレジスタブロック２５−
０，…２５−ｋが配置される。Ｉ／Ｏレジスタブロック
２５−０，…２５−ｋの各々は、例えば、８個の入力レ
ジスタ９０−０，…９０−７と、８個の出力レジスタ２
６−０，…２６−７と、選択スイッチ２７とを有してい
る。入力レジスタ９０−ｉ（ｉ＝０，…７）及び出力レ
ジスタ２６−ｉ（ｉ＝０，…７）のメモリマクロ側の端
子は、データ線対ＤＱｋｉ，／ＤＱｋｉ（ｉ＝０，…
７）に接続される。

【００９９】また、例えば、Ｉ／Ｏレジスタブロック２
５−ｋにおいて、入力レジスタ９０−ｉ（ｉ＝０，…
７）のロジック部側の端子は、入力信号線９１−ｉ（ｉ
＝８ｋ，…８ｋ＋７）に接続されると共に、選択スイッ
チ２７を介してテスト信号線に接続される。出力レジス
タ２６−ｉ（ｉ＝０，…７）のロジック部側の端子は、
出力信号線７０−ｉ（ｉ＝８ｋ，…８ｋ＋７）に接続さ
れると共に、選択スイッチ２７を介して、テスト用の第
１の出力信号線２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに接続
される。

【０１００】本例では、メモリマクロの通常時の入力デ
ータＱＩ０，…ＱＩ（８ｋ＋７）及び出力データＱ０，
…Ｑ（８ｋ＋７）は、それぞれ（ｋ＋１）×８ビット存
在する。入力データＱＩ０，…ＱＩ（８ｋ＋７）は、ロ
ジック部から入力信号線９１−０，…９１−（８ｋ＋
７）を経由してメモリマクロ内に入力され、出力データ
Ｑ０，…Ｑ（８ｋ＋７）は、メモリマクロから出力信号
線７０−０，…７０−（８ｋ＋７）を経由してロジック
部に出力される。

【０１０１】また、テスト時、テスト制御ブロックにお
いて、レジスタアドレス信号ＲｅｇＡｄｄ・０，…Ｒｅ
ｇＡｄｄ・ｋが生成される。レジスタアドレス信号Ｒｅ
ｇＡｄｄ・０，…ＲｅｇＡｄｄ・ｋは、ｋ個のＩ／Ｏレ
ジスタブロック２５−０，…２５−ｋのうちの１つを選
択する。選択状態のＩ／Ｏレジスタブロックでは、選択
スイッチ２７がオン状態となり、非選択状態のＩ／Ｏレ
ジスタブロックでは、選択スイッチ２７がオフ状態とな
る。

【０１０２】よって、テスト時、８ビットのデータＴＤ
・０，…ＴＤ・７がテスト信号線から選択状態のＩ／Ｏ
レジスタブロック内の入力レジスタ９０−０，…９０−
７に入力される。また、８ビットのデータＤＴＤＯ・
０，…ＤＴＤＯ・７が、選択状態のＩ／Ｏレジスタブロ
ックから第１の出力信号線２１Ａ，２１Ｂ，２１Ｃ，２
１Ｄに出力される。

【０１０３】また、（ｋ＋１）×８ビットの全てのデー
タを、メモリマクロから半導体チップの外部に読み出す
には、（ｋ＋１）個のＩ／Ｏレジスタブロック２５−
０，…２５−ｋを１つずつ順次選択していけばよい。

【０１０４】なお、テスト時の出力データ数を通常時の
入出力データ数よりも大幅に減らしているのは、テスト
時の出力データを半導体チップの外部に出力するパッド
数に制限があるためである。

【０１０５】図８は、図７の入力レジスタ９０−０，…
９０−７及び出力レジスタ２６−０，…２６−７の一例
を示している。

【０１０６】入力レジスタは、入力用バッファ２９から
構成され、出力レジスタは、出力用バッファ２８から構
成される。入力用バッファ２９は、書き込み制御信号Ｗ
ＴＥＮにより制御され、データＱｉ又はテストデータＴ
Ｄｉを相補データとしてデータ線対ＤＱｉ，／ＤＱｉに
出力する。出力用バッファ２８は、読み出し制御信号Ｒ
ＤＥＮにより制御され、データ線対ＤＱｉ，／ＤＱｉの
相補データをデータＱｉ又はテストデータＤＴＤＯ・ｉ
として出力する。

【０１０７】次に、図６のメモリマクロのテスト手法に
ついて説明する。

【０１０８】まず、テスタ２４により、マクロ選択信号
（入力ＩＤ）がパッド１６ＴＩを経由して各メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに供給されると共
に、電源ＶＤＤ，ＶＳＳも各メモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄに供給される。テスト制御ブロック
１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ内のマクロＩＤ生成回
路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄでは、マクロＩＤが
生成され、マクロ選択回路１７Ａ，１７Ｂ，１７Ｃ，１
７Ｄでは、マクロＩＤと入力ＩＤの比較が行われる。そ
して、マクロＩＤと入力ＩＤの比較の結果、４つのメモ
リマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄのうちの１つ
が選択される。

【０１０９】例えば、メモリマクロ１２ＡでマクロＩＤ
“００”が生成され、メモリマクロ１２ＢでマクロＩＤ
“０１”が生成され、メモリマクロ１２ＣでマクロＩＤ
“１０”が生成され、メモリマクロ１２ＤでマクロＩＤ
“１１”が生成され、また、例えば、入力ＩＤが“０
０”であると、メモリマクロ１２Ａが選択状態となり、
その他のメモリマクロ１２Ｂ，１２Ｃ，１２Ｄが非選択
状態となる。

【０１１０】選択状態のメモリマクロ１２Ａでは、この
後、コマンドを取り込むことができるようになる。よっ
て、選択状態のメモリマクロ１２Ａでは、テスト動作
（データの書き込み、読み出し）が可能になり、非選択
状態のメモリマクロ１２Ｂ，１２Ｃ，１２Ｄでは、テス
ト動作が行われない。

【０１１１】選択状態のメモリマクロ１２Ａでは、ま
ず、メモリセルに対するデータの書き込みが行われ、こ
の後、メモリセルからデータが読み出される。例えば、
２５６個のＩ／Ｏを持つメモリマクロでは、同時に、２
５６のデータが読み出されるが、本例では、この２５６
のデータを８ビット（ｎＯビット）ずつ３２回にわけて
半導体チップ１０の外部のテスタ２４に読み出す。この
時、出力選択回路１８は、選択状態のメモリマクロ１２
Ａに接続される第１の出力信号線２２Ａを第２の出力信
号線２３に電気的に接続している。

【０１１２】半導体チップ１０の外部に読み出されたデ
ータは、テスタ２４において期待値と比較され、その比
較結果に基づいて、メモリセルの良、不良が判断され
る。

【０１１３】なお、メモリマクロ１２Ａのテストが終了
した後、順次、メモリマクロ１２Ｂ，１２Ｃ，１２Ｄの
テストを行い、全てのメモリマクロ１２Ａ，１２Ｂ，１
２Ｃ，１２Ｄについて機能テストを行う。

【０１１４】以上の構成を有するメモリマクロのテスト
回路によれば、半導体チップ１０に内蔵されたメモリマ
クロのテストを、例えば、半導体チップ１０の外部に存
在するテスタを用いてダイレクトに行うことができる
（ダイレクト・メモリ・アクセス・モード）。

【０１１５】本例のテスト回路は、メモリセルアレイ内
に不良セルを発見し、不良セルを冗長セルに置き換える
ためのウェハ状態におけるテストや、パッケージングし
た後に良品と不良品に分けるファイナルテストなどに使
用することができる。

【０１１６】ところで、複数のメモリマクロ１２Ａ，１
２Ｂ，１２Ｃ，１２Ｄを１つずつ順番にテストする場
合、メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ内に
は、メモリマクロを識別するマクロＩＤを生成するため
のマクロＩＤ生成回路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ
が設けられる。このマクロＩＤ生成回路２０Ａ，２０
Ｂ，２０Ｃ，２０Ｄは、メモリマクロごとに異なったマ
クロＩＤを生成する必要があるため、当然に、メモリマ
クロごとに回路構成が異なっている。

【０１１７】一方、メモリ混載ロジックＬＳＩでは、設
計時間の短縮のため、予め、機能、特性が確認された回
路ブロックを作成しておき、この回路ブロックを、各ユ
ーザの要求に合致したメモリマクロを設計するに当たっ
て使用するという設計手法が採用される。

【０１１８】よって、マクロＩＤ生成回路２０Ａ，２０
Ｂ，２０Ｃ，２０Ｄがメモリマクロごとに異なると、メ
モリ混載ロジックＬＳＩを設計する度に、メモリマクロ
ごとにメモリマクロの数に応じたテスト制御ブロック１
５Ａ，１５Ｂ，１５Ｃ，１５Ｄを設計しなければなら
ず、設計に多大な時間を要し、回路ブロックを用いる設
計手法の利点を引き出せない。

【０１１９】図９は、図１のメモリ混載ロジックＬＳＩ
のメモリマクロのテスト回路の第４例を示している。

【０１２０】本例のテスト回路の特徴は、マクロＩＤ生
成回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄが、テスト制御
ブロック１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ外部、即ち、
メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄの外部に
存在し、全てのメモリマクロ１２Ａ，１２Ｂ，１２Ｃ，
１２Ｄ内のテスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄが同じ回路構成（パターン）を有している点
にある。よって、メモリ混載ロジックＬＳＩを設計する
際に、メモリマクロの数によらず、同一の構成のテスト
制御ブロック１５Ａ，１５Ｂ，１５Ｃ，１５Ｄを用いる
ことができ、設計時間の短縮に貢献できる。

【０１２１】まず、本例におけるテスト回路の構成につ
いて説明する。

【０１２２】半導体チップ１０内には、４つのメモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄが配置されてい
る。メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、
それぞれデータの入出力が行われるインターフェイス部
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとメモリマクロのテス
トを制御するテスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄを備えている。

【０１２３】インターフェイス部１４Ａ，１４Ｂ，１４
Ｃ，１４Ｄは、上述の図６の例と同様に、例えば、図７
及び図８に示すような回路から構成される。

【０１２４】テスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄは、全てのメモリマクロ１２Ａ，１２Ｂ，１
２Ｃ，１２Ｄにおいて同一の回路構成（レイアウト）を
有している。よって、メモリ混載ロジックＬＳＩを設定
するに当たって、テスト制御ブロックを再設計する必要
がなく、設計時間の短縮及び製造コストの低減を達成す
ることができる。

【０１２５】メモリマクロを識別するためのマクロＩＤ
を生成するマクロＩＤ生成回路３０Ａ，３０Ｂ，３０
Ｃ，３０Ｄは、メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，
１２Ｄの外部のロジック部１１に配置される。マクロＩ
Ｄ生成回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄは、メモリ
マクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに対応して設け
られる。マクロＩＤ生成回路３０Ａ，３０Ｂ，３０Ｃ，
３０Ｄは、メモリマクロを識別するために、互いに異な
ったマクロＩＤを生成するため、その回路構成は、当然
に、互いに異なったものとなる。

【０１２６】テスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄは、半導体チップ１０の外部からメモリマク
ロに入力されるマクロ選択信号（入力ＩＤ）とマクロＩ
Ｄを比較してメモリマクロを選択するためのマクロ選択
回路１７Ａ，１７Ｂ，１７Ｃ，１７Ｄを備えている。

【０１２７】ロジック部１１には、例えば、ｎＩビット
のデータを転送可能な入力信号線２１、ｎＯビットのデ
ータを転送可能な第１の出力信号線２２Ａ，２２Ｂ，２
２Ｃ，２２Ｄ、ｎＯビットのデータを転送可能な第２の
出力信号線２３及び出力選択回路１８が形成される。

【０１２８】入力信号線２１の一端は、パッド１６ＴＩ
に接続され、他端は、各メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに共通に接続される。第１の出力信号線
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの一端は、メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに接続され、他端
は、出力選択回路１８に接続される。第２の出力信号線
２３の一端は、出力選択回路１８に接続され、他端は、
パッド１６ＴＯに接続される。

【０１２９】出力選択回路１８は、第１の出力信号線２
２Ａ，２２Ｂ，２２Ｃ，２２Ｄのうちの１本と第２の出
力信号線２３を電気的に接続する機能を有する。

【０１３０】パッド１６ＴＩ，１６ＴＯは、パッド部に
設けるパッド数に制限があるため、図６の例の場合と同
様に、テスト用として用いられると共にロジック部１１
の回路に対するデータ又は制御信号の入出力用としても
用いられる。なお、半導体チップ１０上に設けるパッド
数に余裕があれば、パッド１６ＴＩ，１６ＴＯをテスト
専用としてもよい。

【０１３１】また、パッド１６ＴＩの数は、例えば、入
力信号線２１の数に対応させてｎＩ本とし、パッド１６
ＴＯの数も、例えば、第２の出力信号線２３の数に対応
させてｎＯ本とする。但し、パッド１６ＴＩ，１６ＴＯ
の数を、ｎＩ又はｎＯ本よりも少ない数としてもよい。

【０１３２】次に、図９のメモリマクロのテスト手法に
ついて説明する。

【０１３３】まず、テスタ２４により、マクロ選択信号
（入力ＩＤ）がパッド１６ＴＩを経由して各メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに供給されると共
に、電源ＶＤＤ，ＶＳＳも各メモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄに供給される。マクロ選択信号など
のメモリマクロに入力される信号は、パッド数が制限さ
れていることから、コード化されており、通常、テスト
制御ブロック１５Ａ，１５Ｂ，１５Ｃ，１５Ｄでマクロ
選択信号をデコードして用いている。しかし、パッド数
に余裕があれば、コード化されてない信号を、直接、各
メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに供給し
てもよい。

【０１３４】マクロＩＤ生成回路３０Ａ，３０Ｂ，３０
Ｃ，３０Ｄでは、マクロＩＤが生成され、このマクロＩ
Ｄは、テスト制御ブロック１５Ａ，１５Ｂ，１５Ｃ，１
５Ｄ内に入力される。マクロ選択回路１７Ａ，１７Ｂ，
１７Ｃ，１７Ｄでは、マクロＩＤと入力ＩＤの比較が行
われ、マクロＩＤと入力ＩＤの比較の結果、４つのメモ
リマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄのうちの１つ
が選択される。

【０１３５】例えば、メモリマクロ１２ＡにマクロＩＤ
“００”が入力され、メモリマクロ１２ＢにマクロＩＤ
“０１”が入力され、メモリマクロ１２ＣにマクロＩＤ
“１０”が入力され、メモリマクロ１２ＤにマクロＩＤ
“１１”が入力され、また、例えば、入力ＩＤが“０
１”であると、メモリマクロ１２Ｂが選択状態となり、
その他のメモリマクロ１２Ａ，１２Ｃ，１２Ｄが非選択
状態となる。

【０１３６】選択状態のメモリマクロ１２Ｂでは、この
後、コマンドを取り込むことができるようになる。よっ
て、選択状態のメモリマクロ１２Ｂでは、テスト動作
（データの書き込み、読み出し）が可能になり、非選択
状態のメモリマクロ１２Ａ，１２Ｃ，１２Ｄでは、テス
ト動作が行われない。

【０１３７】選択状態のメモリマクロ１２Ｂでは、ま
ず、メモリセルに対するデータの書き込みが行われ、こ
の後、メモリセルからデータが読み出される。例えば、
２５６個のＩ／Ｏを持つメモリマクロでは、同時に、２
５６のデータが読み出されるが、本例では、この２５６
のデータを８ビット（ｎＯビット）ずつ３２回にわけて
半導体チップ１０の外部のテスタ２４に読み出す。この
時、出力選択回路１８は、選択状態のメモリマクロ１２
Ｂに接続される第１の出力信号線２２Ｂを第２の出力信
号線２３に電気的に接続している。

【０１３８】半導体チップ１０の外部に読み出されたデ
ータは、テスタ２４において期待値と比較され、その比
較結果に基づいて、メモリセルの良、不良が判断され
る。

【０１３９】なお、メモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄについて、順次、機能テストを行うようにす
れば、全てのメモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄの機能テストを行うことができる。

【０１４０】以上の構成を有するメモリマクロのテスト
回路によれば、半導体チップ１０に内蔵されたメモリマ
クロのテストを、例えば、半導体チップ１０の外部に存
在するテスタを用いてダイレクトに行うことができる。

【０１４１】また、ロジック的な手法により、選択され
た１つのメモリマクロのデータを半導体チップ１０の外
部に出力している。よって、メモリ混載ロジックＬＳＩ
の設計時に、図２の制御信号線４６が必要なく、設計負
担が軽減され、配線ミスも減り、設計効率を上げること
ができる。さらに、ロジック的な手法により出力の選択
を行っているため、低消費電力化に貢献できる。

【０１４２】また、本例では、メモリマクロを識別する
マクロＩＤを生成するためのマクロＩＤ生成回路３０
Ａ，３０Ｂ，３０Ｃ，３０Ｄがメモリマクロ１２Ａ，１
２Ｂ，１２Ｃ，１２Ｄの外部に設けられる。よって、メ
モリ混載ロジックＬＳＩを設計する際に、メモリマクロ
の数に関系なく、全てのメモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに、同じ構成のテスト制御ブロック１５
Ａ，１５Ｂ，１５Ｃ，１５Ｄを用いることができ、設計
負担が軽減され、設計時間を短縮できる。

【０１４３】本例のテスト回路も、メモリセルアレイ内
に不良セルを発見し、不良セルを冗長セルに置き換える
ためのウェハ状態におけるテストや、パッケージングし
た後に良品と不良品に分けるファイナルテストなどに使
用することができる。

【０１４４】図１０は、図１のメモリ混載ロジックＬＳ
Ｉのメモリマクロのテスト回路の第５例を示している。

【０１４５】本例のテスト回路は、図９のテスト回路の
特徴を全て含むと共に、さらに、各メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄのメモリ容量が異なってい
る点に特徴を有する。即ち、図９のテスト回路では、テ
ストの対象となるメモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄは、全て同一のメモリ容量を有しているが、
本例のテスト回路では、テストの対象となるメモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、互いに同一のメ
モリ容量を有していない。

【０１４６】通常、メモリ混載ロジックＬＳＩのメモリ
マクロは、予め設計された所定のメモリ容量を有するメ
モリセグメント（又はブロック）の数を変えることによ
り、ユーザの希望に応じた任意のメモリ容量のメモリマ
クロを短時間で設計できるようになっている。また、メ
モリマクロのメモリ容量の増減は、テスト制御ブロック
１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ、特に、マクロ選択回
路１７Ａ，１７Ｂ，１７Ｃ，１７Ｄの構成を変える理由
とはならない。

【０１４７】よって、本発明は、このような互いに異な
るメモリ容量の複数のメモリマクロを有するメモリ混載
ロジックＬＳＩに適用することもできる。

【０１４８】なお、本例のメモリマクロのテスト手法に
ついては、図９のテスト回路を用いたメモリマクロのテ
スト手法と同じであるため、省略する。

【０１４９】図１１は、テスト制御ブロック内のマクロ
選択回路の一例を示している。

【０１５０】マクロ選択信号ＭＳＥＬｐは、マクロ選択
コマンドを表わす信号であり、マクロ選択信号ＭＳＥＬ
ｐが“１”のとき、メモリマクロが選択される。リセッ
ト信号ＲＥＳＥＴｐは、テスト回路の状態をリセットす
る信号であり、リセットコマンドが入力されたときに
“１”となる。全マクロ選択信号ＭＳＥＬＡＬＬｐは、
全てのメモリマクロを選択状態にするために使用される
ものであり、全マクロ選択コマンドが入力されたときに
“１”となる。

【０１５１】マクロ選択信号ＭＳＥＬｐ、リセット信号
ＲＥＳＥＴｐ及び全マクロ選択信号ＭＳＥＬＡＬＬｐ
は、例えば、図２、図３、図６、図９、図１０のパッド
１６ＴＩから半導体チップ内に入力されるコード化され
た信号から生成される。信号ＭＩＤ［０］，ＭＩＤ
［１］は、例えば、図２、図３、図６、図９、図１０の
マクロＩＤ生成回路から出力されるマクロＩＤであり、
メモリマクロごとに異なっている。本例では、４つのメ
モリマクロを２ビットの信号ＭＩＤ［０］，ＭＩＤ
［１］で認識している。信号ＭＳＥＬＩＤ［０］，ＭＳ
ＥＬＩＤ［１］は、入力ＩＤである。

【０１５２】図１１において、３０［０］，３０［１］
は、エクスクルーシブ・ノア（Ｅｘ−ＮＯＲ）回路、３
１，３３ａ，３３ｂは、アンド（ＡＮＤ）回路、３２
は、インバータ回路、３４ａ，３４ｂは、ノア（ＮＯ
Ｒ）回路、３５は、ＮＡＮＤ・ＲＳラッチ回路である。
ＮＡＮＤ・ＲＳラッチ回路３５では、Ｓｎ＝“０”、Ｒ
ｎ＝“１”で、Ｑｎ＝“０”となり、Ｓｎ＝“１”、Ｒ
ｎ＝“０”で、Ｑｎ＝“１”となり、Ｓｎ＝“１”、Ｒ
ｎ＝“１”で、出力保持動作を行う。

【０１５３】メモリマクロの選択動作は、以下のように
して行われる。

【０１５４】各メモリマクロのテスト制御ブロック内で
マクロ選択コマンドが生成されると、全てのメモリマク
ロにおいて、マクロ選択信号ＭＳＥＬｐが“１”とな
る。また、エクスクルーシブ・ノア回路３０［０］，３
０［１］で、マクロＩＤ ＭＩＤ［０］，ＭＩＤ［１］
と入力ＩＤ ＭＳＥＬＩＤ［０］，ＭＳＥＬＩＤ［１］
の比較が行われる。

【０１５５】マクロＩＤ ＭＩＤ［０］，ＭＩＤ［１］
と入力ＩＤ ＭＳＥＬＩＤ［０］，ＭＳＥＬＩＤ［１］
が一致するメモリマクロでは、エクスクルーシブ・ノア
回路３０［０］，３０［１］の出力信号は、共に、
“１”となるため、アンド回路３１の出力信号も“１”
となる。また、マクロ選択信号ＭＳＥＬｐが“１”なの
で、アンド回路３３ａの出力信号が“１”となり、アン
ド回路３３ｂの出力信号が“０”となる。

【０１５６】また、リセット信号ＲＥＳＥＴｐ及び全マ
クロ選択信号ＭＳＥＬＡＬＬｐは、共に、“０”である
ため、ノア回路３４ａの出力信号は、“０”となり、ノ
ア回路３４ｂの出力信号は、“１”となる。つまり、Ｎ
ＡＮＤ・ＲＳラッチ回路３５では、Ｓｎ＝“０”、Ｒｎ
＝“１”、Ｑｎ（ＭＥｎ）＝“０”となり、Ｑｎ（ＭＥ
ｎ）＝“０”がラッチされる。

【０１５７】一方、マクロＩＤ ＭＩＤ［０］，ＭＩＤ
［１］と入力ＩＤ ＭＳＥＬＩＤ［０］，ＭＳＥＬＩＤ
［１］が一致しないメモリマクロでは、エクスクルーシ
ブ・ノア回路３０［０］，３０［１］の出力信号が、共
に、“１”となることがないため、アンド回路３１の出
力信号は“０”となる。また、マクロ選択信号ＭＳＥＬ
ｐが“１”なので、アンド回路３３ａの出力信号が
“０”となり、アンド回路３３ｂの出力信号が“１”と
なる。

【０１５８】また、リセット信号ＲＥＳＥＴｐ及び全マ
クロ選択信号ＭＳＥＬＡＬＬｐは、共に、“０”である
ため、ノア回路３４ａの出力信号は、“１”となり、ノ
ア回路３４ｂの出力信号は、“０”となる。つまり、Ｎ
ＡＮＤ・ＲＳラッチ回路３５では、Ｓｎ＝“１”、Ｒｎ
＝“０”、Ｑｎ（ＭＥｎ）＝“１”となり、Ｑｎ（ＭＥ
ｎ）＝“１”がラッチされる。

【０１５９】なお、一度、ＮＡＮＤ・ＲＳラッチ回路３
５にラッチされた出力信号は、再び、マクロ選択コマン
ドが生成され、異なるメモリマクロが選択されるか、又
はリセットコマンドが生成されない限り、解除されな
い。

【０１６０】図１２は、テスト制御ブロック内のマクロ
選択回路の他の例を示している。

【０１６１】マクロ選択信号ＭＳＥＬｐは、マクロ選択
コマンドを表わす信号であり、マクロ選択信号ＭＳＥＬ
ｐが“１”のとき、メモリマクロが選択される。マクロ
選択解除信号ＭＤＥＳＥＬｎは、メモリマクロを非選択
状態にする信号であり、マクロ選択解除コマンドが生成
されると、マクロ選択解除信号ＭＤＥＳＥＬｎが“０”
になる。

【０１６２】マクロ選択信号ＭＳＥＬｐ及びマクロ選択
解除信号ＭＤＥＳＥＬｎ信号は、例えば、図２、図３、
図６、図９、図１０のパッド１６ＴＩから半導体チップ
内に入力されるコード化された信号から生成される。ま
た、マクロ選択信号ＭＳＥＬｐ及びマクロ選択解除信号
ＭＤＥＳＥＬｎ信号は、全てのメモリマクロのテスト制
御ブロック内において一斉に生成される。

【０１６３】信号ＭＩＤ［０］，ＭＩＤ［１］は、例え
ば、図２、図３、図６、図９、図１０のマクロＩＤ生成
回路から出力されるマクロＩＤであり、メモリマクロご
とに異なっている。本例では、４つのメモリマクロを２
ビットの信号ＭＩＤ［０］，ＭＩＤ［１］で認識してい
る。信号ＭＳＥＬＩＤ［０］，ＭＳＥＬＩＤ［１］は、
入力ＩＤである。

【０１６４】図１２において、４０［０］，４０［１］
は、エクスクルーシブ・ノア（Ｅｘ−ＮＯＲ）回路、４
１は、アンド（ＡＮＤ）回路、４３は、ナンド（ＮＡＮ
Ｄ）回路、４５は、ＮＡＮＤ・ＲＳラッチ回路である。

【０１６５】メモリマクロの選択動作は、以下のように
して行われる。

【０１６６】各メモリマクロのテスト制御ブロック内で
マクロ選択コマンドが生成されると、全てのメモリマク
ロにおいて、マクロ選択信号ＭＳＥＬｐが“１”とな
る。また、エクスクルーシブ・ノア回路４０［０］，４
０［１］で、マクロＩＤ ＭＩＤ［０］，ＭＩＤ［１］
と入力ＩＤ ＭＳＥＬＩＤ［０］，ＭＳＥＬＩＤ［１］
の比較が行われる。

【０１６７】マクロＩＤ ＭＩＤ［０］，ＭＩＤ［１］
と入力ＩＤ ＭＳＥＬＩＤ［０］，ＭＳＥＬＩＤ［１］
が一致するメモリマクロでは、エクスクルーシブ・ノア
回路４０［０］，４０［１］の出力信号は、共に、
“１”となるため、アンド回路４１の出力信号も“１”
となる。また、マクロ選択信号ＭＳＥＬｐが“１”なの
で、ナンド回路４３の出力信号が“０”となり、ＮＡＮ
Ｄ・ＲＳラッチ回路４５の出力信号Ｑｎ（ＭＥｎ）が
“０”でラッチされる。

【０１６８】一方、マクロＩＤ ＭＩＤ［０］，ＭＩＤ
［１］と入力ＩＤ ＭＳＥＬＩＤ［０］，ＭＳＥＬＩＤ
［１］が一致しないメモリマクロでは、エクスクルーシ
ブ・ノア回路４０［０］，４０［１］の出力信号が、共
に、“１”となることがないため、アンド回路４１の出
力信号は“０”となる。また、マクロ選択信号ＭＳＥＬ
ｐが“１”なので、ナンド回路４３の出力信号が“１”
となり、ＮＡＮＤ・ＲＳラッチ回路４５の出力信号Ｑｎ
（ＭＥｎ）が“１”でラッチされる。

【０１６９】なお、一度、ＮＡＮＤ・ＲＳラッチ回路４
５にラッチされた出力信号は、マクロ選択解除信号ＭＤ
ＥＳＥＬｎが入力されない限り、解除されない。

【０１７０】図１３は、図９及び図１０に示すマクロＩ
Ｄ生成回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄの一例を示
している。

【０１７１】本例では、ワンチップ内に４つのメモリマ
クロが配置されることを前提としているため、マクロＩ
Ｄは、上述のように、２ビットの信号ＭＩＤ［０］，Ｍ
ＩＤ［１］により構成される。なお、一般には、ｎビッ
トのマクロＩＤにより、２ⁿ個のメモリマクロを識別で
きる。

【０１７２】マクロＩＤ生成回路３０Ａは、メモリマク
ロ１２ＡのマクロＩＤを生成する回路であり、そのマク
ロＩＤは、“００”である。ここで、“０”は、接地電
位ＶＳＳにより表すことができる。よって、メモリマク
ロ１２Ａのマクロ選択回路１７Ａに信号ＭＩＤ［０］，
ＭＩＤ［１］を供給するための２つの入力ノードには、
共に、接地電位ＶＳＳが印加される。

【０１７３】マクロＩＤ生成回路３０Ｂは、メモリマク
ロ１２ＢのマクロＩＤを生成する回路であり、そのマク
ロＩＤは、“０１”である。ここで、“０”は、接地電
位ＶＳＳ、“１”は、電源電位ＶＤＤにより表すことが
できる。よって、メモリマクロ１２Ａのマクロ選択回路
１７Ｂに信号ＭＩＤ［０］，ＭＩＤ［１］を供給するた
めの２つの入力ノードの一方には、電源電位ＶＤＤ、他
方には、接地電位ＶＳＳが印加される。

【０１７４】同様に、マクロＩＤ生成回路３０Ｃ，３０
Ｄは、メモリマクロ１２Ｃ，１２ＤのマクロＩＤを生成
する回路であり、そのマクロＩＤは、“１０”、“１
１”である。よって、メモリマクロ１２Ｃのマクロ選択
回路１７Ｃに信号ＭＩＤ［０］，ＭＩＤ［１］を供給す
るための２つの入力ノードの一方には、接地電位ＶＳ
Ｓ、他方には、電源電位ＶＤＤが印加される。また、メ
モリマクロ１２Ｄのマクロ選択回路１７Ｄに信号ＭＩＤ
［０］，ＭＩＤ［１］を供給するための２つの入力ノー
ドには、共に、電源電位ＶＤＤが印加される。

【０１７５】マクロＩＤ生成回路３０Ａ，３０Ｂ，３０
Ｃ，３０Ｄは、メモリマクロごとに異なる回路構成（レ
イアウト）を有しているが、上述の構成を有するマクロ
ＩＤ生成回路を用いれば、簡単な構成により、各メモリ
マクロに対応したマクロＩＤを生成できるため、設計時
間の短縮に効果的である。

【０１７６】図１４（ａ），（ｂ）は、図１３に示すマ
クロＩＤ生成回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄの変
形例を示している。

【０１７７】上述の図１３の例では、各メモリマクロに
おいて、マクロＩＤの２つの入力ノードに、直接、電源
線ＶＤＤ，ＶＳＳを接続しているが、本例では、最初の
１つのメモリマクロ１２Ａについてのみ、マクロＩＤの
２つの入力ノードに、直接、電源線ＶＳＳを接続し、残
りのメモリマクロ１２Ｂ，１２Ｃ，１２Ｄについては、
メモリマクロ１２Ａ，１２Ｂ，１２Ｃから出力される信
号に基づいて２ビットの信号ＭＩＤ［０］，ＭＩＤ
［１］を生成している。

【０１７８】図１５は、図１４（ａ）のテスト制御ブロ
ック１５Ａ，１５Ｂ，１５Ｃ，１５Ｄの構成の一例を示
している。

【０１７９】マクロ選択回路３６としては、例えば、上
述した図１１又は図１２のような回路が用いられる。マ
クロＩＤ生成回路３７は、全てのメモリマクロ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄのテスト制御ブロック１５Ａ，
１５Ｂ，１５Ｃ，１５Ｄ内に形成され、全てのメモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄにおいて同一の回
路構成を有している。

【０１８０】メモリマクロ１２ＡのマクロＩＤは、“０
０”である。メモリマクロ１２Ａのテスト制御ブロック
１５Ａ内に形成されたマクロＩＤ生成回路３７は、マク
ロＩＤ“００”に基づいて、メモリマクロ１２Ｂのマク
ロＩＤ“０１”を生成する。また、メモリマクロ１２Ｂ
のテスト制御ブロック１５Ｂ内に形成されたマクロＩＤ
生成回路３７は、マクロＩＤ“０１”に基づいて、メモ
リマクロ１２ＣのマクロＩＤ“１０”を生成し、メモリ
マクロ１２Ｃのテスト制御ブロック１５Ｃ内に形成され
たマクロＩＤ生成回路３７は、マクロＩＤ“１０”に基
づいて、メモリマクロ１２ＤのマクロＩＤ“１１”を生
成する。メモリマクロ１２Ｄのテスト制御ブロック１５
Ｄ内に形成されたマクロＩＤ生成回路３７の出力端は、
どこにも接続されていない。

【０１８１】このように、本例では、マクロＩＤ生成回
路３７が入力信号を加算して出力信号とする加算器の機
能を有するため、いわゆるチェーン式に、各マクロＩＤ
生成回路３７を接続し、マクロＩＤを生成できる。

【０１８２】図１６は、図１４（ａ）及び図１５の回路
を実現するためのマクロＩＤ生成回路の具体例を示して
いる。

【０１８３】このマクロＩＤ生成回路は、エクスクルー
シブ・オア（Ｅｘ−ＯＲ）回路３８及びインバータ回路
３９から構成される。

【０１８４】メモリマクロ１２Ａでは、ＭＩＤＩＮ
［０］＝“０”，ＭＩＤＩＮ［１］＝“０”であり、Ｍ
ＩＤＯＵＴ［０］＝“１”，ＭＩＤＩＮ［１］＝“０”
となる。メモリマクロ１２Ｂでは、ＭＩＤＩＮ［０］＝
“１”，ＭＩＤＩＮ［１］＝“０”であり、ＭＩＤＯＵ
Ｔ［０］＝“０”，ＭＩＤＩＮ［１］＝“１”となる。
メモリマクロ１２Ｃでは、ＭＩＤＩＮ［０］＝“０”，
ＭＩＤＩＮ［１］＝“１”であり、ＭＩＤＯＵＴ［０］
＝“１”，ＭＩＤＩＮ［１］＝“１”となる。

【０１８５】このように、図１４（ａ）、図１５及び図
１６に示す構成によれば、マクロＩＤ生成回路３７は、
簡単な回路構成であると共に、全てのメモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄで同一の回路構成を有して
いる。このため、複数のメモリマクロを有するメモリ混
載ロジックＬＳＩを設計するに当たって、テスト制御ブ
ロック１５Ａ，１５Ｂ，１５Ｃ，１５Ｄの再設計の必要
がなく、設計時間の短縮に貢献できる。

【０１８６】また、メモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２ＤにマクロＩＤを割り当てる際のミス（配線ミ
スなど）が減り、信頼性を向上できる。

【０１８７】図１４（ｂ）は、図１５のマクロＩＤ生成
回路３７を、メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄの外部に設けた例である。このように、マクロＩＤ
生成回路３７をメモリマクロの外部に設けた場合にも、
当然に、各メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２
Ｄのテスト制御ブロック１５Ａ，１５Ｂ，１５Ｃ，１５
Ｄは、同一の回路構成を有しているため、設計時間の短
縮に貢献できる。また、メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２ＤにマクロＩＤを割り当てる際のミス（配
線ミスなど）も減る。

【０１８８】図１７は、図９のメモリ混載ロジックＬＳ
Ｉのメモリマクロのテスト回路の変形例を示している。

【０１８９】本例のテスト回路の特徴は、図９のテスト
回路と比べると、マクロ選択回路がメモリマクロの外部
に存在する点にある。即ち、本例では、図９のマクロＩ
Ｄ生成回路及びマクロ選択回路に相当する回路が共にメ
モリマクロの外部に配置されている。

【０１９０】本例のテスト回路では、メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄを選択するに当たって、マ
クロＩＤと入力ＩＤを比較するという動作を行わない。
即ち、本例のテスト回路では、メモリマクロ１２Ａ，１
２Ｂ，１２Ｃ，１２Ｄの外部にデコーダ８０Ａ，８０
Ｂ，８０Ｃ，８０Ｄを設け、このデコーダ８０Ａ，８０
Ｂ，８０Ｃ，８０Ｄにより２ビットのマクロアドレス信
号ＭＡ０，ＭＡ１をデコードし、メモリマクロ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄの選択を行っている。

【０１９１】このような場合、デコーダ８０Ａ，８０
Ｂ，８０Ｃ，８０Ｄ、特に、配線の部分（図１７
（ｂ））は、デコーダ８０Ａ，８０Ｂ，８０Ｃ，８０Ｄ
ごとに異なった構成となっている。よって、デコーダ８
０Ａ，８０Ｂ，８０Ｃ，８０Ｄをメモリマクロ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄの外部に配置すれば、メモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ内のテスト制御ブ
ロック１５Ａ，１５Ｂ，１５Ｃ，１５Ｄは、全てのメモ
リマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄで同じ構成に
なり、メモリマクロの設計容易化に貢献できる。

【０１９２】なお、デコーダ８０Ａ，８０Ｂ，８０Ｃ，
８０Ｄのアンド回路（マクロ選択回路に相当）をメモリ
マクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ内に配置し、配
線の部分（マクロＩＤ生成回路に相当）をメモリマクロ
１２Ａ，１２Ｂ，１２Ｃ，１２Ｄの外部に配置してもよ
い。

【０１９３】図１８は、図１のメモリ混載ロジックＬＳ
Ｉのメモリマクロのテスト回路の第６例を示している。

【０１９４】本例のテスト回路は、全てのメモリマクロ
が同時に選択され、さらに、出力合成回路１８Ａに所定
のロジック回路を用いることで、ｎＯ（例えば、８）ビ
ットの通常の出力信号（読み出しデータ）に加えて、メ
モリマクロの良、不良を示すＰＡＳＳ／ＦＡＩＬビット
を出力できる点に特徴を有する。

【０１９５】いままで説明してきた例の全ては、複数の
メモリマクロを、１つずつ、順次、選択していくもので
あったが、本例では、全てのメモリマクロを同時に選択
し、全てのメモリマクロを同時にテストする。よって、
本例のテスト回路によれば、テスト時間の大幅な短縮に
より、製造コストの低減に貢献できる。

【０１９６】まず、本例におけるテスト回路の構成につ
いて説明する。

【０１９７】半導体チップ１０内には、４つのメモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄが配置されてい
る。メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、
それぞれデータの入出力が行われるインターフェイス部
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとメモリマクロのテス
トを制御するテスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄを備えている。

【０１９８】テスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄは、全てのメモリマクロ１２Ａ，１２Ｂ，１
２Ｃ，１２Ｄを同時に選択するための手段を備えてい
る。例えば、テスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄ内に、図１１に示すような構成を有するマク
ロ選択回路１７Ａ，１７Ｂ，１７Ｃ，１７Ｄを配置し、
図１１の全マクロ選択信号ＭＳＥＬＡＬＬｐを“１”に
すれば、全てのメモリマクロ１２Ａ，１２Ｂ，１２Ｃ，
１２Ｄを同時に選択できる。

【０１９９】この場合、当然に、マクロＩＤに応じて、
１つのメモリマクロのみを選択することも可能である。

【０２００】ロジック部１１には、例えば、ｎＩビット
のデータを転送可能な入力信号線２１、ｎＯビットのデ
ータを転送可能な第１の出力信号線２２Ａ，２２Ｂ，２
２Ｃ，２２Ｄ、ｎＯビットのデータを転送可能な第２の
出力信号線２３及び出力合成回路１８Ａが形成される。

【０２０１】入力信号線２１の一端は、パッド１６ＴＩ
に接続され、他端は、各メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに共通に接続される。第１の出力信号線
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの一端は、メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに接続され、他端
は、出力合成回路１８Ａに接続される。第２の出力信号
線２３の一端は、出力合成回路１８Ａに接続され、他端
は、パッド１６ＴＯに接続される。

【０２０２】パッド１６ＴＩ，１６ＴＯは、通常、パッ
ド部に設けるパッド数の制限により、メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄのテスト用として用いられ
ると共に、ロジック部１１の回路に対するデータ又は制
御信号の入出力用としても用いられる。

【０２０３】なお、インターフェイス部１４Ａとして
は、例えば、図７及び図８に示すような構成の回路を用
いることができる。

【０２０４】図１９は、図１８の出力合成回路１８Ａの
一例を示している。

【０２０５】ＤＴＤＯ・０−［Ａ］，…ＤＴＤＯ・７−
［Ａ］は、メモリマクロ１２Ａから出力される出力信
号、ＤＴＤＯ・０−［Ｂ］，…ＤＴＤＯ・７−［Ｂ］
は、メモリマクロ１２Ｂから出力される出力信号、ＤＴ
ＤＯ・０−［Ｃ］，…ＤＴＤＯ・７−［Ｃ］は、メモリ
マクロ１２Ｃから出力される出力信号、ＤＴＤＯ・０−
［Ｄ］，…ＤＴＤＯ・７−［Ｄ］は、メモリマクロ１２
Ｄから出力される出力信号である。

【０２０６】各メモリマクロからの出力信号ＤＴＤＯ・
ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、アンド（ＡＮＤ）回
路５１−ｉに入力され、アンド回路５１−ｉは、出力信
号ＤＴＤＯ・ｉを出力する（但し、ｉ＝０，…７）。

【０２０７】また、各メモリマクロからの出力信号ＤＴ
ＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・
ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、コンパレータ５
２−ｉに入力され、コンパレータ５２−ｉの出力信号
は、アンド回路５３に入力される。アンド回路５３は、
メモリマクロの良、不良を示すＰＡＳＳ／ＦＡＩＬビッ
トＤＴＤＯ・８を出力する（但し、ｉ＝０，…７）。

【０２０８】図２０は、図１９のコンパレータ５２−
０，…５２−７の一例を示している。

【０２０９】各メモリマクロからの出力信号ＤＴＤＯ・
ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、ナンド（ＮＡＮＤ）
回路５４及びオア（ＯＲ）回路５５に入力される（但
し、ｉ＝０，…７）。ナンド（ＮＡＮＤ）回路５４の出
力信号及びオア（ＯＲ）回路５５の出力信号は、ナンド
回路５６に入力され、ナンド回路５６の出力信号は、図
１８のアンド回路５３に入力される。

【０２１０】このコンパレータは、各メモリマクロから
の出力信号ＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−
［Ｂ］，ＤＴＤＯ・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］
が全て同じデータ“０”又は“１”のときに、出力信号
ＯＵＴを“１”とし、各メモリマクロからの出力信号Ｄ
ＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ
・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］が全て同じデータ
でないときに、出力信号ＯＵＴを“０”とする機能を有
する。

【０２１１】次に、図１８乃至図２０のメモリマクロの
テスト手法について説明する。

【０２１２】本例では、全てのメモリマクロ１２Ａ，１
２Ｂ，１２Ｃ，１２Ｄを同時に選択すると共に、全ての
メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに同一の
データを書き込むことを前提とする。

【０２１３】まず、全マクロ選択信号ＭＳＥＬＡＬＬｐ
が“１”になり、全てのメモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄ内のマクロ選択回路の出力信号ＭＥｎが
“０”となる。よって、全てのメモリマクロ１２Ａ，１
２Ｂ，１２Ｃ，１２Ｄが選択された状態となり、全ての
メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、この
後、コマンドを取り込むことができるようになる。

【０２１４】まず、全てのメモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄのメモリセルに対して同じデータの
書き込みが行われ、この後、メモリセルからデータが読
み出される。例えば、２５６個のＩ／Ｏを持つメモリマ
クロでは、同時に、２５６のデータが読み出されるが、
本例では、この２５６のデータを、８ビット（ｎＯビッ
ト）ずつ、３２回にわけて読み出す。

【０２１５】メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄから読み出されたデータＤＴＤＯ・０−［Ａ］，…
ＤＴＤＯ・７−［Ａ］，ＤＴＤＯ・０−［Ｂ］，…ＤＴ
ＤＯ・７−［Ｂ］，ＤＴＤＯ・０−［Ｃ］，…ＤＴＤＯ
・７−［Ｃ］，ＤＴＤＯ・０−［Ｄ］，…ＤＴＤＯ・７
−［Ｄ］は、出力合成回路１８Ａに入力される。

【０２１６】出力合成回路１８Ａでは、メモリマクロ１
２Ａ，１２Ｂ，１２Ｃ，１２Ｄから読み出されたデータ
の合成が行われる。

【０２１７】メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄが正常な場合、メモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄから読み出されたデータＤＴＤＯ・ｉ−
［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、全て同じ値を持つ。

【０２１８】よって、メモリマクロ１２Ａ，１２Ｂ，１
２Ｃ，１２Ｄから読み出されたデータＤＴＤＯ・ｉ−
［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］が全て“１”のときは、
アンド回路５１−ｉの出力信号も“１”となり、また、
メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄから読み
出されたデータＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−
［Ｂ］，ＤＴＤＯ・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］
が全て“０”のときは、アンド回路５１−ｉの出力信号
も“０”となる。

【０２１９】つまり、各メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄから読み出されたデータＤＴＤＯ・ｉ−
［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］がそのまま出力信号ＤＴ
ＤＯ・０，…ＤＴＤＯ・７として半導体チップ１０の外
部のテスタ２４に読み出される。

【０２２０】この時、コンパレータ５２−０，…５２−
７の出力信号も全て“１”となり、アンド回路５３の出
力信号、即ち、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８
は、“１”となる。

【０２２１】一方、メモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄのなかに１つでも異常なものが存在する場
合、メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄから
読み出されるデータＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・
ｉ−［Ｂ］，ＤＴＤＯ・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−
［Ｄ］は、全て同じ値を持たなくなる場合が生じる。こ
の場合、アンド回路５１−ｉの出力信号は、常に“０”
になる。

【０２２２】しかし、アンド回路５１−ｉのみでは、読
み出されるデータＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ
−［Ｂ］，ＤＴＤＯ・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−
［Ｄ］が全て同じ値を持っているか、又はそうでないか
を判断できない。

【０２２３】そこで、ＰＡＳＳ／ＦＡＩＬビットＤＴＤ
Ｏ・８により、各メモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄの読み出しデータが互いに一致しているか否
かを判断している。

【０２２４】即ち、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ
・８が“０”のときは、メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄから読み出されるデータＤＴＤＯ・ｉ−
［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］が全て同じ値を持ってい
ないことになる。この場合は、メモリマクロ１２Ａ，１
２Ｂ，１２Ｃ，１２Ｄのいずれかに不良が存在すること
になる。

【０２２５】一方、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ
・８が“１”のときは、メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄから読み出されるデータＤＴＤＯ・ｉ−
［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］が全て同じ値を持ってい
る。この場合、メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，
１２Ｄの全てに不良が存在するか又はしないかのいずれ
かである。よって、メモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄから読み出されるデータＤＴＤＯ・ｉ−
［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］を、例えば、テスタにお
いて期待値と比較して、メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに不良が存在するか又はしないかを判断
する。

【０２２６】以上の構成を有するメモリマクロのテスト
回路によれば、まず、複数のメモリマクロを同時にテス
トするため、テスト時間を大幅に短縮できるという効果
が得られる。また、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ
・８により、各メモリマクロの読み出しデータが互いに
一致しているか否かを判断することができる。即ち、各
メモリマクロの読み出しデータの全てが一致していない
場合には、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８は
“０”となり、各メモリマクロの読み出しデータが全て
一致している場合には、ＰＡＳＳ／ＦＡＩＬビットＤＴ
ＤＯ・８は“１”となる。

【０２２７】ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８が
“１”のときは、各メモリマクロから出力される出力信
号が互いに一致していることになるが、これが期待値と
一致しているか否かは不明である。そこで、テスタ２４
において、出力信号ＤＴＤＯ・０，…ＤＴＤＯ・７を期
待値と比較して、メモリマクロに不良のメモリセルが存
在するか否かを判断する。

【０２２８】また、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ
・８が“０”のときは、各メモリマクロから出力される
出力信号が互いに一致していないことになり、４つのメ
モリマクロのいずれかに不良のメモリセルが存在するこ
とになる。しかし、出力信号ＤＴＤＯ・０，…ＤＴＤＯ
・７は、４つのメモリマクロ分圧縮されているため、４
つのメモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄのう
ちのいずれに不良が存在するかを特定することはできな
い。このため、不良の存在するメモリマクロ１２Ａ，１
２Ｂ，１２Ｃ，１２Ｄを特定するには、別途、メモリマ
クロを個別にテストする必要がある。

【０２２９】従って、本例のテスト回路は、テスト結果
のほとんどが良（ＰＡＳＳ）であると期待されるような
メモリ混載ロジックＬＳＩのファイナルテストに適用す
るのが有効である。また、ファイナルテストでは、良品
（出荷可）か、又は不良品（出荷不可）であるかを決め
るだけで、ウェハ状態におけるテストのように、不良セ
ルを置き換えたりすることがないため、このような点か
らしても、本例のテスト回路は、ファイナルテストに適
用するのがよい。

【０２３０】なお、本例では、各メモリマクロの読み出
しデータの全てが一致していないときにＰＡＳＳ／ＦＡ
ＩＬビットＤＴＤＯ・８を“０”とし、各メモリマクロ
の読み出しデータの全てが一致しているときにＰＡＳＳ
／ＦＡＩＬビットＤＴＤＯ・８を“１”としている。し
かし、出力合成回路１８Ａを変更し、各メモリマクロの
読み出しデータの全てが一致していないときにＰＡＳＳ
／ＦＡＩＬビットＤＴＤＯ・８を“１”とし、各メモリ
マクロの読み出しデータの全てが一致しているときにＰ
ＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８を“０”としても
よい。

【０２３１】図２１は、図１のメモリ混載ロジックＬＳ
Ｉのメモリマクロのテスト回路の第７例を示している。

【０２３２】本例のテスト回路は、選択されたメモリマ
クロ内において、例えば、同時に読み出された２５６ビ
ットのデータを８ビットずつ３２回に分けて読み出すこ
とができると共に、（８×ｊ）ビットのデータを８ビッ
トに圧縮して数回に分けて、また、最大で、２５６ビッ
トのデータを８ビットに圧縮して１度に読み出す点に特
徴を有する。

【０２３３】本例のテスト回路は、単独で用いることも
可能であるが、例えば、全マクロを選択可能な図１８乃
至図２０のテスト回路と組み合わせて用いることによ
り、全てのメモリマクロを非常に短時間でテストするこ
とが可能になり、製造コストの低減に非常に有効であ
る。

【０２３４】まず、本例におけるテスト回路の構成につ
いて説明する。

【０２３５】半導体チップ１０内には、４つのメモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄが配置されてい
る。メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、
それぞれデータの入出力が行われるインターフェイス部
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとメモリマクロのテス
トを制御するテスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄを備えている。

【０２３６】テスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄは、マクロＩＤ生成回路及びマクロ選択回路
１７Ａ，１７Ｂ，１７Ｃ，１７Ｄを備えている。マクロ
選択回路１７Ａ，１７Ｂ，１７Ｃ，１７Ｄについては、
例えば、図１１に示すような構成とし、全てのメモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄを同時に選択する
ための手段を付加してもよい。

【０２３７】ロジック部１１には、例えば、ｎＩビット
のデータを転送可能な入力信号線２１、ｎＯビットのデ
ータを転送可能な第１の出力信号線２２Ａ，２２Ｂ，２
２Ｃ，２２Ｄ、ｎＯビットのデータを転送可能な第２の
出力信号線２３及び出力選択回路１８が形成される。

【０２３８】入力信号線２１の一端は、パッド１６ＴＩ
に接続され、他端は、各メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに共通に接続される。第１の出力信号線
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの一端は、メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに接続され、他端
は、出力選択回路１８に接続される。第２の出力信号線
２３の一端は、出力選択回路１８に接続され、他端は、
パッド１６ＴＯに接続される。

【０２３９】パッド１６ＴＩ，１６ＴＯは、通常、パッ
ド部に設けるパッド数の制限により、メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄのテスト用として用いられ
ると共に、ロジック部１１の回路に対するデータ又は制
御信号の入出力用としても用いられる。

【０２４０】図２２は、図２１のメモリマクロ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄのインターフェイス部１４Ａの
一例を示している。

【０２４１】なお、本例では、図面を簡略化し、本例の
特徴を明確にするため、入力レジスタ、入力信号線及び
テスト信号線をそれぞれ省略している。これらの要素
は、実際には、図７に示すような構成を有することにな
る。

【０２４２】本例のインターフェイス部１４Ａの特徴
は、｛ｋ（例えば、３１）＋１｝個のＩ／Ｏレジスタブ
ロック２５−０，…２５−ｋのうち１つ以上又は全ての
ブロックから読み出される（８×ｊ）ビットのデータ
（１≦ｊ≦ｋ＋１）を圧縮し得ると共に、読み出しデー
タに誤りが存在するか否かを示すＰＡＳＳ／ＦＡＩＬビ
ットを生成するデータ圧縮回路６０を備えている点にあ
る。

【０２４３】メモリマクロ内には、ｋ＋１個のＩ／Ｏレ
ジスタブロック２５−０，…２５−ｋが配置される。Ｉ
／Ｏレジスタブロック２５−０，…２５−ｋの各々は、
例えば、８個の出力レジスタ２６−０，…２６−７及び
選択スイッチ２７を有している。出力レジスタ２６−ｉ
（ｉ＝０，…７）のメモリマクロ側の端子は、データ線
対ＤＱｋｉ，／ＤＱｋｉ（ｉ＝０，…７）に接続され
る。

【０２４４】また、例えば、Ｉ／Ｏレジスタブロック２
５−ｋにおいて、出力レジスタ２６−ｉ（ｉ＝０，…
７）のロジック部側には、通常出力端子と反転出力端子
が設けられている。通常出力端子は、出力信号線７０−
ｉ（ｉ＝８ｋ，…８ｋ＋７）に接続される。また、通常
出力端子と反転出力端子は、選択スイッチ２７を介し
て、データ圧縮回路６０に接続される。

【０２４５】選択スイッチ２７は、レジスタアドレス信
号ＲｅｇＡｄｄ・０，…ＲｅｇＡｄｄ・ｋにより、Ｉ／
Ｏレジスタブロック単位で、任意にオン／オフ制御され
る。例えば、本例では、全てのＩ／Ｏレジスタブロック
２５−０，…２５−ｋ内の選択スイッチ２７をオン状態
にできる。

【０２４６】例えば、Ｉ／Ｏレジスタブロック２５−０
において、出力レジスタ２６−ｉから出力される読み出
しデータＴＤＯｉ，／ＴＤＯｉは、ＮチャネルＭＯＳト
ランジスタＱ０ｉＡ，Ｑ０ｉＢのゲートに入力される
（但し、ｉ＝０，…７）。また、Ｉ／Ｏレジスタブロッ
ク２５−ｋにおいて、出力レジスタ２６−ｉから出力さ
れる読み出しデータＴＤＯｉ，／ＴＤＯｉは、Ｎチャネ
ルＭＯＳトランジスタＱｋｉＡ，ＱｋｉＢのゲートに入
力される（但し、ｉ＝０，…７）。

【０２４７】各Ｉ／Ｏレジスタブロック２５−０，…２
５−ｋ内の出力レジスタ２６−ｉの通常出力端子に接続
されるＭＯＳトランジスタＱ０ｉＡ，…ＱｋｉＡのドレ
インは、ノードＮｉに共通に接続されている。また、各
Ｉ／Ｏレジスタブロック２５−０，…２５−ｋ内の出力
レジスタ２６−ｉの反転出力端子に接続されるＭＯＳト
ランジスタＱ０ｉＢ，…ＱｋｉＢのドレインは、ノード
／Ｎｉに共通に接続されている。また、各ＭＯＳトラン
ジスタのソースは、接地されている。

【０２４８】プリチャージ用ＰチャネルＭＯＳトランジ
スタ６１−０，…６１−７は、ノードＮｉ，／Ｎｉを、
例えば、電源電位（“１”の状態）ＶＤＤにプリチャー
ジする。プリチャージ用ＰチャネルＭＯＳトランジスタ
６１−０，…６１−７のゲートには、プリチャージ信号
ＰＲＣＨが入力される。本例では、例えば、メモリマク
ロに使用されるクロックの後半でプリチャージを行い、
前半で、読み出し動作を行う。

【０２４９】データの圧縮を行わない場合、テスト制御
ブロックでは、レジスタアドレス信号ＲｅｇＡｄｄ・
０，…ＲｅｇＡｄｄ・ｋが生成され、レジスタアドレス
信号ＲｅｇＡｄｄ・０，…ＲｅｇＡｄｄ・ｋは、ｋ個の
Ｉ／Ｏレジスタブロック２５−０，…２５−ｋのうちの
１つを選択する。選択状態のＩ／Ｏレジスタブロックで
は、選択スイッチ２７がオン状態となり、非選択状態の
Ｉ／Ｏレジスタブロックでは、選択スイッチ２７がオフ
状態となる。

【０２５０】よって、８ビットの相補データＴＤＯ・
０，／ＴＤＯ・０，…ＴＤＯ・７，／ＴＤＯ・７が、選
択されたＩ／Ｏレジスタブロックからデータ圧縮回路５
７に導かれる。データ圧縮回路５７は、８ビットのデー
タＴＤＯ・０，…ＴＤＯ・７を出力信号ＤＴＤＯ・０，
…ＤＴＤＯ・７として出力する。

【０２５１】また、例えば、Ｉ／Ｏレジスタブロック２
５−ｋが選択されたとすると、Ｉ／Ｏレジスタブロック
２５−ｋ内の出力レジスタ２６−ｉの通常出力端子に接
続されるＭＯＳトランジスタＱｋｉＡ及び反転出力端子
に接続されるＭＯＳトランジスタＱｋｉＢのうちのいず
れか一方がオン状態、他方がオフ状態となる。

【０２５２】よって、オア回路５７−０，…５７−７の
出力信号は、全て“１”となり、アンド回路５９の出力
信号、即ち、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８
は、データの一致を表す“１”になる。

【０２５３】なお、（ｋ＋１）個のＩ／Ｏレジスタブロ
ック２５−０，…２５−ｋを１つずつ順次選択すること
により、（ｋ＋１）×８ビットの全てのデータがメモリ
マクロから半導体チップの外部に読み出される。

【０２５４】データの圧縮を行う場合、レジスタアドレ
ス信号ＲｅｇＡｄｄ・０，…ＲｅｇＡｄｄ・ｋの２つ以
上又は全てが“１”となり、２つ以上又は全てのＩ／Ｏ
レジスタブロック２５−０，…２５−ｋが選択される。
選択状態のＩ／Ｏレジスタブロックでは、選択スイッチ
２７がオン状態となり、非選択状態のＩ／Ｏレジスタブ
ロックでは、選択スイッチ２７がオフ状態となる。

【０２５５】よって、８ビットの相補データＴＤＯ・
０，／ＴＤＯ・０，…ＴＤＯ・７，／ＴＤＯ・７が、選
択されたＩ／Ｏレジスタブロックからデータ圧縮回路５
７に導かれ、データの圧縮が行われる。データ圧縮回路
５７は、８ビットの出力信号ＤＴＤＯ・０，…ＤＴＤＯ
・７を出力すると共に、各Ｉ／Ｏレジスタブロックから
読み出されるデータの一致及び不一致を表す１ビットの
ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８を出力する。

【０２５６】次に、図２１及び図２２のメモリマクロの
テスト手法について説明する。

【０２５７】まず、選択されたメモリマクロにおいて、
選択された１つのＩ／Ｏレジスタブロックから８ビット
のデータを読み出す場合を説明する。

【０２５８】例えば、Ｉ／Ｏレジスタブロック２５−ｋ
が選択された場合、レジスタアドレス信号ＲｅｇＡｄｄ
・ｋが“１”となり、他のレジスタアドレス信号Ｒｅｇ
Ａｄｄ・０，…ＲｅｇＡｄｄ・ｋ−１は“０”となる。
Ｉ／Ｏレジスタブロック２５−ｋ内の出力レジスタ２６
−０，…２６−７からは、相補データＴＤＯｉ，／ＴＤ
Ｏｉが出力される。

【０２５９】よって、Ｉ／Ｏレジスタブロック２５−ｋ
内の２つのＭＯＳトランジスタＱｋｉＡ，ＱｋｉＢのう
ちのいずれか一方がオン状態、他方がオフ状態となり、
２つのノードＮｉ，／Ｎｉのうちの一方が“１”、他方
が“０”となる。

【０２６０】出力レジスタ２６−ｉの通常出力ＴＤＯｉ
が“１”のとき、ノードＮｉは、“０”になり、出力信
号ＤＴＤＯ・ｉは、“１”となる。また、出力レジスタ
２６−ｉの通常出力ＴＤＯｉが“０”のとき、ノードＮ
ｉは、“１”になり、出力信号ＤＴＤＯ・ｉは、“０”
となる。つまり、出力レジスタ２６−ｉの通常出力ＴＤ
Ｏｉと出力信号ＤＴＤＯ・ｉは、互いに等しくなる。

【０２６１】また、ノードＮｉ，／Ｎｉの電位は、常
に、相補の関係となるため、オア回路５７−０，…５７
−７の出力信号は、全て“１”となり、アンド回路５９
の出力信号、即ち、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ
・８は、“１”となる。

【０２６２】次に、選択されたメモリマクロにおいて、
ｊ個のＩ／Ｏレジスタブロックを選択し、これらｊ個の
ブロックから読み出された８×ｊビットのデータを８ビ
ットに圧縮して読み出す場合を説明する。

【０２６３】まず、選択されたｊ個のＩ／Ｏレジスタブ
ロック内の選択スイッチ２７をオン状態にする。選択さ
れたｊ個のＩ／Ｏレジスタブロック内の出力レジスタ２
６−０，…２６−７のデータがＮチャネルＭＯＳトラン
ジスタのゲートに入力される。ここで、少なくともＩ／
Ｏレジスタブロック２５−０，２５−ｋが選択されてい
る場合を考える。

【０２６４】メモリセルに不良が存在しない場合、Ｉ／
Ｏレジスタブロック２５−０，２５−ｋには同じデータ
が書き込まれるため、当然に、このＩ／Ｏレジスタブロ
ック２５−０，２５−ｋから読み出されるデータは一致
しているはずである。例えば、Ｉ／Ｏレジスタブロック
２５−０，２５−ｋ内の入出力レジスタ２６−ｉの通常
出力端子にデータ“１”が出力され、反転出力端子にデ
ータ“０”が出力される場合、ＭＯＳトランジスタＱ０
ｉＡ，ＱｋｉＡは共にオン状態、ＭＯＳトランジスタＱ
０ｉＢ，ＱｋｉＢは共にオフ状態となる。また、Ｉ／Ｏ
レジスタブロック２５−０，２５−ｋ内の入出力レジス
タ２６−ｉの通常出力端子にデータ“０”が出力され、
反転出力端子にデータ“１”が出力される場合、ＭＯＳ
トランジスタＱ０ｉＡ，ＱｋｉＡは共にオフ状態、ＭＯ
ＳトランジスタＱ０ｉＢ，ＱｋｉＢは共にオン状態とな
る。

【０２６５】よって、メモリセルに不良が存在しない場
合は、ノードＮｉ，／Ｎｉのうちのいずれか一方が
“１”、他方が“０”となるため、入出力レジスタ２６
−ｉの通常出力ＴＤＯ・ｉが出力信号ＤＴＤＯ・ｉとし
て出力される。また、ＰＡＳＳ／ＦＡＩＬビットＤＴＤ
Ｏ・８は、各Ｉ／Ｏレジスタブロックでデータが一致し
ていることを表す“１”となる。

【０２６６】メモリセルに不良が存在する場合、Ｉ／Ｏ
レジスタブロック２５−０，２５−ｋには同じデータが
書き込まれるが、このＩ／Ｏレジスタブロック２５−
０，２５−ｋから読み出されるデータは互いに一致して
いない場合がある。例えば、Ｉ／Ｏレジスタブロック２
５−０内の出力レジスタ２６−ｉの通常出力端子にデー
タ“１”が出力され、反転出力端子にデータ“０”が出
力される一方、Ｉ／Ｏレジスタブロック２５−ｋ内の入
出力レジスタ２６−ｉの通常出力端子にデータ“０”が
出力され、反転出力端子にデータ“１”が出力される場
合がある。この場合、Ｉ／Ｏレジスタブロック２５−０
では、ＭＯＳトランジスタＱ０ｉＡはオン状態、ＭＯＳ
トランジスタＱ０ｉＢはオフ状態となり、Ｉ／Ｏレジス
タブロック２５−ｋでは、ＭＯＳトランジスタＱｋｉＡ
はオフ状態、ＭＯＳトランジスタＱｋｉＢはオン状態と
なる。

【０２６７】よって、メモリセルに不良が存在する場合
は、Ｉ／Ｏレジスタブロック２５−０，２５−ｋから読
み出されるデータが互いに一致していないことがあり、
この時、ノードＮｉ，／Ｎｉの双方が“０”となる。こ
のため、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８は、各
Ｉ／Ｏレジスタブロックでデータが一致していないこと
を表す“０”となる。

【０２６８】なお、読み出しの対象となる全てのメモリ
セルが不良の場合には、Ｉ／Ｏレジスタブロック２５−
０，２５−ｋから読み出されるデータが互いに一致し、
ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８が“１”となる
ことがある。よって、ＰＡＳＳ／ＦＡＩＬビットＤＴＤ
Ｏ・８が“１”のときは、例えば、テスタにおいて、読
み出しデータを期待値と比較して、メモリセルに不良が
存在するか否かを判断する。

【０２６９】このように、選択されたｊ個のＩ／Ｏレジ
スタブロック内の対応する読み出しデータが一致してい
るときは、ノードＮｉ，／Ｎｉの双方が“０”になるこ
とはないので、ノア回路５７−０，…５７−７の出力信
号は、全て“１”となり、アンド回路５９の出力信号Ｄ
ＴＤＯ・８も“１”となる。

【０２７０】また、選択されたｊ個のＩ／Ｏレジスタブ
ロック内の対応する読み出しデータが不一致のときは、
ノードＮｉ，／Ｎｉの双方が“０”になるため、ノア回
路５７−０，…５７−７の出力信号は、“０”となり、
アンド回路５９の出力信号ＤＴＤＯ・８も“０”とな
る。

【０２７１】以上の構成を有するメモリマクロのテスト
回路によれば、まず、ｎビットの通常出力を有するメモ
リマクロにおいて、ｓビット（１≦ｓ≦ｎ）のデータを
ｊ組（ｊは、２以上の自然数）読み出し、各組のデータ
を合成して出力すると共に、各組の間でｓビットのデー
タを比較し、各組のｓビットのデータが一致しているか
否かを示すＰＡＳＳ／ＦＡＩＬビットを出力している。
従って、１つのメモリマクロのテスト時間を大幅に短縮
することができる。

【０２７２】また、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ
・８が“１”のときは、メモリマクロの各Ｉ／Ｏレジス
タブロックから出力される出力信号が互いに一致してい
ることになるが、これが期待値と一致しているか否かは
不明である。そこで、テスタ２４において、出力信号Ｄ
ＴＤＯ・０，…ＤＴＤＯ・７を期待値と比較して、メモ
リマクロに不良のメモリセルが存在するか否かを判断す
る。

【０２７３】また、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ
・８が“０”のときは、メモリマクロの各Ｉ／Ｏレジス
タブロックから出力される出力信号が一致していないこ
とになり、メモリマクロに不良が存在することになる。
しかし、出力信号ＤＴＤＯ・０，…ＤＴＤＯ・７は、ｊ
個（例えば、全て）のＩ／Ｏレジスタブロック分圧縮さ
れているため、選択されたｊ個のＩ／Ｏレジスタブロッ
クのうちのいずれに不良が存在するかを特定することは
できない。よって、不良の存在するＩ／Ｏレジスタブロ
ックを特定するには、別途、１つずつ、Ｉ／Ｏレジスタ
ブロックをテストする必要がある。

【０２７４】また、本例のテスト回路によれば、全ての
Ｉ／Ｏレジスタブロックを選択することにより、例え
ば、メモリマクロ内で同時に読み出された２５６ビット
のデータを８ビットずつ３２回に分けて読み出す必要が
なく、２５６ビットのデータを８ビットに圧縮して１度
に読み出すことができる。

【０２７５】即ち、Ｉ／Ｏレジスタブロックを、１つず
つ、順次、選択していく必要がないため、テスト時間を
大幅に短縮できる。

【０２７６】本例のテスト回路は、単独で用いることも
可能であるが、例えば、全マクロを選択可能な図１８乃
至図２０のテスト回路と組み合わせて用いることによ
り、全てのメモリマクロを非常に短時間でテストするこ
とが可能になり、製造コストの低減に非常に有効であ
る。

【０２７７】図２３は、図１のメモリ混載ロジックＬＳ
Ｉのメモリマクロのテスト回路の第８例を示している。

【０２７８】本例のテスト回路は、図１８乃至図２０に
示す全マクロから出力されるデータを集約する例と、図
２１及び図２２に示す１マクロ内の全Ｉ／Ｏレジスタブ
ロックのデータを集約する例を組み合わせた点に特徴を
有する。本例のテスト回路は、非常に短時間で、全ての
メモリマクロをテストすることができ、製造コストの低
減に有効である。

【０２７９】半導体チップ１０内には、４つのメモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄが配置されてい
る。メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、
それぞれデータの入出力が行われるインターフェイス部
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとメモリマクロのテス
トを制御するテスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄを備えている。

【０２８０】テスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄは、メモリマクロを識別するためのマクロＩ
Ｄを生成するマクロＩＤ生成回路と、半導体チップ１０
の外部からメモリマクロに入力されるマクロ選択信号
（入力ＩＤ）とマクロＩＤを比較してメモリマクロを選
択するためのマクロ選択回路１７Ａ，１７Ｂ，１７Ｃ，
１７Ｄを備えている。

【０２８１】マクロＩＤ生成回路については、図６及び
図１４（ａ）の例に示すように、メモリマクロ（テスト
制御ブロック）内に設けてもよいし、また、図９、図１
０、図１３及び図１４（ｂ）の例に示すように、メモリ
マクロの外部に設けてもよい。また、マクロ選択回路に
ついては、例えば、図１１に示すような構成のもの、即
ち、メモリマクロを個別に選択できると共に、全マクロ
選択信号により全てのメモリマクロ１２Ａ，１２Ｂ，１
２Ｃ，１２Ｄを選択できるものを使用する。

【０２８２】ロジック部１１には、例えば、ｎＩビット
のデータを転送可能な入力信号線２１、ｎＯビットのデ
ータを転送可能な第１の出力信号線２２Ａ，２２Ｂ，２
２Ｃ，２２Ｄ、ｎＯビットのデータを転送可能な第２の
出力信号線２３、制御信号線４６及び出力合成回路１８
Ｂが形成される。

【０２８３】入力信号線２１の一端は、パッド１６ＴＩ
に接続され、他端は、各メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに共通に接続される。第１の出力信号線
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの一端は、メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに接続され、他端
は、出力合成回路１８Ｂに接続される。第２の出力信号
線２３の一端は、出力合成回路１８Ｂに接続され、他端
は、パッド１６ＴＯに接続される。

【０２８４】また、制御信号線４６の一端は、各メモリ
マクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに接続され、他
端は、出力合成回路１８Ｂに接続される。出力合成回路
１８Ｂは、各メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄから出力される制御信号ＭＥｎ−［Ａ］，ＭＥｎ−
［Ｂ］，ＭＥｎ−［Ｃ］，ＭＥｎ−［Ｄ］に基づいて、
第１の出力信号線２２Ａ，２２Ｂ，２２Ｃ，２２Ｄを選
択し、選択された出力信号線、即ち、選択されたメモリ
マクロのデータを合成する。

【０２８５】パッド１６ＴＩ，１６ＴＯは、通常、パッ
ド部に設けるパッド数の制限により、メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄのテスト用として用いられ
ると共に、ロジック部１１の回路に対するデータ又は制
御信号の入出力用としても用いられる。

【０２８６】なお、メモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２Ｄのインターフェイス部１４Ａとしては、例え
ば、図２２に示すような構成を有するもの、即ち、ｋ個
のＩ／Ｏレジスタブロックを、個別に又は複数個（特に
全部）まとめて選択し、選択されたＩ／Ｏレジスタブロ
ックのデータを合成できるものを用いる。

【０２８７】また、各メモリマクロ１２Ａ，１２Ｂ，１
２Ｃ，１２Ｄのマクロ選択回路１７Ａ，１７Ｂ，１７
Ｃ，１７Ｄから出力される信号ＭＥｎ−［Ａ］，ＭＥｎ
−［Ｂ］，ＭＥｎ−［Ｃ］，ＭＥｎ−［Ｄ］は、出力合
成回路１８Ｂの制御信号として用いられる。

【０２８８】図２４は、図２３の出力合成回路１８Ｂの
一例を示している。

【０２８９】ＤＴＤＯ・０−［Ａ］，…ＤＴＤＯ・７−
［Ａ］は、メモリマクロ１２Ａから出力される読み出し
データ、ＤＴＤＯ・０−［Ｂ］，…ＤＴＤＯ・７−
［Ｂ］は、メモリマクロ１２Ｂから出力される読み出し
データ、ＤＴＤＯ・０−［Ｃ］，…ＤＴＤＯ・７−
［Ｃ］は、メモリマクロ１２Ｃから出力される読み出し
データ、ＤＴＤＯ・０−［Ｄ］，…ＤＴＤＯ・７−
［Ｄ］は、メモリマクロ１２Ｄから出力される読み出し
データである。

【０２９０】各メモリマクロからの読み出しデータＤＴ
ＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・
ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、アンド（ＡＮ
Ｄ）回路６２−ｉに入力され、アンド回路６２−ｉは、
合成された読み出しデータＤＴＤＯ・ｉを出力する（但
し、ｉ＝０，…７）。

【０２９１】また、各メモリマクロからの読み出しデー
タＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴ
ＤＯ・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、コンパレ
ータ６３−ｉにも入力される。コンパレータ６３−ｉの
出力信号は、アンド回路６５に入力される。コンパレー
タ６３−ｉは、読み出しデータＤＴＤＯ・ｉ−［Ａ］，
ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−［Ｃ］，ＤＴＤ
Ｏ・ｉ−［Ｄ］の一致又は不一致を示す信号を出力す
る。

【０２９２】ＤＴＤＯ・８−［Ａ］，ＤＴＤＯ・８−
［Ｂ］，ＤＴＤＯ・８−［Ｃ］，ＤＴＤＯ・８−［Ｄ］
は、各メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ内
のインターフェイス部（図２１）から出力されるＰＡＳ
Ｓ／ＦＡＩＬビットに相当するものである。よって、ア
ンド回路６５の出力は、各メモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２ＤのＰＡＳＳ／ＦＡＩＬビットが
“１”（一致）のときのみ、“１”になることができ
る。

【０２９３】つまり、本例では、選択されたメモリマク
ロ内の選択されたＩ／Ｏレジスタブロックの読み出しデ
ータが互いに一致しており、かつ、選択されたメモリマ
クロの読み出しデータも互いに一致している場合に限
り、アンド回路６５の出力信号（ＰＡＳＳ／ＦＡＩＬビ
ット）ＤＴＤＯ・８が“１”となる。

【０２９４】ＭＥｎ−［Ａ］，ＭＥｎ−［Ｂ］，ＭＥｎ
−［Ｃ］，ＭＥｎ−［Ｄ］は、各メモリマクロ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄのマクロ選択回路（図７）の出
力信号であり、メモリマクロが選択されているときに
“０”、メモリマクロが選択されていないときに“１”
となる。

【０２９５】図２５は、図２４のコンパレータ６３−
０，…６３−７の一例を示している。

【０２９６】各メモリマクロからの出力信号ＤＴＤＯ・
ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、それぞれオア（Ｏ
Ｒ）回路６６−０，…６６−３に入力されると共に、ア
ンド（ＡＮＤ）回路６７−０，…６７−３に入力される
（但し、ｉ＝０，…７）。オア（ＯＲ）回路６６−０，
…６６−３の出力信号は、ナンド（ＮＡＮＤ）回路６８
に入力され、ナンド回路６８の出力信号は、ナンド回路
７０に入力される。アンド回路６７−０，…６７−３の
出力信号は、オア回路６９に入力され、オア回路６９の
出力信号は、ナンド回路７０に入力される。ナンド回路
７０の出力信号は、図２４のアンド回路６５に入力され
る。

【０２９７】このコンパレータは、選択されたメモリマ
クロからの出力信号ＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・
ｉ−［Ｂ］，ＤＴＤＯ・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−
［Ｄ］が全て同じデータ“０”又は“１”のときに、出
力信号ＯＵＴを“１”とし、選択されたメモリマクロか
らの出力信号ＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−
［Ｂ］，ＤＴＤＯ・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］
が全て同じデータでないときに、出力信号ＯＵＴを
“０”とする機能を有する。

【０２９８】メモリマクロの選択及び非選択は、各メモ
リマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄのマクロ選択
回路（図１１）から出力される制御信号ＭＥｎ−
［Ａ］，ＭＥｎ−［Ｂ］，ＭＥｎ−［Ｃ］，ＭＥｎ−
［Ｄ］により判断する。

【０２９９】例えば、メモリマクロ１２Ａ，１２Ｂ，１
２Ｄが選択され、メモリマクロ１２Ｃが選択されていな
いとき、ＭＥｎ−［Ａ］が“０”、ＭＥｎ−［Ｂ］が
“０”、ＭＥｎ−［Ｃ］が“１”、ＭＥｎ−［Ｄ］が
“０”となる。この時、メモリマクロ１２Ｃからの読み
出しデータにかかわらず、オア回路６６−２の出力信号
は、常に“１”となり、アンド回路６７−２の出力信号
は、常に“０”となる。

【０３００】マクロ間の読み出しデータが一致し、その
読み出しデータＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−
［Ｂ］，ＤＴＤＯ・ｉ−［Ｄ］が“１”のとき、オア回
路６６−０，６６−１，６６−３の出力信号は、“１”
となり、アンド回路６７−０，６７−１，６７−３の出
力信号も、“１”となる。よって、ナンド回路６８の出
力信号は、“０”、オア回路６９の出力信号は、“１”
であり、ナンド回路７０の出力信号は、“１”となる。

【０３０１】マクロ間の読み出しデータが一致し、その
読み出しデータＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−
［Ｂ］，ＤＴＤＯ・ｉ−［Ｄ］が“０”のとき、オア回
路６６−０，６６−１，６６−３の出力信号は、“０”
となり、アンド回路６７−０，６７−１，６７−３の出
力信号も、“０”となる。よって、ナンド回路６８の出
力信号は、“１”、オア回路６９の出力信号は、“０”
であり、ナンド回路７０の出力信号は、“１”となる。

【０３０２】マクロ間の読み出しデータが一致しておら
ず、その読み出しデータＤＴＤＯ・ｉ−［Ａ］，ＤＴＤ
Ｏ・ｉ−［Ｂ］が“０”、読み出しデータＤＴＤＯ・ｉ
−［Ｄ］が“１”のとき、オア回路６６−０，６６−１
の出力信号は、“０”、オア回路６６−３の出力信号
は、“１”となり、アンド回路６７−０，６７−１の出
力信号は、“０”、アンド回路６７−３の出力信号は、
“１”となる。よって、ナンド回路６８の出力信号は、
“１”、オア回路６９の出力信号も、“１”であり、ナ
ンド回路７０の出力信号は、“０”となる。

【０３０３】次に、図２３乃至図２５のメモリマクロの
テスト手法について説明する。

【０３０４】まず、全てのメモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄを選択し、かつ、各メモリマクロ内
の全てのＩ／Ｏレジスタブロック（図２１の２５−０，
…２５−ｋ）を選択する場合について説明する。

【０３０５】例えば、メモリマクロ１２Ｄ内のＩ／Ｏレ
ジスタブロックのデータが一致していない場合、メモリ
マクロ１２Ｄから出力されるＰＡＳＳ／ＦＡＩＬビット
ＤＴＤＯ・８−［Ｄ］は、“０”となる。よって、図２
３のアンド回路６５の出力信号、即ち、ＰＡＳＳ／ＦＡ
ＩＬビットＤＴＤＯ・８は、データの不一致を示す
“０”となる。なお、他のメモリマクロ１２Ａ，１２
Ｂ，１２Ｃ内のＩ／Ｏレジスタブロックのデータが一致
していない場合も、同様である。

【０３０６】また、例えば、全てのメモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄに関し、全てのＩ／Ｏレジ
スタブロックのデータが一致している場合、各メモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄから出力されるＰ
ＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８−［Ａ］，ＤＴＤ
Ｏ・８−［Ｂ］，ＤＴＤＯ・８−［Ｃ］，ＤＴＤＯ・８
−［Ｄ］は、全て“１”となる。

【０３０７】ここで、全てのメモリマクロ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄが選択されているため、各メモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄから出力される制
御信号ＭＥｎ−［Ａ］，ＭＥｎ−［Ｂ］，ＭＥｎ−
［Ｃ］，ＭＥｎ−［Ｄ］は、全て“０”となる。

【０３０８】マクロ間の読み出しデータが一致している
とき、図２４のコンパレータ６３−０，…６３−７の出
力信号は、全て“１”となる。よって、図２４のアンド
回路６５の出力信号、即ち、ＰＡＳＳ／ＦＡＩＬビット
ＤＴＤＯ・８は、データの一致を示す“１”となる。

【０３０９】マクロ間の読み出しデータが一致していな
いとき、図２４のコンパレータ６３−０，…６３−７の
出力信号は、全て“１”とはならない。よって、図２４
のアンド回路６５の出力信号、即ち、ＰＡＳＳ／ＦＡＩ
ＬビットＤＴＤＯ・８は、データの不一致を示す“０”
となる。

【０３１０】本例では、ＰＡＳＳ／ＦＡＩＬビットＤＴ
ＤＯ・８が“０”のとき、どのメモリマクロのどのＩ／
Ｏレジスタブロックから読み出されたデータが誤りであ
るのかを判断することができない。よって、不良セルを
特定するためには、再び、メモリマクロごと、かつ、Ｉ
／Ｏレジスタブロックごとにテストを行う必要がある。
つまり、本発明は、ほとんどが良品と判断され、かつ、
不良セルを特定する必要がないようなファイナルテスト
に非常に有効である。

【０３１１】各メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，
１２Ｄから出力された読み出しデータＤＴＤＯ・ｉ−
［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、アンド（論理積）回
路６２−０，…６２−７により合成され、全てのメモリ
マクロの集約された８ビットの読み出しデータＤＴＤＯ
・０，…ＤＴＤＯ・７として、半導体チップ１０の外部
に読み出される。

【０３１２】半導体チップ１０の外部に読み出されたデ
ータは、さらに、テスタ２４において期待値と比較さ
れ、その比較結果に基づいて、メモリセルの良、不良が
判断される。

【０３１３】図２６は、図２４の出力合成回路の変形例
である。図２７は、図２６のコンパレータ７２−０，…
７２−７の一例を示している。

【０３１４】本例の出力合成回路は、４つのメモリマク
ロの選択に関し、１つ又は全ての２通りしか選択できな
い。このような回路構成によると、図２４及び図２５の
回路に比べ、簡略な回路で構成できるため、面積も少な
く、配線ミスもなしに、回路設計でき、非常に有効であ
る。

【０３１５】ＤＴＤＯ・０−［Ａ］，…ＤＴＤＯ・７−
［Ａ］は、メモリマクロ１２Ａから出力される読み出し
データ、ＤＴＤＯ・０−［Ｂ］，…ＤＴＤＯ・７−
［Ｂ］は、メモリマクロ１２Ｂから出力される読み出し
データ、ＤＴＤＯ・０−［Ｃ］，…ＤＴＤＯ・７−
［Ｃ］は、メモリマクロ１２Ｃから出力される読み出し
データ、ＤＴＤＯ・０−［Ｄ］，…ＤＴＤＯ・７−
［Ｄ］は、メモリマクロ１２Ｄから出力される読み出し
データである。

【０３１６】各メモリマクロからの読み出しデータＤＴ
ＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・
ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、アンド（ＡＮ
Ｄ）回路７１−ｉに入力され、アンド回路７１−ｉは、
合成された読み出しデータＤＴＤＯ・ｉを出力する（但
し、ｉ＝０，…７）。

【０３１７】また、各メモリマクロからの読み出しデー
タＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴ
ＤＯ・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、コンパレ
ータ７２−ｉにも入力される。コンパレータ７２−ｉの
出力信号は、アンド回路７３に入力される。コンパレー
タ７２−ｉは、読み出しデータＤＴＤＯ・ｉ−［Ａ］，
ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−［Ｃ］，ＤＴＤ
Ｏ・ｉ−［Ｄ］が一致しているとき“１”を出力し、不
一致のときに“０”を出力する。

【０３１８】ＤＴＤＯ・８−［Ａ］，ＤＴＤＯ・８−
［Ｂ］，ＤＴＤＯ・８−［Ｃ］，ＤＴＤＯ・８−［Ｄ］
は、各メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ内
のインターフェイス部（図２２）から出力されるＰＡＳ
Ｓ／ＦＡＩＬビットに相当するものである。よって、ア
ンド回路７１−８の出力は、各メモリマクロ１２Ａ，１
２Ｂ，１２Ｃ，１２ＤのＰＡＳＳ／ＦＡＩＬビットが
“１”（一致）のときのみ、“１”になることができ
る。

【０３１９】つまり、本例では、選択されたメモリマク
ロ内の選択されたＩ／Ｏレジスタブロックの読み出しデ
ータが互いに一致しており、かつ、選択されたメモリマ
クロの読み出しデータも互いに一致している場合に限
り、アンド回路７３の出力信号が“１”になる。

【０３２０】ＭＥｎ−［Ａ］，ＭＥｎ−［Ｂ］，ＭＥｎ
−［Ｃ］，ＭＥｎ−［Ｄ］は、各メモリマクロ１２Ａ，
１２Ｂ，１２Ｃ，１２Ｄのマクロ選択回路（図１１）の
出力信号であり、メモリマクロが選択されているときに
“０”、メモリマクロが選択されていないときに“１”
となる。

【０３２１】マルチプレクサ７５は、スイッチ入力Ｓが
“１”のときは、Ｓ（Ｈ）端子を出力端子に接続し、ス
イッチ入力Ｓが“０”のときは、Ｓ（Ｌ）端子を出力端
子に接続する。よって、全てのメモリマクロが選択され
ているとき、即ち、スイッチ入力Ｓが“１”のときは、
アンド回路７３の出力信号がＰＡＳＳ／ＦＡＩＬビット
ＤＴＤＯ・８として出力され、１つのメモリマクロが選
択されているとき、即ち、スイッチ入力Ｓが“０”のと
きは、アンド回路７１−８の出力信号がＰＡＳＳ／ＦＡ
ＩＬビットＤＴＤＯ・８として出力される。

【０３２２】図２７は、図２６のコンパレータ７２−
０，…７２−７の一例を示している。

【０３２３】各メモリマクロからの出力信号ＤＴＤＯ・
ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ・ｉ−
［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］は、ナンド（ＮＡＮＤ）
回路７６及びオア（ＯＲ）回路７７に入力される（但
し、ｉ＝０，…７）。ナンド（ＮＡＮＤ）回路７６の出
力信号及びオア（ＯＲ）回路７７の出力信号は、ナンド
回路７８に入力され、ナンド回路７８の出力信号は、図
２５のアンド回路７３に入力される。

【０３２４】このコンパレータは、各メモリマクロから
の出力信号ＤＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−
［Ｂ］，ＤＴＤＯ・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］
が全て同じデータ“０”又は“１”のときに、出力信号
ＯＵＴを“１”とし、各メモリマクロからの出力信号Ｄ
ＴＤＯ・ｉ−［Ａ］，ＤＴＤＯ・ｉ−［Ｂ］，ＤＴＤＯ
・ｉ−［Ｃ］，ＤＴＤＯ・ｉ−［Ｄ］が全て同じデータ
でないときに、出力信号ＯＵＴを“０”とする機能を有
する。

【０３２５】図２８は、図１のメモリ混載ロジックＬＳ
Ｉのメモリマクロのテスト回路の第９例を示している。

【０３２６】本例のテスト回路は、図３のテスト回路と
比較すると、各メモリマクロ１２Ａ，１２Ｂ，１２Ｃ、
１２ＤからＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８−
［Ａ］，ＤＴＤＯ・８−［Ｂ］，ＤＴＤＯ・８−
［Ｃ］，ＤＴＤＯ・８−［Ｄ］が出力され、これらがア
ンド（論理積）回路で合成され、ＰＡＳＳ／ＦＡＩＬビ
ットＤＴＤＯ・８となっている点にある。

【０３２７】まず、本例におけるテスト回路の構成につ
いて説明する。

【０３２８】半導体チップ１０内には、４つのメモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄが配置されてい
る。メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄは、
それぞれデータの入出力が行われるインターフェイス部
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとメモリマクロのテス
トを制御するテスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄを備えている。

【０３２９】テスト制御ブロック１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄは、メモリマクロを識別するためのマクロＩ
Ｄを生成するマクロＩＤ生成回路と、半導体チップ１０
の外部からメモリマクロに入力されるマクロ選択信号
（入力ＩＤ）とマクロＩＤを比較してメモリマクロを選
択するためのマクロ選択回路１７Ａ，１７Ｂ，１７Ｃ，
１７Ｄを備えている。

【０３３０】マクロＩＤ生成回路については、メモリマ
クロ（テスト制御ブロック）内に設けてもよいし、ま
た、メモリマクロの外部に設けてもよい。

【０３３１】メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１
２Ｄには、互いに異なるマクロＩＤが割り当てられてい
る。例えば、本例では、半導体チップ１０内に４つのメ
モリマクロが配置されるため、マクロＩＤは、メモリマ
クロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに対して、それぞ
れ“００”，“０１”，“１０”，“１１”が割り当て
られる。

【０３３２】ロジック部１１には、例えば、ｎＩビット
のデータを転送可能な入力信号線２１、ｎＯ＋１ビット
のデータを転送可能な第１の出力信号線２２Ａ，２２
Ｂ，２２Ｃ，２２Ｄ、ｎＯ＋１ビットのデータを転送可
能な第２の出力信号線２３及びアンド（ＡＮＤ）回路４
７が形成される。

【０３３３】入力信号線２１の一端は、パッド１６ＴＩ
に接続され、他端は、各メモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに共通に接続される。第１の出力信号線
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの一端は、メモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに接続され、他端
は、アンド回路４７に接続される。第２の出力信号線２
３の一端は、アンド回路４７の出力端に接続され、他端
は、パッド１６ＴＯに接続される。

【０３３４】パッド１６ＴＩ，１６ＴＯは、通常、パッ
ド部に設けるパッド数の制限により、メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄのテスト用として用いられ
ると共に、ロジック部１１の回路に対するデータ又は制
御信号の入出力用としても用いられる。

【０３３５】本例では、各メモリマクロ１２Ａ，１２
Ｂ，１２Ｃ、１２Ｄから出力されるｎＯ＋１ビットのデ
ータのうちのｎＯビットは、読み出しデータＤＴＤＯ・
０［Ａ］，…ＤＴＤＯ・７［Ａ］，ＤＴＤＯ・０
［Ｂ］，…ＤＴＤＯ・７［Ｂ］，ＤＴＤＯ・０［Ｃ］，
…ＤＴＤＯ・７［Ｃ］，ＤＴＤＯ・０［Ｄ］，…ＤＴＤ
Ｏ・７［Ｄ］である。

【０３３６】また、各メモリマクロ１２Ａ，１２Ｂ，１
２Ｃ、１２Ｄから出力されるｎＯ＋１ビットのデータの
うちの１ビットは、本例で新たに加えられたものであ
り、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８−［Ａ］，
ＤＴＤＯ・８−［Ｂ］，ＤＴＤＯ・８−［Ｃ］，ＤＴＤ
Ｏ・８−［Ｄ］である。

【０３３７】ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８−
［Ａ］，ＤＴＤＯ・８−［Ｂ］，ＤＴＤＯ・８−
［Ｃ］，ＤＴＤＯ・８−［Ｄ］は、各メモリマクロ１２
Ａ，１２Ｂ，１２Ｃ、１２Ｄ内で、読み出しデータと期
待値を比較した結果に基づくものとなっている。

【０３３８】図２９は、図２８のインターフェイス部を
示している。

【０３３９】本例のインターフェイス部は、選択された
メモリマクロ内において、１つ以上の選択されたＩ／Ｏ
レジスタブロックの読み出しデータと期待値とを比較
し、その結果を出力できるような回路を付加した点に特
徴がある。

【０３４０】なお、本例においては、図面を簡略化し、
本例の特徴を明確にするため、入力レジスタ、入力信号
線及びテスト信号線は、それぞれ省略してある。これら
は、例えば、図７に示すような構成となる。

【０３４１】メモリマクロ内には、ｋ＋１個のＩ／Ｏレ
ジスタブロック２５−０，…２５−ｋが配置される。Ｉ
／Ｏレジスタブロック２５−０，…２５−ｋの各々は、
例えば、８個の出力レジスタ２６−０，…２６−７及び
選択スイッチ２７を有している。出力レジスタ２６−ｉ
（ｉ＝０，…７）のメモリマクロ側の端子は、データ線
対ＤＱｋｉ，／ＤＱｋｉ（ｉ＝０，…７）に接続され
る。

【０３４２】また、例えば、Ｉ／Ｏレジスタブロック２
５−ｋにおいて、出力レジスタ２６−ｉ（ｉ＝０，…
７）のロジック部側には、通常出力端子と反転出力端子
が設けられている。通常出力端子は、出力信号線７０−
ｉ（ｉ＝８ｋ，…８ｋ＋７）に接続される。また、通常
出力端子と反転出力端子は、選択スイッチ２７を介し
て、データ圧縮回路６０に接続される。

【０３４３】選択スイッチ２７は、レジスタアドレス信
号ＲｅｇＡｄｄ・０，…ＲｅｇＡｄｄ・ｋにより、Ｉ／
Ｏレジスタブロック単位で、任意にオン／オフ制御され
る。例えば、本例では、全てのＩ／Ｏレジスタブロック
２５−０，…２５−ｋ内の選択スイッチ２７をオン状態
にできる。

【０３４４】例えば、Ｉ／Ｏレジスタブロック２５−０
において、出力レジスタ２６−ｉから出力される読み出
しデータＴＤＯｉ，／ＴＤＯｉは、ＮチャネルＭＯＳト
ランジスタＱ０ｉＡ，Ｑ０ｉＢのゲートに入力される
（但し、ｉ＝０，…７）。また、Ｉ／Ｏレジスタブロッ
ク２５−ｋにおいて、出力レジスタ２６−ｉから出力さ
れる読み出しデータＴＤＯｉ，／ＴＤＯｉは、Ｎチャネ
ルＭＯＳトランジスタＱｋｉＡ，ＱｋｉＢのゲートに入
力される（但し、ｉ＝０，…７）。

【０３４５】各Ｉ／Ｏレジスタブロック２５−０，…２
５−ｋ内の出力レジスタ２６−ｉの通常出力端子に接続
されるＭＯＳトランジスタＱ０ｉＡ，…ＱｋｉＡのドレ
インは、ノードＮｉに共通に接続されている。また、各
Ｉ／Ｏレジスタブロック２５−０，…２５−ｋ内の出力
レジスタ２６−ｉの反転出力端子に接続されるＭＯＳト
ランジスタＱ０ｉＢ，…ＱｋｉＢのドレインは、ノード
／Ｎｉに共通に接続されている。また、各ＭＯＳトラン
ジスタのソースは、接地されている。

【０３４６】プリチャージ用ＰチャネルＭＯＳトランジ
スタ６１−０，…６１−７は、ノードＮｉ，／Ｎｉを、
例えば、電源電位（“１”の状態）ＶＤＤにプリチャー
ジする。プリチャージ用ＰチャネルＭＯＳトランジスタ
６１−０，…６１−７のゲートには、プリチャージ信号
ＰＲＣＨが入力される。本例では、例えば、メモリマク
ロに使用されるクロックの後半でプリチャージを行い、
前半で、読み出し動作を行う。

【０３４７】データの圧縮を行わない場合、テスト制御
ブロックでは、レジスタアドレス信号ＲｅｇＡｄｄ・
０，…ＲｅｇＡｄｄ・ｋが生成され、レジスタアドレス
信号ＲｅｇＡｄｄ・０，…ＲｅｇＡｄｄ・ｋは、ｋ個の
Ｉ／Ｏレジスタブロック２５−０，…２５−ｋのうちの
１つを選択する。選択状態のＩ／Ｏレジスタブロックで
は、選択スイッチ２７がオン状態となり、非選択状態の
Ｉ／Ｏレジスタブロックでは、選択スイッチ２７がオフ
状態となる。

【０３４８】よって、８ビットの相補データＴＤＯ・
０，／ＴＤＯ・０，…ＴＤＯ・７，／ＴＤＯ・７が、選
択されたＩ／Ｏレジスタブロックからデータ圧縮回路５
７に導かれる。データ圧縮回路５７は、８ビットのデー
タＴＤＯ・０，…ＴＤＯ・７を出力信号ＤＴＤＯ・０，
…ＤＴＤＯ・７として出力する。

【０３４９】また、例えば、Ｉ／Ｏレジスタブロック２
５−ｋが選択されたとすると、Ｉ／Ｏレジスタブロック
２５−ｋ内の入出力レジスタ２６−ｉの通常出力端子に
接続されるＭＯＳトランジスタＱｋｉＡ及び反転出力端
子に接続されるＭＯＳトランジスタＱｋｉＢのうちのい
ずれか一方がオン状態、他方がオフ状態となる。よっ
て、ノードＮｉ，／Ｎｉのうちのいずれか一方が“０”
の状態、他方が“１”の状態になる。

【０３５０】ここで、本例では、選択されたＩ／Ｏレジ
スタブロックから読み出されたデータと期待値とを比較
する回路を設けている。即ち、ノードＮｉ，／Ｎｉに
は、それぞれＮチャネルＭＯＳトランジスタ７９−０，
…７９−７が接続される。このＭＯＳトランジスタ７９
−０，…７９−７のソースは、接地点に接続される。期
待値の相補データＴＱＥＸＰｃ−０，…ＴＱＥＸＰｃ−
７，ＴＱＥＸＰｔ−０，…ＴＱＥＸＰｔ−７は、それぞ
れスイッチ８０を経由して、ＭＯＳトランジスタ７９−
０，…７９−７のゲートに入力される。

【０３５１】選択されたＩ／Ｏレジスタブロックから読
み出されたデータと期待値が等しい場合には、ノードＮ
ｉ，／Ｎｉの状態は変わらず、ノードＮｉ，／Ｎｉのう
ちのいずれか一方が“０”の状態、他方が“１”の状態
を維持する。よって、オア回路５７−０，…５７−７の
出力信号は、全て“１”となり、アンド回路５９の出力
信号、即ち、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８
は、一致（ＰＡＳＳ）を表す“１”になる。

【０３５２】一方、選択されたＩ／Ｏレジスタブロック
から読み出されたデータと期待値が異なる場合には、ノ
ードＮｉ，／Ｎｉの双方が“０”の状態となる。よっ
て、オア回路５７−０，…５７−７の出力信号は、全て
“１”とならず、アンド回路５９の出力信号、即ち、Ｐ
ＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８は、不一致（ＦＡ
ＩＬ）を表す“０”になる。

【０３５３】なお、（ｋ＋１）個のＩ／Ｏレジスタブロ
ック２５−０，…２５−ｋを１つずつ順次選択すること
により、（ｋ＋１）×８ビットの全てのデータがメモリ
マクロから半導体チップの外部に読み出される。

【０３５４】データの圧縮を行う場合、レジスタアドレ
ス信号ＲｅｇＡｄｄ・０，…ＲｅｇＡｄｄ・ｋの２つ以
上又は全てが“１”となり、２つ以上又は全てのＩ／Ｏ
レジスタブロック２５−０，…２５−ｋが選択される。
選択状態のＩ／Ｏレジスタブロックでは、選択スイッチ
２７がオン状態となり、非選択状態のＩ／Ｏレジスタブ
ロックでは、選択スイッチ２７がオフ状態となる。

【０３５５】よって、選択されたＩ／Ｏレジスタブロッ
クでは、８ビットの相補データＴＤＯ・０，／ＴＤＯ・
０，…ＴＤＯ・７，／ＴＤＯ・７がそれぞれデータ圧縮
回路５７に導かれる。

【０３５６】選択されたＩ／Ｏレジスタブロックのそれ
ぞれの読み出しデータが等しい場合には、ノードＮｉ，
／Ｎｉのうちのいずれか一方が“０”の状態、他方が
“１”の状態になる。

【０３５７】また、選択されたＩ／Ｏレジスタブロック
のそれぞれの読み出しデータと期待値が等しい場合に
は、ノードＮｉ，／Ｎｉの状態は変わらず、ノードＮ
ｉ，／Ｎｉのうちのいずれか一方が“０”の状態、他方
が“１”の状態を維持する。よって、オア回路５７−
０，…５７−７の出力信号は、全て“１”となり、アン
ド回路５９の出力信号、即ち、ＰＡＳＳ／ＦＡＩＬビッ
トＤＴＤＯ・８は、一致（ＰＡＳＳ）を表す“１”にな
る。

【０３５８】一方、選択されたＩ／Ｏレジスタブロック
のそれぞれの読み出しデータが異なる場合、又は、それ
ぞれの読み出しデータが等しいが、この読み出しデータ
と期待値が異なる場合には、ノードＮｉ，／Ｎｉの双方
が“０”の状態となる。よって、オア回路５７−０，…
５７−７の出力信号は、全て“１”とならず、アンド回
路５９の出力信号、即ち、ＰＡＳＳ／ＦＡＩＬビットＤ
ＴＤＯ・８は、不一致（ＦＡＩＬ）を表す“０”にな
る。

【０３５９】次に、図２９のインターフェイス部を用い
たメモリマクロのテスト手法について説明する。

【０３６０】まず、選択されたメモリマクロにおいて、
選択された１つのＩ／Ｏレジスタブロックから８ビット
のデータを読み出す場合を説明する。

【０３６１】例えば、Ｉ／Ｏレジスタブロック２５−ｋ
が選択された場合、レジスタアドレス信号ＲｅｇＡｄｄ
・ｋが“１”となり、他のレジスタアドレス信号Ｒｅｇ
Ａｄｄ・０，…ＲｅｇＡｄｄ・ｋ−１は“０”となる。
Ｉ／Ｏレジスタブロック２５−ｋ内の出力レジスタ２６
−０，…２６−７からは、相補データＴＤＯｉ，／ＴＤ
Ｏｉが出力される。

【０３６２】よって、Ｉ／Ｏレジスタブロック２５−ｋ
内の２つのＭＯＳトランジスタＱｋｉＡ，ＱｋｉＢのう
ちのいずれか一方がオン状態、他方がオフ状態となり、
２つのノードＮｉ，／Ｎｉのうちの一方が“１”、他方
が“０”となる。

【０３６３】出力レジスタ２６−ｉの通常出力ＴＤＯｉ
が“１”のとき、ノードＮｉは、“０”になり、出力信
号ＤＴＤＯ・ｉは、“１”となる。また、出力レジスタ
２６−ｉの通常出力ＴＤＯｉが“０”のとき、ノードＮ
ｉは、“１”になり、出力信号ＤＴＤＯ・ｉは、“０”
となる。つまり、出力レジスタ２６−ｉの通常出力ＴＤ
Ｏｉと出力信号ＤＴＤＯ・ｉは、互いに等しくなる。

【０３６４】また、スイッチ８０がオン状態となり、期
待値の相補データＴＱＥＸＰｔ−ｉ，ＴＱＥＸＰｃ−ｉ
がＭＯＳトランジスタ７９−ｉに入力される。ＴＱＥＸ
Ｐｔ−ｉ＝“１”、ＴＱＥＸＰｃ−ｉ＝“０”のとき、
ノードＮｉが“１”、ノード／Ｎｉが“０”であると、
読み出しデータと期待値は、等しいと判断され、オア回
路５７−０，…５７−７の出力信号は、全て“１”とな
り、アンド回路５９の出力信号、即ち、ＰＡＳＳ／ＦＡ
ＩＬビットＤＴＤＯ・８は、“１”となる。

【０３６５】一方、ＴＱＥＸＰｔ−ｉ＝“１”、ＴＱＥ
ＸＰｃ−ｉ＝“０”のとき、ノードＮｉが“０”、ノー
ド／Ｎｉが“１”であると、読み出しデータと期待値
は、互いに異なると判断され、オア回路５７−０，…５
７−７の出力信号は、全て“１”とならず、アンド回路
５９の出力信号、即ち、ＰＡＳＳ／ＦＡＩＬビットＤＴ
ＤＯ・８は、“０”となる。

【０３６６】次に、選択されたメモリマクロにおいて、
ｊ個のＩ／Ｏレジスタブロックを選択し、これらｊ個の
ブロックから読み出された８×ｊビットのデータを８ビ
ットに圧縮して読み出す場合を説明する。

【０３６７】まず、選択されたｊ個のＩ／Ｏレジスタブ
ロック内の選択スイッチ２７をオン状態にする。選択さ
れたｊ個のＩ／Ｏレジスタブロック内の出力レジスタ２
６−０，…２６−７のデータがＮチャネルＭＯＳトラン
ジスタのゲートに入力される。ここで、少なくともＩ／
Ｏレジスタブロック２５−０，２５−ｋが選択されてい
る場合を考える。

【０３６８】メモリセルに不良が存在しない場合、Ｉ／
Ｏレジスタブロック２５−０，２５−ｋには同じデータ
が書き込まれるため、当然に、このＩ／Ｏレジスタブロ
ック２５−０，２５−ｋから読み出されるデータは一致
しているはずである。例えば、Ｉ／Ｏレジスタブロック
２５−０，２５−ｋ内の出力レジスタ２６−ｉの通常出
力端子にデータ“１”が出力され、反転出力端子にデー
タ“０”が出力される場合、ＭＯＳトランジスタＱ０ｉ
Ａ，ＱｋｉＡは共にオン状態、ＭＯＳトランジスタＱ０
ｉＢ，ＱｋｉＢは共にオフ状態となる。また、Ｉ／Ｏレ
ジスタブロック２５−０，２５−ｋ内の出力レジスタ２
６−ｉの通常出力端子にデータ“０”が出力され、反転
出力端子にデータ“１”が出力される場合、ＭＯＳトラ
ンジスタＱ０ｉＡ，ＱｋｉＡは共にオフ状態、ＭＯＳト
ランジスタＱ０ｉＢ，ＱｋｉＢは共にオン状態となる。

【０３６９】よって、メモリセルに不良が存在しない場
合は、ノードＮｉ，／Ｎｉのうちのいずれか一方が
“１”、他方が“０”となる。

【０３７０】次に、Ｉ／Ｏレジスタブロック２５−０，
２５−ｋの読み出しデータと期待値の比較が行われる。
期待値の相補データＴＱＥＸＰｔ−ｉ，ＴＱＥＸＰｃ
は、スイッチ８０を介してＭＯＳトランジスタ７９−ｉ
に入力される。読み出しデータと期待値が等しい場合、
ノードＮｉ，／Ｎｉの状態は変化せず、ノードＮｉ，／
Ｎｉのうちのいずれか一方が“１”、他方が“０”とな
る。よって、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８
は、“１”（ＰＡＳＳ）となる。

【０３７１】一方、読み出しデータと期待値が異なる場
合、ノードＮｉ，／Ｎｉは、共に、“０”となる。よっ
て、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８は、“０”
（ＦＡＩＬ）となる。

【０３７２】メモリセルに不良が存在する場合、Ｉ／Ｏ
レジスタブロック２５−０，２５−ｋには同じデータが
書き込まれるが、このＩ／Ｏレジスタブロック２５−
０，２５−ｋから読み出されるデータは互いに一致して
いない場合がある。例えば、Ｉ／Ｏレジスタブロック２
５−０内の出力レジスタ２６−ｉの通常出力端子にデー
タ“１”が出力され、反転出力端子にデータ“０”が出
力される一方、Ｉ／Ｏレジスタブロック２５−ｋ内の出
力レジスタ２６−ｉの通常出力端子にデータ“０”が出
力され、反転出力端子にデータ“１”が出力される場合
がある。この場合、Ｉ／Ｏレジスタブロック２５−０で
は、ＭＯＳトランジスタＱ０ｉＡはオン状態、ＭＯＳト
ランジスタＱ０ｉＢはオフ状態となり、Ｉ／Ｏレジスタ
ブロック２５−ｋでは、ＭＯＳトランジスタＱｋｉＡは
オフ状態、ＭＯＳトランジスタＱｋｉＢはオン状態とな
る。

【０３７３】よって、メモリセルに不良が存在する場合
は、Ｉ／Ｏレジスタブロック２５−０，２５−ｋから読
み出されるデータが互いに一致していないことがあり、
この時、ノードＮｉ，／Ｎｉの双方が“０”となる。こ
のため、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８は、
“０”（ＦＡＩＬ）となる。

【０３７４】なお、読み出しの対象となる全てのメモリ
セルが不良の場合には、Ｉ／Ｏレジスタブロック２５−
０，２５−ｋから読み出されるデータが互いに一致する
ことがある。このような場合でも、読み出しデータは、
期待値と一致しないため、ＰＡＳＳ／ＦＡＩＬビットＤ
ＴＤＯ・８は、“０”となる。

【０３７５】ところで、本例では、図２８のメモリマク
ロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄの全てを同時に選択
することができる。

【０３７６】この場合、各メモリマクロ１２Ａ，１２
Ｂ，１２Ｃ、１２Ｄから出力されるＰＡＳＳ／ＦＡＩＬ
ビットＤＴＤＯ・８−［Ａ］，ＤＴＤＯ・８−［Ｂ］，
ＤＴＤＯ・８−［Ｃ］，ＤＴＤＯ・８−［Ｄ］をアンド
回路に入力し、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８
を得る。

【０３７７】ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８
は、全てのメモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２
Ｄのテスト結果を合成したものとなっている。もちろ
ん、テスト結果は、読み出しデータと期待値を比較した
結果である。

【０３７８】ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８が
“１”のときは、全てのメモリマクロ１２Ａ，１２Ｂ，
１２Ｃ，１２Ｄに不良のメモリセルが存在しないことに
なり、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ・８が“０”
のときは、メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２
Ｄのいずれかに不良のメモリセルが存在することにな
る。しかし、どのメモリマクロ１２Ａ，１２Ｂ，１２
Ｃ，１２ＤのどのＩ／Ｏレジスタブロックに不良が存在
するかはわからない。

【０３７９】また、本例では、図２８のメモリマクロ１
２Ａ，１２Ｂ，１２Ｃ，１２Ｄのいずれか１つをマクロ
ＩＤに基づいて選択することもできる。

【０３８０】この場合、図４及び図５の例に示すよう
に、非選択のメモリマクロから出力される読み出しデー
タＤＴＤＯ・０［Ａ］，…ＤＴＤＯ・７［Ａ］，ＤＴＤ
Ｏ・０［Ｂ］，…ＤＴＤＯ・７［Ｂ］，ＤＴＤＯ・０
［Ｃ］，…ＤＴＤＯ・７［Ｃ］，ＤＴＤＯ・０［Ｄ］，
…ＤＴＤＯ・７［Ｄ］及びＰＡＳＳ／ＦＡＩＬビットＤ
ＴＤＯ・８［Ａ］，ＤＴＤＯ・８［Ｂ］，ＤＴＤＯ・８
［Ｃ］，ＤＴＤＯ・８［Ｄ］を“１”に固定する出力制
御回路を設ければよい。

【０３８１】以上の構成を有するメモリマクロのテスト
回路によれば、選択されたメモリマクロ内で、読み出し
データと期待値の比較を行っている。

【０３８２】よって、例えば、図２８のテスト回路にお
いて、全てのメモリマクロ１２Ａ，１２Ｂ，１２Ｃ、１
２Ｄを選択し、各メモリマクロ１２Ａ，１２Ｂ，１２
Ｃ、１２Ｄから出力されるＰＡＳＳ／ＦＡＩＬビットＤ
ＴＤＯ・８−［Ａ］，ＤＴＤＯ・８−［Ｂ］，ＤＴＤＯ
・８−［Ｃ］，ＤＴＤＯ・８−［Ｄ］を、アンド（論理
積）回路で合成し、ＰＡＳＳ／ＦＡＩＬビットＤＴＤＯ
・８として出力できる。つまり、図２４及び図２６のよ
うな制御信号ＭＥｎ−［Ａ］，ＭＥｎ−［Ｂ］，ＭＥｎ
−［Ｃ］，ＭＥｎ−［Ｄ］が不要であり、配線数が削減
され、配線ミスもなくなり、設計負担が大幅に軽減され
る。

【０３８３】

【発明の効果】以上、説明したように、本発明のメモリ
混載ロジックＬＳＩによれば、次のような効果を奏す
る。

【０３８４】１） 複数のメモリマクロをワンチップに
搭載したメモリ混載ロジックＬＳＩにおいて、メモリマ
クロをダイレクトテストするときにメモリマクロの識別
に使用するマクロＩＤを生成するマクロＩＤ生成回路
を、メモリマクロの外部に配置している（例えば、図
９、図１０の例に相当）。

【０３８５】通常、マクロＩＤ生成回路は、メモリマク
ロごとに異なる構成（レイアウト）を有しているため、
このマクロＩＤ生成回路をメモリマクロの外に形成する
ことで、全てのメモリマクロにおいてテスト制御ブロッ
クの構成を同一にすることができる。よって、メモリマ
クロの設計に使用する回路ブロックの種類を減らすこと
ができ、設計負担の軽減、設計時間の短縮を図ることが
できる。

【０３８６】２） マクロＩＤを複数の固定電位に組み
合わせにより生成することで、簡単な構成により、マク
ロＩＤを生成することができるようになる（例えば、図
１３の例に相当）。また、マクロＩＤ生成回路に、入力
信号を加算して出力信号とする加算器の機能を持たせる
ことにより、全てのメモリマクロのマクロＩＤ生成回路
の構成（レイアウト）を同一にすることができる（例え
ば、図１４の例に相当）。よって、マクロＩＤ生成回路
をテスト制御ブロック内に配置しても、メモリマクロの
設計に使用する回路ブロックの種類を増やすことはな
く、設計負担の軽減、設計時間の短縮を図ることができ
る。

【０３８７】３） 複数のメモリマクロをワンチップに
搭載したメモリ混載ロジックＬＳＩにおいて、非選択状
態のメモリマクロの出力信号を“０”又は“１”に固定
するマクロ出力制御回路を設け、かつ、ロジック部にお
いて、全てのメモリマクロの出力信号の論理和又は論理
積をとることにより、選択状態のメモリマクロの出力信
号のみを半導体チップ外に出力している（例えば、図３
の例に相当）。

【０３８８】この場合、ロジック的に、選択状態のメモ
リマクロの出力信号を選択できるため、マクロ選択信号
により制御されるマルチプレクサを用いる場合に必要な
制御信号線が不要となる。よって、メモリマクロ間の配
線数を削減でき、また、配線ミスも減り、設計負担が軽
減され、設計時間も短くなる。

【０３８９】４） 複数のメモリマクロをワンチップに
搭載したメモリ混載ロジックＬＳＩにおいて、２つ以上
又は全てのメモリマクロを同時に選択し、テストする場
合に、選択されたメモリマクロに同一のデータを書き込
み、それを読み出すことにし、また、ロジック部に、選
択されたメモリマクロの出力信号を合成し、かつ、選択
されたメモリマクロの出力信号が互いに一致しているか
否かを示すビットを生成する出力合成回路を設けている
（例えば、図１８の例に相当）。

【０３９０】このように、簡単な構成のテスト回路によ
り、全てのメモリマクロを同時にテストできるため、テ
スト時間の大幅な短縮と製造コストの低減に貢献でき
る。

【０３９１】５） ｎビットの通常出力を有するメモリ
マクロにおいて、ｓビット（１≦ｓ≦ｎ）単位でデータ
を読み出し、メモリマクロのダイレクトテストを行う場
合に、このｓビットのデータをｊ組（ｊは、２以上の自
然数）だけ読み出し、各組の間でｓビットのデータを比
較し、各組のｓビットのデータが一致しているか又は不
一致であるかを示すビットを生成し、これをメモリマク
ロ外に出力している（例えば、図２１、図２２の例に相
当）。

【０３９２】この場合、例えば、メモリマクロ内のｎビ
ットのデータを１度でテストすることも可能であり、テ
スト時間を大幅に削減できる。

【０３９３】６） ４）と５）を同時に達成できる出力
合成回路をメモリマクロ外に配置することで、各メモリ
マクロ内でのデータの比較と、複数のメモリマクロ間で
のデータの比較を一度に行い、テスト時間を大幅に短縮
できる（例えば、図２３の例に相当）。

【０３９４】７） 各メモリマクロ内で、読み出された
データと期待値を比較し、その比較結果を出力する回路
を設けることで、各メモリマクロ間の比較結果を合成す
る回路を論理積などの簡単な回路で構成でき、配線数が
削減され、配線ミスもなくなり、設計負担が大幅に軽減
される（例えば、図２８の例に相当）。

【図面の簡単な説明】

【図１】メモリ混載ロジックＬＳＩのフロアプランの一
例を示す図。

【図２】メモリマクロのテスト回路の第１例を示す図。

【図３】メモリマクロのテスト回路の第２例を示す図。

【図４】図３のメモリマクロのインターフェイス部の一
例を示す図。

【図５】図４の出力制御回路の一例を示す図。

【図６】メモリマクロのテスト回路の第３例を示す図。

【図７】図６のメモリマクロのインターフェイス部の一
例を示す図。

【図８】図７の入出力レジスタの一例を示す図。

【図９】メモリマクロのテスト回路の第４例を示す図。

【図１０】メモリマクロのテスト回路の第５例を示す
図。

【図１１】マクロ選択回路の一例を示す図。

【図１２】マクロ選択回路の他の例を示す図。

【図１３】マクロＩＤ生成回路の一例を示す図。

【図１４】マクロＩＤ生成回路の他の例を示す図。

【図１５】テスト制御ブロック内のマクロＩＤ生成回路
を示す図。

【図１６】図１５のマクロＩＤ生成回路の一例を示す
図。

【図１７】図９のテスト回路の変形例を示す図。

【図１８】メモリマクロのテスト回路の第６例を示す
図。

【図１９】図１８の出力合成回路の一例を示す図。

【図２０】図１９のコンパレータの一例を示す図。

【図２１】メモリマクロのテスト回路の第７例を示す
図。

【図２２】図２１のインターフェイス部の一例を示す
図。

【図２３】メモリマクロのテスト回路の第８例を示す
図。

【図２４】図２３の出力合成回路の一例を示す図。

【図２５】図２４のコンパレータの一例を示す図。

【図２６】図２３の出力合成回路の他の例を示す図。

【図２７】図２６のコンパレータの一例を示す図。

【図２８】メモリマクロのテスト回路の第９例を示す
図。

【図２９】図２８のインターフェイス部の変形例を示す
図。

【符号の説明】

１０ ：半導体チップ、 １１ ：ロジック部、 １２Ａ，１２Ｂ，１２Ｃ，１２Ｄ ：メモリマクロ、 １３ ：パッド部、 １４Ａ，１４Ｂ，１４Ｃ，１４Ｄ ：インターフェイス
部、 １５Ａ，１５Ｂ，１５Ｃ，１５Ｄ ：テスト制御ブロッ
ク、 １６，１６ＴＩ，１６ＴＯ ：パッド、 １７Ａ，１７Ｂ，１７Ｃ，１７Ｄ，３６ ：マクロ選択
回路、 １８ ：出力選択回路、 １８Ａ，１８Ｂ ：出力合成回路、 １９，７５ ：マルチプレクサ、 ２０Ａ〜２０Ｄ，３０Ａ〜３０Ｄ，３７ ：マクロＩＤ
生成回路、 ２１ ：入力信号線、 ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ ：第１の出力信号
線、 ２３ ：第２の出力信号
線、 ２５−０〜２５−ｋ ：Ｉ／Ｏレジスタブ
ロック、 ２６−０〜２６−７ ：入出力レジスタ、 ２７，８０ ：スイッチ、 ２８ ：出力バッファ、 ２９ ：入力バッファ、 ３０［０］，３０［１］，４０［０］，４０［１］ ：
エクスクルーシブノア回路、 ３１，３３ａ，３３ｂ，４１，５０，５１−０〜５１−
７，５３，５９，６０−０〜６０−７，６４，６５，７
１−０〜７１−８，７３ ：アンド回路、 ３２，３９，４９，５８−０〜５８−７ ：インバータ
回路、 ３４ａ，３４ｂ，５５ ：ノア回路、 ４３，５４，５６，６８，７０，７６，７８ ：ＮＡＮ
Ｄ回路、 ３５，４５ ：ＮＡＮＤ ＲＳラ
ッチ回路、 ３８ ：エクスクルーシブ
オア回路、 ４７，５７−０〜５７−７，６６−０〜６６−３，７
４，７７ ：オア回路、 ４８ ：マクロ出力制御回
路、 ５２−０〜５２−７，６３−０〜６３−７，７２−０〜
７２−７ ：コンパレータ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 27/04 Ｕ (72)発明者 番場 博則 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 行川 敏正 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 2G032 AA01 AA07 AC03 AD05 AE07 AE11 AG02 AK11 AK14 AK15 AK19 5F038 BE05 BE06 CA10 CD07 CD08 CD15 DF01 DF05 DF08 DF14 DF16 DT02 DT04 DT05 DT18 DT19 EZ20 5F064 AA04 BB02 BB12 BB31 DD04 DD46 FF12 FF45 5F083 GA30 ZA12 ZA13 ZA20 5L106 DD02 DD06 GG01 GG02

Claims (23)

【特許請求の範囲】
1. 【請求項１】 ワンチップ内に配置され、半導体メモリ
   の機能を有する複数のメモリマクロと、前記複数のメモ
   リマクロの外部の前記ワンチップ内に配置され、前記複
   数のメモリマクロを識別するためのマクロＩＤを生成す
   るマクロＩＤ生成回路と、前記複数のメモリマクロの外
   部の前記ワンチップ内に配置され、前記複数のメモリマ
   クロのうちの１つを出力パッドに電気的に接続する出力
   選択回路とを具備することを特徴とするメモリ混載ロジ
   ックＬＳＩ。
2. 【請求項２】 前記出力パッドは、テスト時に、各メモ
   リマクロの出力信号を出力することを特徴とする請求項
   １記載のメモリ混載ロジックＬＳＩ。
3. 【請求項３】 前記マクロＩＤに基づいて前記複数のメ
   モリマクロのうちの１つを選択するマクロ選択回路を具
   備することを特徴とする請求項１記載のメモリ混載ロジ
   ックＬＳＩ。
4. 【請求項４】 前記マクロ選択回路は、各メモリマクロ
   内に配置され、各メモリマクロ内で同一の構成を有して
   いることを特徴とする請求項３記載のメモリ混載ロジッ
   クＬＳＩ。
5. 【請求項５】 前記マクロ選択回路は、前記マクロＩＤ
   生成回路と共に前記複数のメモリマクロの外部に配置さ
   れていることを特徴とする請求項３記載のメモリ混載ロ
   ジックＬＳＩ。
6. 【請求項６】 前記マクロＩＤ生成回路は、複数の固定
   電位の組み合わせにより前記マクロＩＤを生成すること
   を特徴とする請求項１記載のメモリ混載ロジックＬＳ
   Ｉ。
7. 【請求項７】 ワンチップ内に配置され、半導体メモリ
   の機能を有する複数のメモリマクロと、前記複数のメモ
   リマクロに対応して設けられ、入力信号を加算して出力
   信号とする機能を有する複数の加算器と、前記複数のメ
   モリマクロの外部の前記ワンチップ内に配置され、前記
   複数のメモリマクロのうちの１つを出力パッドに電気的
   に接続する出力選択回路とを具備し、前記複数の加算器
   は、互いに直列接続され、かつ、前記複数の加算器の入
   力信号又は出力信号が前記複数のメモリマクロを識別す
   るためのマクロＩＤとして使用されることを特徴とする
   メモリ混載ロジックＬＳＩ。
8. 【請求項８】 前記複数の加算器は、それぞれ対応する
   メモリマクロ内に配置され、かつ、各メモリマクロ内で
   同一の構成を有していることを特徴とする請求項７記載
   のメモリ混載ロジックＬＳＩ。
9. 【請求項９】 ワンチップ内に配置され、半導体メモリ
   の機能を有する複数のメモリマクロと、前記複数のメモ
   リマクロのうちの１つを選択するマクロ選択回路と、前
   記複数のメモリマクロに対応して設けられ、非選択状態
   のメモリマクロの出力信号を固定電位に設定する機能を
   有する複数のマクロ出力制御回路と、前記複数のメモリ
   マクロの外部の前記ワンチップ内に配置され、前記複数
   のメモリマクロの出力信号の論理をとることにより、選
   択状態のメモリマクロの出力信号のみを出力パッドに導
   く論理回路とを具備することを特徴とするメモリ混載ロ
   ジックＬＳＩ。
10. 【請求項１０】 前記複数のマクロ出力制御回路は、そ
    れぞれ対応するメモリマクロ内に配置され、かつ、各メ
    モリマクロ内で同一の構成を有していることを特徴とす
    る請求項９記載のメモリ混載ロジックＬＳＩ。
11. 【請求項１１】 前記論理回路は、前記複数のメモリマ
    クロの出力信号の論理和又は論理積を実行する回路であ
    ることを特徴とする請求項９記載のメモリ混載ロジック
    ＬＳＩ。
12. 【請求項１２】 ワンチップ内に配置され、半導体メモ
    リの機能を有する複数のメモリマクロと、前記複数のメ
    モリマクロの２つ以上を選択する機能を有するマクロ選
    択回路と、前記複数のメモリマクロの外部の前記ワンチ
    ップ内に配置され、選択された２つ以上のメモリマクロ
    の出力信号が一致しているか否かを示すＰＡＳＳ／ＦＡ
    ＩＬビットを、前記選択された２つ以上のメモリマクロ
    の出力信号の論理をとることにより生成する論理回路と
    を具備することを特徴とするメモリ混載ロジックＬＳ
    Ｉ。
13. 【請求項１３】 前記論理回路は、前記選択された２つ
    以上のメモリマクロの出力信号が互いに一致していると
    きに、前記選択された２つ以上のメモリマクロの出力信
    号を出力パッドを出力することを特徴とする請求項１２
    記載のメモリ混載ロジックＬＳＩ。
14. 【請求項１４】 ｎビットの通常出力を有するメモリマ
    クロにおいて、ｓビット（１≦ｓ≦ｎ）のデータをｊ組
    （ｊは、２以上の自然数）読み出し、各組の間でｓビッ
    トのデータを比較し、各組のｓビットのデータが一致し
    ているか否かを示すＰＡＳＳ／ＦＡＩＬビットを出力す
    る回路を具備することを特徴とするメモリマクロ。
15. 【請求項１５】 前記回路は、各組のｓビットのデータ
    が互いに一致しているときに、各組のｓビットのデータ
    を前記メモリマクロの外部に出力することを特徴とする
    請求項１４記載のメモリ混載ロジックＬＳＩ。
16. 【請求項１６】 請求項１２記載のメモリ混載ロジック
    ＬＳＩにおいて、各メモリマクロは、請求項１４記載の
    回路を具備することを特徴とするメモリ混載ロジックＬ
    ＳＩ。
17. 【請求項１７】 ｎビットの通常出力を有するメモリマ
    クロにおいて、ｓビット（１≦ｓ≦ｎ）のデータを読み
    出し、前記ｓビットのデータを、前記ｓビットのデータ
    が正確であるか否かを判断するための期待値と比較し、
    前記ｓビットのデータと前記期待値が一致しているか否
    かを示すＰＡＳＳ／ＦＡＩＬビットを出力する回路を具
    備することを特徴とするメモリマクロ。
18. 【請求項１８】 ｎビットの通常出力を有するメモリマ
    クロにおいて、ｓビット（１≦ｓ≦ｎ）のデータをｊ組
    （ｊは、２以上の自然数）読み出し、各組の間でｓビッ
    トのデータを比較すると共に、各組のｓビットのデータ
    を、各組のｓビットのデータが正確であるか否かを判断
    するための期待値と比較し、各組のｓビットのデータが
    一致し、かつ、各組のｓビットのデータと前記期待値が
    一致しているか否かを示すＰＡＳＳ／ＦＡＩＬビットを
    出力する回路を具備することを特徴とするメモリマク
    ロ。
19. 【請求項１９】 ワンチップ内に配置された複数のメモ
    リマクロをテストするテスト方法において、前記複数の
    メモリマクロを同時に選択し、各メモリマクロに同一の
    データを書き込み、各メモリマクロの出力信号が互いに
    一致しているか否かを示すＰＡＳＳ／ＦＡＩＬビットを
    出力し、かつ、各メモリマクロの出力信号が互いに一致
    しているときに各メモリマクロの出力信号を出力し、前
    記ＰＡＳＳ／ＦＡＩＬビット及び各メモリマクロの出力
    信号に基づいて、前記複数のメモリマクロの良否を判断
    することを特徴とするテスト方法。
20. 【請求項２０】 ワンチップ内に配置されたｎビットの
    通常出力を有するメモリマクロのテスト方法において、
    前記メモリマクロ内でｓビット（１≦ｓ≦ｎ）単位でｊ
    組（ｊは、２以上の自然数）のブロックを想定し、各組
    に同一のデータを書き込み、各組のｓビットの出力信号
    が互いに一致しているか否かを示すＰＡＳＳ／ＦＡＩＬ
    ビットを出力し、かつ、各組のｓビットの出力信号が互
    いに一致しているときに各組のｓビットの出力信号を出
    力し、前記ＰＡＳＳ／ＦＡＩＬビット及び各組のｓビッ
    トの出力信号に基づいて、前記メモリマクロの良否を判
    断することを特徴とするテスト方法。
21. 【請求項２１】 ワンチップ内に配置されたｎビットの
    通常出力を有する複数のメモリマクロのテスト方法にお
    いて、各メモリマクロ内でｓビット（１≦ｓ≦ｎ）単位
    でｊ組（ｊは、２以上の自然数）のブロックを想定し、
    各組に同一のデータを書き込み、各組のｓビットの出力
    信号が互いに一致し、かつ、各メモリマクロの出力信号
    が互いに一致しているか否かを示すＰＡＳＳ／ＦＡＩＬ
    ビットを出力し、各組のｓビットの出力信号が互いに一
    致し、かつ、各メモリマクロの出力信号が互いに一致し
    ているているときに、各メモリマクロの出力信号を出力
    し、前記ＰＡＳＳ／ＦＡＩＬビット及び各メモリマクロ
    の出力信号に基づいて、前記複数のメモリマクロの良否
    を判断することを特徴とするテスト方法。
22. 【請求項２２】 ワンチップ内に配置されたｎビットの
    通常出力を有するメモリマクロのテスト方法において、
    前記メモリマクロのｓビット（１≦ｓ≦ｎ）のデータを
    読み出し、前記メモリマクロ内で、前記ｓビットのデー
    タを、前記ｓビットのデータが正確であるか否かを判断
    するための期待値と比較し、前記ｓビットのデータと前
    記期待値が一致しているか否かを示すＰＡＳＳ／ＦＡＩ
    Ｌビットを生成し、前記ＰＡＳＳ／ＦＡＩＬビットに基
    づいて、前記メモリマクロの良否を判断することを特徴
    とするテスト方法。
23. 【請求項２３】 ワンチップ内に配置されたｎビットの
    通常出力を有するメモリマクロのテスト方法において、
    前記メモリマクロ内でｓビット（１≦ｓ≦ｎ）単位でｊ
    組（ｊは、２以上の自然数）のブロックを想定し、各組
    のｓビットのデータを読み出し、前記メモリマクロ内
    で、各組のｓビットのデータを比較し、かつ、各組のｓ
    ビットのデータと期待値を比較し、各組のｓビットのデ
    ータが互いに一致し、かつ、各組のｓビットのデータが
    前記期待値と一致しているか否かを示すＰＡＳＳ／ＦＡ
    ＩＬビットを生成し、前記ＰＡＳＳ／ＦＡＩＬビットに
    基づいて、前記メモリマクロの良否を判断することを特
    徴とするテスト方法。