JP2001308271A - 半導体集積回路および設計方法並びに製造方法 - Google Patents

半導体集積回路および設計方法並びに製造方法

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Masayuki Sato
正幸 佐藤
Kunio Uchiyama
邦男 内山
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Abstract

(57)【要約】 【課題】 従来の半導体集積回路のテスト方式にあって
は、テスト時間が長かったり、テスタ価格が高いととも
に、テスト回路自身での不良発生により歩留まりが低下
するという課題があった。 【解決手段】 記憶素子（ＭＣ１〜ＭＣ４）を有し該記
憶素子の記憶情報によって入力に対応した任意の論理出
力を出力可能な複数の可変論理セル（ＬＣＬ）を、半導
体チップ上の回路ブロック（ＣＰＵ、ＲＯＭ等）以外の
領域に隙間なく敷き詰め、この可変論理セルによってチ
ップ内の回路ブロックのテストを行なえるように構成し
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、論理集積回路のよ
うな半導体集積回路の検査、設計並びに製造方法に利用
して有効な技術に関し、例えば、ワンチップマイクロコ
ンピュータにユーザが希望する機能を有するカスタム論
理回路を付加したいわゆるシステムＬＳＩ（大規模集積
回路）に利用して有効な技術に関する。
【０００２】
【従来の技術】論理ＬＳＩにおいては、内部回路の検査
に、内部順序回路を構成するフリップフロップをシリア
ルに接続してテストパターンを入力して内部回路の論理
が正常か否かを検査するいわゆるスキャンパス方式が採
用されている。また、近年、スキャンパス方式に代え
て、内部にテストパターンを発生するテスト回路を設け
たＢＩＳＴ（ビルトイン・セルフテスト）方式の論理Ｌ
ＳＩも提供されている。
【０００３】
【発明が解決しようとする課題】スキャンパス方式の検
査にあっては、テストパターンをシリアルに入力するた
めテスト時間が長くなるという欠点に加え、近年のよう
にＬＳＩの論理規模が増大すると不良検出を高めるため
のテストパターンが指数関数的に増加するため、テスト
パターンを生成するテスタの負担が増大しテスタ価格の
大幅な上昇を招くとともに、かかる高価なテスタを使用
して１つのＬＳＩをテストするのに必要な時間も長くな
るため１つのチップに対するコストも高くなるという問
題点がある。
【０００４】一方、ＢＩＳＴ方式の検査にあっては、テ
ストパターンの形成にランダムパターン発生器を使用し
ているため、充分な不良検出率が保証されているとは言
えないとともに、検査に際してはテスタと接続して指示
を与えたりするため、テスタにかける負担は少なくても
検査処理中高価なテスタを待たせることとなり、コスト
パフォーマンスを充分に下げることはできない。また、
ＢＩＳＴ回路を搭載したＬＳＩにおいては、ＢＩＳＴ回
路の分だけチップサイズが増大しコストが高くなるとと
もに、ＢＩＳＴ回路自身での不良発生により歩留まりが
低下するという問題もある。
【０００５】この発明の目的は、チップサイズを増大さ
せることなく自己検査するテスト回路を構成可能な半導
体集積回路を提供することにある。
【０００６】この発明の他の目的は、高価なテスタを使
用することなく内部回路の検査を行なうことができる半
導体集積回路の製造技術を提供することにある。
【０００７】この発明のさらに他の目的は、回路自身で
の不良発生により歩留まりが低下することがない半導体
集積回路の設計技術を提供することにある。
【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１０】すなわち、本発明に係る半導体集積回路
は、記憶素子を有し該記憶素子の記憶情報によって入力
に対応した任意の論理出力を出力可能な複数の可変論理
セルを、半導体チップ上の回路ブロック以外の領域に例
えば隙間なく敷き詰めるように配設、あるいは半導体チ
ップ上に配置された回路ブロックを挟むようにして、記
憶素子を有し該記憶素子の記憶情報によって入力に対応
した任意の論理出力を出力可能な複数の可変論理セルか
らなる第１可変論理部と第２可変論理部を配置し、前記
第１可変論理部と第２可変論理部は並行アクセス可能に
構成したものである。
【００１１】従来より、ＣＰＵコアやＲＡＭなどのマク
ロセルを並べてＣＢＩＣ（セルベースＩＣ）方式で構成
するシステムＬＳＩのような論理ＬＳＩにおいては、各
回路ブロック間に空き領域が発生しており、その総量は
平均でもチップの５〜１０％ワーストケースでは２０％
近くなってしまうこともあり、論理ゲートに換算すると
４万〜１０万個に近いゲートを作り込むことができる。
そのため、上記した手段によれば、そのような空領域に
設けられている可変論理セルを使用してチップ内の各回
路ブロックを検査するテスト回路を構成することができ
るので、チップサイズを増大させることなく自己検査す
るテスト回路を構成するできるともに、高価なテスタを
使用することなく良品判定を行なえる半導体集積回路を
実現することができる。しかも、上記テスト回路はチッ
プ内部にあるので、対象となる回路ブロックを他の回路
ブロックを介することなく直接テストしたり、回路ブロ
ック内部のローカルな回路に対しても直接テストするこ
とが可能になり、従来は充分なテストが困難であったオ
ンチップのＣＰＵなどに対する充分なテストが可能にな
る。
【００１２】また、望ましくは、上記半導体チップの周
縁部に、上記複数の可変論理セルのいずれかを選択可能
なデコーダ回路と、該デコーダ回路により選択された可
変論理セル内の上記記憶素子に対するデータの書込みお
よび読出しを行なう増幅回路とを配置する。これによ
り、各チップ単位で内部の可変論理セルを用いて後から
任意の論理回路を付加することができるようになる。
【００１３】さらに、望ましくは、上記可変論理セルに
よって、上記回路ブロックの少なくともひとつを検査す
るテスト回路を構成する。これにより、各チップ単位で
内部の可変論理セルを用いてテスト回路を構築して上記
回路ブロックのテストを行なうことができるようにな
る。
【００１４】また、上記可変論理セルによって、上記回
路ブロックのいずかによってアクセス可能な記憶回路を
構成するようにすると良い。これにより、回路のオーバ
ーヘッドを少なくし、チップサイズを小さくしたり、オ
ンチップシステム全体しての記憶容量を大きくすること
ができる。
【００１５】上記可変論理セルによって、上記回路ブロ
ックのいずかに存在する欠陥部分を補修する補修回路を
構成するようにしても良い。これにより、チップの歩留
まりを向上させることができる。
【００１６】さらに、上記可変論理セルは、各々が正相
と逆相のｎ組（ｎは正の整数）の信号の組合せに応じて
択一的に選択される２n個のメモリセルを備え選択され
たメモリセルの記憶データに応じて正相と逆相の信号を
出力するように構成されてなる複数の可変論理部と、他
の可変論理部との接続を可能にするための複数の信号線
および互いに交差する信号線間を接続または遮断可能な
スイッチ素子が形成された可変配線手段と、該可変配線
手段のスイッチ素子の状態を記憶する配線接続状態記憶
部とから構成する良い。可変論理回路の入出力が差動信
号とされることにより、回路が低電圧化された場合にも
ノイズに強い半導体集積回路を実現することができる。
【００１７】また、本発明に係る半導体集積回路の設計
方法は、ＤＡ（デザインオートメイション）による設計
において、記憶素子を有し該記憶素子の記憶情報によっ
て入力に対応した任意の論理出力を出力可能な複数の可
変論理セルを半導体チップ全体に亘って敷き詰めるよう
に配置した後、所望の機能を有する回路ブロックのレイ
アウトを決定し、配置が決定されたチップ上の領域に上
記可変論理セルと差し替えて当該回路ブロックを配置さ
せるようにしたものである。
【００１８】上記した手段によれば、予め配置されてい
る可変論理セルを意識することなく従来と全く同様に所
望の機能を有する回路ブロックのレイアウトを決定する
ことができるとともに、配置された回路ブロック間に残
っている可変論理セルを使用してチップ内の各回路ブロ
ックを検査するテスト回路を構成することができるの
で、チップサイズを増大させることなく自己検査するテ
スト回路を構成可能な半導体集積回路を得ることができ
る。
【００１９】本発明に係る半導体集積回路の製造方法
は、記憶素子を有し該記憶素子の記憶情報によって入力
に対応した任意の論理出力を出力可能な複数の可変論理
セルを半導体チップ全体に亘って敷き詰めるように配置
した後、所望の機能を有する回路ブロックのレイアウト
を決定し、配置が決定されたチップ上の領域に上記可変
論理セルと差し替えて当該回路ブロックを配置させて半
導体集積回路を形成し、しかる後上記可変論理セルの検
査を行ない正常と判定されたセルを用いて上記回路ブロ
ックの少なくともひとつを検査するテスト回路を構成し
て検査を行なって不良品を除去するようにしたものであ
る。
【００２０】上記した手段によれば、配置された回路ブ
ロック間に残っている可変論理セルを検査を行ない正常
と判定されたセルを用いて上記回路ブロックを検査する
テスト回路を構成して検査を行なうので、チップサイズ
を増大させることなく自己検査するテスト回路を構成可
能な半導体集積回路を実現することができるとともに、
テスト回路での不良発生により歩留まりが低下するよう
なこともない。
【００２１】さらに、可変論理セルを用いて構成された
テスト回路による回路ブロックの検査が終了した後に、
該検査結果に基づいて不良と判定された半導体集積回路
を除去し、テスト回路を構成してした可変論理セルによ
りユーザが希望する機能を有するカスタム論理回路のよ
うな論理回路を構成するようにしてもよい。これによ
り、オーバーヘッドの少ない半導体集積回路を実現する
ことができる。また、テスト回路による回路ブロックの
検査が終了した後に、該検査により欠陥が検出された欠
陥部分を、上記テスト回路を構成してした可変論理セル
もしくはそれ以外の可変論理セルにより補修するように
してもよい。これにより、従来は不良品として除去され
ていたＬＳＩを良品とすることができるため、ＬＳＩの
歩留まりを向上させることができる。
【００２２】
【発明の実施の形態】以下、本発明の好適な実施例が図
面に基づいて説明される。
【００２３】図１は本発明に係る可変論理回路の第１の
実施例を示す回路図、図２はその概念図である。図１の
可変論理回路は、４個のメモリセルと１個の相補出力回
路とを有する２入力論理回路である。 図１において、
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、各々公知のＳＲＡ
Ｍ（スタティック型ランダム・アクセス・メモリ）を構
成するメモリセルとほぼ同様の構成を有するメモリセ
ル、ＤＯＣは差動増幅回路からなるデータ出力回路、Ｔ
Ｇ１，ＴＧ２は上記メモリセルＭＣ１〜ＭＣ４に書込み
データを供給するための入力用伝送ゲートであり、通常
のＳＲＡＭにおけるワード選択信号に相当する信号が差
動入力信号Ｉｎ０，／Ｉｎ０，Ｉｎ１，／Ｉｎ１として
上記４つのメモリセルＭＣ１〜ＭＣ４からなる論理設定
用メモリアレイＭＣＡに供給されるように構成されてい
る。
【００２４】このように論理設定用メモリアレイＭＣＡ
への入力信号を差動信号とすることにより、半導体集積
回路の低電圧化により信号レベルが小さくなった場合に
もノイズに強い論理回路を実現することができるととも
に、メモリセルＭＣ１〜ＭＣ４の中のひとつを選択する
ためのデコーダが不要となる。着目する可変論理回路が
外部端子から直接信号が入力される回路である場合に
は、図２のように入力信号Ｉｎ０，Ｉｎ１に応じて正相
と逆相の信号を出力するバッファＢＦＦ０，ＢＦＦ１か
らの信号が供給される。一方、着目する可変論理回路が
他の可変論理回路からの信号が入力される回路である場
合には、図１と同様の構成を有する他の可変論理回路か
ら出力される差動信号がそのまま入力される。
【００２５】本実施例の可変論理回路を構成するメモリ
セルＭＣ１〜ＭＣ４が各々公知のＳＲＡＭを構成するメ
モリセルと異なる点は、ＳＲＡＭメモリセルは一対の選
択用ＭＯＳＦＥＴを備えるのに対し、本実施例のメモリ
セルはそれぞれ２対の選択用ＭＯＳＦＥＴを有する点で
ある。すなわち、本実施例の可変論理回路を構成するメ
モリセルＭＣ１〜ＭＣ４は、２つのインバータの入出力
端子を交差結合してなるフリップフロップ回路ＦＦと、
該フリップフロップ回路ＦＦの２つの入出力ノードｎ
１，ｎ２にそれぞれ接続された直列形態の選択用ＭＯＳ
ＦＥＴ Ｑｓ１１，Ｑｓ１２；Ｑｓ２１，Ｑｓ２２とか
ら構成されている。
【００２６】上記フリップフロップ回路ＦＦは、Ｐチャ
ネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴとから
なる２つのＣＭＯＳインバータの入出力端子を交差結合
したものでもよい。あるいは、Ｎチャネル型ＭＯＳＦＥ
Ｔの電源電圧Ｖｃｃ側にデプレッション型ＭＯＳＦＥＴ
あるいはポリシリコン抵抗などを負荷素子として設けた
２つのインバータの入出力端子を交差結合したものでも
よい。
【００２７】本実施例の可変論理回路においては、上記
４つのメモリセルＭＣ１〜ＭＣ４の選択用ＭＯＳＦＥＴ
Ｑｓ１１，Ｑｓ１２；Ｑｓ２１，Ｑｓ２２のゲート端
子に、入力信号Ｉｎ０または／Ｉｎ０とＩｎ１または／
Ｉｎ１との組合せ信号Ｉｎ０，Ｉｎ１；Ｉｎ０，／Ｉｎ
１；／Ｉｎ０，Ｉｎ１；／Ｉｎ０，／Ｉｎ１のいずれか
が印加されるように構成されている。そして、各メモリ
セルＭＣ１〜ＭＣ４のフリップフロップ回路ＦＦの入出
力ノードｎ１，ｎ２は、それぞれ選択用ＭＯＳＦＥＴ
Ｑｓ１１，Ｑｓ１２とＱｓ２１，Ｑｓ２２を介して、終
端がデータ出力回路ＤＯＣの一対の入力ノードＩＮ１，
ＩＮ２に結合された共通のデータ信号線ＣＤＬ，／ＣＤ
Ｌに接続可能に構成されている。
【００２８】また、この共通データ信号線ＣＤＬ，／Ｃ
ＤＬと上記データ出力回路ＤＯＣの出力ノードＯＵＴ
１，ＯＵＴ２に結合されている入出力信号線ＩＯＬ，／
ＩＯＬとの間には、共通の入力制御信号Ｃｉｎがゲート
端子に印加されたＭＯＳＦＥＴからなる入力用伝送ゲー
トＴＧ１，ＴＧ２が接続されている。この入力用伝送ゲ
ートＴＧ１，ＴＧ２はＭＯＳＦＥＴに限定されるもので
なく、例えばＡＮＤゲートなどの論理ゲート回路により
構成することも可能である。データ出力回路ＤＯＣも図
１のような差動増幅回路に限定されるものではない。デ
ータ出力回路ＤＯＣが図１のような差動増幅回路で構成
されている場合には、定電流用ＭＯＳＦＥＴ Ｑｃは、
入力制御信号Ｃｉｎによって入力用伝送ゲートＴＧ１，
ＴＧ２が導通状態にされているデータ入力時に、例えば
ゲートバイアス電圧Ｖｃを０Ｖに下げることなどの方法
によって電流が遮断されるように構成されるのが望まし
い。
【００２９】図３は可変論理回路の他の実施例を示す。
【００３０】この実施例は、可変論理回路を構成するメ
モリセルＭＣ１〜ＭＣ４を、フラッシュメモリのような
不揮発性メモリに用いられる記憶素子を利用して構成し
たものである。
【００３１】具体的には、メモリセルＭＣ１，ＭＣ２
は、電源電圧Ｖｃｃと接地点との間に通常のＭＯＳＦＥ
Ｔからなる負荷素子Ｑｍ１とフローティングゲートを有
するＭＯＳＦＥＴからなる不揮発性記憶素子Ｑｆ１とが
直列接続された第１インバータと、電源電圧Ｖｃｃと接
地点との間に通常のＭＯＳＦＥＴからなる負荷素子Ｑｍ
２とフローティングゲートを有するＭＯＳＦＥＴからな
る不揮発性記憶素子Ｑｆ２とが直列接続された第２イン
バータと、入力信号Ｉｎ０または／Ｉｎ０とＩｎ１また
は／Ｉｎ１との組合せ信号Ｉｎ０，Ｉｎ１；Ｉｎ０，／
Ｉｎ１；／Ｉｎ０，Ｉｎ１；／Ｉｎ０，／Ｉｎ１のいず
れかを入力とするＮＡＮＤゲートＩＮＧｉ（ｉ＝１，
２，３，４）とから構成されている。また、メモリセル
ＭＣ３とＭＣ４は、メモリセルＭＣ１，ＭＣ２のトラン
ジスタＱｍ１，Ｑｍ２がそれぞれ共通の負荷素子となる
ように不揮発性記憶素子Ｑｆ１，Ｑｆ２のドレイン側に
接続された一対のインバータにより構成されている。こ
れによって、図３の可変論理回路は図１の可変論理回路
に比べて構成素子数が少なくて済むため、占有面積を小
さくできるという利点がある。
【００３２】そして、上記各メモリセルＭＣ１〜ＭＣ４
のトランジスタＱｍ１とＱｆ１の接続ノードｎ１が共通
データ信号線ＣＤＬに接続され、Ｑｍ２とＱｆ２の接続
ノードｎ２が共通データ信号線／ＣＤＬに接続されてお
り、相補的に書込みを行なう、つまり不揮発性記憶素子
Ｑｆ１またはＱｆ２のいずれか一方のしきい値を高くし
他方のしきい値を低く保つことで信頼性の高い書込みが
可能にされている。また、出力時にもＱｆ１側のノード
Ｎ１とＱｆ２側のノードＮ２から相補的な信号として出
力するため正確な読出しが保証される。なお、ＮＡＮＤ
ゲートＩＮＧｉは、その電源電圧端子に、データ読出し
時には通常の電源電圧Ｖｃｃが印加され、データ書込み
時にはＶｃｃよりも高い電圧Ｖｐｐが印加される。
【００３３】データ出力回路ＤＯＣは２つのインバータ
ＩＮＶ１，ＩＮＶ２を用いて構成してある。この場合、
各出力インバータＩＮＶ１，ＩＮＶ２は、入力制御信号
／Ｃｉｎによって出力ハイインピーダンスをとり得るい
わゆるクロックド・インバータを用いるのが好ましい。
また、入力用伝送ゲートＴＧ１，ＴＧ２としてＭＯＳＦ
ＥＴの代わりにＡＮＤゲートを用いている。
【００３４】次に、本実施例の可変論理回路の動作およ
び使用方法について説明する。本実施例の可変論理回路
は、図２および表１に示されているように、４つのメモ
リセルＭＣ１〜ＭＣ４が２組の差動信号Ｉｎ０，／Ｉｎ
０；Ｉｎ１，／Ｉｎ１のいずれかの組合わせを選択信号
とし、２つの信号が共にハイレベルにされているメモリ
セルが選択されるメモリアレイとみなすことができる。
【００３５】
【表 １】
【００３６】従って、各メモリセルＭＣ１〜ＭＣ４に、
次の表２のように予めデータを書き込んでおくと、２つ
の入力信号Ｉｎ０,Ｉｎ１に応じて各メモリセルＭＣ１
〜ＭＣ４から出力される信号は、それぞれ入力信号Ｉｎ
０とＩｎ１のナンド論理（ＮＡＮＤ）、アンド論理（Ａ
ＮＤ）、オア論理（ＯＲ）、イクスクルーシブ・オア論
理（ＥＯＲ）、ノア論理（ＮＯＲ）またはイクスクルー
シブ・ノア論理（ＥＮＯＲ）をとった信号となる。
【００３７】つまり、本実施例の可変論理回路は、４つ
のメモリセルＭＣ１〜ＭＣ４への書込みデータを適当に
設定することによって、論理ＬＳＩの論理を構成するの
に必要な基本的な論理ゲート回路の機能を実現すること
ができる。従って、このような可変論理回路を半導体チ
ップ上に多数分散して配設しておくとともに、任意の可
変論理回路間を接続可能にする配線群および交差する信
号線のスイッチ素子とからなる可変配線回路をチップ上
に設けることにより、任意の論理を構成可能な可変論理
アレイ（以下、ＦＰＬＡと称する）を実現することがで
きる。
【００３８】
【表 ２】
【００３９】次に、上記実施例の可変論理回路を半導体
チップ上に複数個配設してＦＰＬＡを構成する場合に、
任意の可変論理回路間を接続可能にする可変配線回路の
具体例を図４および図５を用いて説明する。
【００４０】図４に示すように、チップ上には格子状の
配線領域ＶＬＡ，ＨＬＡが設けられ、これらの配線領域
ＶＬＡ，ＨＬＡで囲まれた矩形領域の部分に上記実施例
の可変論理回路（メモリセルＭＣ１〜ＭＣ４およびデー
タ出力回路ＤＯＣ）ＶＬＣおよび配線接続情報記憶回路
ＣＤＭが配置されている。特に制限されないが、縦方向
の配線領域ＶＬＡ１，ＶＬＡ２にはそれぞれ４本ずつま
た横方向の配線領域ＨＬＡ１，ＨＬＡ２にはそれぞれ４
本と２本の信号線が配設されているとともに、縦方向の
配線領域ＶＬＡと横方向の配線領域ＨＬＡとの交差部分
には縦方向の信号線と横方向の信号線との間を電気的に
接続可能なスイッチ素子ＳＷが設けられている。
【００４１】さらに、可変論理回路ＶＬＣの入力信号線
Ｌｉｎ１〜Ｌｉｎ４と縦方向の信号線ＶＬＡ１との交差
部分と、可変論理回路ＶＬＣの出力信号線Ｌｏ１，Ｌｏ
２と縦方向の信号線ＶＬＡ２との交差部分にも、これら
の信号線間を電気的に接続可能なスイッチ素子ＳＷが設
けられている。１つの可変論理回路に対応して設けられ
ているスイッチ素子ＳＷの数は、特に制限されるもので
ないが、この実施例では３４個である。以下、図４に示
されているような、可変論理回路ＶＬＣと配線接続情報
記憶回路ＣＤＭと配線領域ＨＬＡ１，ＨＬＡ２と縦方向
の信号線と横方向の信号線との間を電気的に接続可能な
スイッチ素子ＳＷとにより構成される回路を可変論理セ
ルＬＣＬと称する。
【００４２】上記配線接続情報記憶回路ＣＤＭは、それ
ぞれがＳＲＡＭのメモリセルと同様な構成を有する１８
個のメモリセルから構成され、上記スイッチ素子ＳＷは
上記配線接続情報記憶回路ＣＤＭ内の１８個のメモリセ
ルのいずれかに対応されており、その対応するメモリセ
ルに記憶されている配線接続情報によってオン状態また
はオフ状態に設定されるように構成されている。
【００４３】この実施例においては、各可変論理回路Ｖ
ＬＣが正相と逆相の２つの入力信号（差動信号）を受け
て、同様に正相と逆相の２つの信号を出力するように構
成されているため、上記スイッチ素子ＳＷのうち大部分
は上記配線接続情報記憶回路ＣＤＭ内の１個のメモリセ
ルの記憶情報によって２つのスイッチ素子の状態が設定
されるようにされている。唯一の例外は、可変論理回路
ＶＬＣのメモリセルに設定するデータを供給するデータ
入力線ＤＩＮと縦方向の配線領域ＶＬＡの信号線とを接
続可能にするスイッチ素子ＳＷ１７，ＳＷ１８であり、
これらのスイッチ素子ＳＷ１７，ＳＷ１８は、上記配線
接続情報記憶回路ＣＤＭ内の１個のメモリセルと１：１
で対応されている。図４においては、上記配線接続情報
記憶回路ＣＤＭ内に付記されている数字とスイッチ素子
に付記されている数字が同一のもの同士が、互いに対応
関係にある。
【００４４】図５には、図４の実施例を素子レベルで表
わしたより具体的な回路構成が示されている。図におい
て、縦方向の信号線と横方向の信号線との交点のうち記
号（○で囲まれた×印）が付けられている個所がスイッ
チ素子のある個所を表わしている。配線接続情報記憶回
路ＣＤＭ内のメモリセルＭ１〜Ｍ１８と論理設定用メモ
リアレイ内のメモリセルＭＣ１〜ＭＣ４とは、選択用Ｍ
ＯＳＦＥＴの数が配線接続情報記憶回路ＣＤＭ内のメモ
リセルＭ１〜Ｍ１８の方が１組少ない点を除き、同一の
構成を有している。配線接続情報記憶回路ＣＤＭ内のメ
モリセルＭ１〜Ｍ１８の選択信号線ＳＬ１〜ＳＬ９は、
前記配線領域ＶＬＡ，ＨＬＡの信号線とは別個に設けら
れている。
【００４５】また、配線接続情報記憶回路ＣＤＭ内の１
８個のメモリセルＭ１〜Ｍ１８は、可変論理回路ＶＬＣ
のメモリアレイＭＣＡ内の２列のメモリセルＭＣ１〜Ｍ
Ｃ４に対応して２列に配設されており、左側列のメモリ
セルＭ１，Ｍ３，……の入出力端子は、それぞれ共通の
データ線ＤＬ１，／ＤＬ１に接続され、右側列のメモリ
セルＭ２，Ｍ４，……の入出力端子は、それぞれ共通の
データ線ＤＬ２，／ＤＬ２に接続されている。なお、図
５の実施例では、配線接続情報記憶回路ＣＤＭ内のメモ
リセルＭ１〜Ｍ１８の選択信号線ＳＬ１〜ＳＬ９を別々
に設けている。可変論理回路ＶＬＣのメモリアレイＭＣ
ＡのメモリセルＭＣ１〜ＭＣ４が図３のような不揮発性
記憶素子Ｑｆ１，Ｑｆ２を用いたメモリセルで構成され
ている場合、配線接続情報記憶回路ＣＤＭのメモリセル
Ｍ１〜Ｍ１８も図３と同様な不揮発性記憶素子Ｑｆ１，
Ｑｆ２を用いたメモリセルで構成するのが望ましい。
【００４６】図５より明らかなように、実施例の可変論
理セルＬＣＬを用いたＦＰＬＡは、その大部分が公知の
ＳＲＡＭメモリセルと同様な構成のメモリセルから成る
ため、既にＳＲＡＭで開発されている微細化技術やレイ
アウト設計上のノウハウなどを応用することができる。
従って、半導体チップ上の小さな空スペースにも比較的
多くの可変論理用セルを埋め込むことができる。なお、
図４および図５の実施例では、一つの可変論理セルにつ
き、接続用配線が縦方向に４対、横方向に３対設けたも
のを示したが、配線数はこれに限定されるものでない。
配線数および接続用スイッチをもっと増やすことで他の
可変論理セルとの接続がより容易となり、所望の論理を
構成するための配線接続情報の決定が容易となる。
【００４７】図６には、実施例の可変論理セルＬＣＬを
半導体チップ上にマトリックス状に配置してＦＰＬＡを
構成した場合における上記配線接続情報記憶回路ＣＤＭ
内のメモリセルＭ１〜Ｍ１８への配線接続情報の書込み
方式の一例を示す。同図に示されているように、この実
施例では、横方向に並んだ複数の可変論理セルＬＣＬに
対して各回路内のメモリセルＭ１〜Ｍ１８の選択信号を
供給する選択信号線ＳＬ１〜ＳＬ９が連続するように配
設されており、これらの選択信号線ＳＬ１〜ＳＬ９の一
端はデコーダＤＥＣに結合されている。ただし、図６で
は、スイッチ素子ＳＷを示す記号は省略してある。
【００４８】上記デコーダＤＥＣはチップ外部から入力
されるアドレス信号をデコードして選択信号線ＳＬ１〜
ＳＬ９の中のいずれか１本の信号線を選択レベルにする
ように構成されている。そして、複数の可変論理セルＬ
ＣＬ内のメモリセルＭ１〜Ｍ１８のうち、選択レベルに
された信号線に接続されているメモリセルの入出力端子
がデータ線ＤＬ１，／ＤＬ１；ＤＬ２，／ＤＬ２……に
接続される。データ線ＤＬ１，／ＤＬ１；ＤＬ２，／Ｄ
Ｌ２……の一端には、ＳＲＡＭなどで使用されているセ
ンスアンプと同様の構成のアンプ回路ＡＭＰ１，ＡＭＰ
２，……が接続されており、このアンプ回路ＡＭＰ１，
ＡＭＰ２，……に外部からライトデータを入力すること
により、そのとき選択されているメモリセルに配線接続
情報が書き込まれるように構成されている。
【００４９】図示しないが、上記データ線ＤＬ１，／Ｄ
Ｌ１；ＤＬ２，／ＤＬ２……は、上記アンプ回路ＡＭＰ
１，ＡＭＰ２，……と反対側へ延設されており、この延
設されたデータ線ＤＬ１，／ＤＬ１；ＤＬ２，／ＤＬ２
……にチップ上に縦方向に並んで配設されている複数の
可変論理セルＬＣＬ内のメモリセルＭ１〜Ｍ１８の入出
力端子が共通に接続されている。これとともに、上記デ
コーダＤＥＣは縦方向の複数の可変論理セルＬＣＬにも
対応するように構成されており、デコーダＤＥＣによっ
て縦方向の複数の可変論理セルＬＣＬ中のいずれか１つ
の可変論理回路内の選択信号線ＳＬ１〜ＳＬ９の中の１
本が選択レベルに駆動されるように構成されている。
【００５０】さらに、この実施例においては、外部端子
数を節約するため、上記デコーダＤＥＣに供給されるア
ドレス信号ＡＤＤが１つの入力端子からシリアルに入力
されるとともに、チップ内に設けられたシリアル−パラ
レル変換回路ＳＰＣ１によってパラレル信号に変換され
てからデコーダＤＥＣに供給されるように構成されてい
る。同様に、可変論理セルＬＣＬ内のメモリセルＭ１〜
Ｍ１８に書き込まれる配線接続情報ＤＡＴＡも１つの入
力端子からシリアルに入力されるとともに、チップ内に
設けられたシリアル−パラレル変換回路ＳＰＣ２によっ
てパラレル信号に変換されてから、アンプ回路ＡＭＰ
１，ＡＭＰ２，……に供給されるように構成されてい
る。
【００５１】図７には、実施例の可変論理セルＬＣＬを
半導体チップ上にマトリックス状に配置してＦＰＬＡを
構成した場合における論理設定用のメモリセルＭＣ１〜
ＭＣ４への論理設定情報の書込み方式の一例を示す。同
図に示されているように、この実施例では、格子状に配
設された横方向の配線領域ＨＬＡに設けられているそれ
ぞれの信号線のチップ周縁部側の端部に入力バッファＩ
ＢＦと出力バッファＯＢＦとが接続されている。
【００５２】各入力バッファＩＢＦはそれぞれ外部から
１つの入力信号を受けて正相と逆相の信号を形成して内
部回路へ供給し、出力バッファＯＢＦはそれぞれ内部回
路から供給される正相と逆相の信号を受けて正相または
逆相のいずれかのシングル信号として出力するように構
成されている。チップ内部で正相と逆相の２つ信号で情
報を伝達するようにしているのは、近年においてはＬＳ
Ｉの低電源電圧化が進められているので、チップの電源
電圧が３．０Ｖや１．８Ｖのような低電圧になっても、
回路を変更したりしなくてもノイズに影響されずに正し
い信号を伝達できるようにするためである。しかも、可
変論理セルＬＣＬに供給される信号が正相と逆相の信号
であることにより、４つの論理設定用のメモリセルを含
む実施例の可変論理回路においては、入力された信号を
そのまま論理設定用のメモリセルＭＣ１〜ＭＣ４の選択
信号として与えることで、直ちに通常の２入力論理ゲー
トを通したのと同様の出力信号を得ることができる。
【００５３】特に制限されないが、この実施例では、同
一の信号線に接続されている入力バッファＩＢＦと出力
バッファＯＢＦは共通の外部端子Ｉ／Ｏに接続されてお
り、制御信号Ｃｉｏによって入力バッファＩＢＦと出力
バッファＯＢＦのいずれか一方のみを活性化させること
で、信号の入力と出力に共通の端子を用いるようにして
端子数を節約できるように構成されている。制御信号Ｃ
ｉｏは各外部端子Ｉ／Ｏごとに外部から与えても良い
が、各外部端子Ｉ／Ｏを幾つかのグループに分け、グル
ープ毎に共通の制御信号Ｃｉｏを与えるようにしても良
い。また、この制御信号Ｃｉｏは、配線領域ＶＬＡ，Ｈ
ＬＡの信号線によりチップの内部回路から供給できるよ
うにも構成しておくのが望ましい。なお、図には示され
ていないが、縦方向の配線領域ＶＬＡに設けられている
それぞれの信号線のチップ周縁部側の端部にも同様に入
力バッファＩＢＦと出力バッファＯＢＦとを接続するよ
うに構成しても良い。
【００５４】上記のように構成されたＦＰＬＡにおいて
は、チップ上に設けられている可変論理セルＬＣＬ内の
論理設定用メモリセルＭＣ１〜ＭＣ４に所定のデータを
書き込むとともに、配線接続情報記憶用メモリセルＭ１
〜Ｍ１８に所定の配線接続情報を書き込むことによっ
て、配線領域ＶＬＡに設けられている各信号線の交点の
スイッチ素子ＳＷの状態を適宜設定することができ、こ
れによってチップ上の任意の可変論理セルＬＣＬを用い
て所望の論理を構成することができる。
【００５５】図８は一例として、図７のような構成を有
するＦＰＬＡにおいて、２つの可変論理セルＬＣＬを用
いて図９に示すような論理機能を有する半加算器を構成
し、外部端子Ｉ／Ｏ１，Ｉ／Ｏ２から入力信号Ｂ０，Ｂ
１を与え、外部端子Ｉ／Ｏ４，Ｉ／Ｏ６から桁上げ信号
Ｃと和信号Ｓを出力させるように構成する場合の各信号
線の接続方式と、論理設定用メモリアレイＭＣＡへのデ
ータの設定方式を示している。
【００５６】図８において、論理設定用メモリアレイＭ
ＣＡ内に書き込まれている“０”と“１”の符号は、そ
れぞれ４つのメモリセル（ＭＣ１〜ＭＣ４）に設定され
ているデータを表わしている。表２を参照すると、可変
論理セルＬＣＬ１によってＡＮＤゲート回路が、またＬ
ＣＬ２によってＥＯＲゲート回路がそれぞれ構成される
ことが分かる。
【００５７】一方、配線接続情報記憶回路ＣＤＭのメモ
リセル（Ｍ１〜Ｍ１８）に斜線が施されているのは、例
えばデータ“１”が書き込まれることにより対応するス
イッチＳＷがオン状態に設定されるものを、またメモリ
セルＭ１〜Ｍ１８に斜線が施されていないのは、データ
“０”が書き込まれることにより対応するスイッチＳＷ
がオン状態に設定されるものを示している。図８におい
ては、外部端子Ｉ／Ｏ１，Ｉ／Ｏ２より入力された信号
Ｂ０，Ｂ１は、横配線領域ＨＬＡ１の信号線から縦配線
領域ＶＬＡ２の信号線を経て可変論理セルＬＣＬ１、Ｌ
ＣＬ２にそれぞれ供給される。そして、可変論理セルＬ
ＣＬ１の出力信号は、縦配線領域ＶＬＡ２の信号線から
横配線領域ＨＬＡ２−縦配線領域ＶＬＡ３の信号線−横
配線領域ＨＬＡ３の信号線を経て外部端子Ｉ／Ｏ４より
出力される。また、可変論理セルＬＣＬ２の出力信号
は、縦配線領域ＶＬＡ２の信号線（ＬＣＬ１から出力さ
れる信号線とは異なる信号線）から横配線領域ＨＬＡ４
の信号線を経て外部端子Ｉ／Ｏ６より出力される。
【００５８】次に、本発明によるシステムＬＳＩの設
計、検査並びに製造方法の手順を、図１０および図１１
のフローチャートを用いて説明する。
【００５９】本発明によるシステムＬＳＩの設計に際し
ては、先ずＤＡプログラムなどの設計支援ツールによ
り、前記実施例の可変論理セルＬＣＬを半導体チップ上
に隙間なく敷き詰めるとともに、図１２に示すように、
チップ１００の各辺に沿って可変論理セル内のメモリセ
ルを選択するためのデコーダ回路１１１，１１２（図６
のＤＥＣに相当）と選択されたメモリセルのリード・ラ
イト用のセンスアンプ列１２１，１２２（図６のＡＭＰ
に相当）を配置した全面ＦＰＬＡを構成する（ステップ
Ｓ１）。
【００６０】次に、システムＬＳＩを構成する中央処理
ユニットＣＰＵやリードオンリメモリＲＯＭ、スタティ
ック型メモリＳＲＡＭ、ダイナミック型メモリＤＲＡ
Ｍ、メモリ管理ユニットＭＭＵ、デジタルシグナルプロ
セッサＤＳＰなどのマクロセル、ユーザが希望する機能
を有するカスタム論理回路（ユーザロジック）ＣＵＳＴ
ＯＭなどの回路ブロックを準備する（ステップＳ２）。
そして、それらの回路ブロックの形状や大きさ、これら
の回路ブロック間を接続するバスＢＵＳの配置等を考慮
して、例えば図１２に示すように半導体チップ上でのレ
イアウトを決定する（ステップＳ３）。
【００６１】次に、ステップＳ１で配置された全面ＦＰ
ＧＡを構成する可変論理セルのうちステップＳ３で決定
された回路ブロックのレイアウト位置と重なる領域の可
変論理セルを削除する（ステップＳ４）。それから、削
除された領域に当該領域に配置されるべき回路ブロック
を配置し、回路ブロック間を接続する信号線や電源ライ
ンを設計する（ステップＳ５）。なお、このとき、可変
論理セルの境界でＦＰＧＡが切断されていればそのまま
で良いが、図１３のように、可変論理セルの途中でＦＰ
ＧＡが切断されて有効に機能しない素子が生じている場
合には、そのような素子に接続される電源ラインやグラ
ンドラインとの接続を切るなどの終端処理を行なうよう
にするのが望ましい。かかる終端処理は、例えばレイア
ウト設計データから、不要な素子と電源ライン等とを接
続する配線データを除去することで行なうことができ
る。
【００６２】その後、設計データに基づいてマスクを作
成し、作成されたマスクを使用して製造プロセスにてウ
ェハ上にシステムＬＳＩを形成する（ステップＳ６）。
なお、図１３では、セルの一部に回路ブロックが重なる
ことでセルの一部が欠けてしまった様子を示している
が、このような場合が生じたときは一部が欠けるセルに
ついてはそのセル全体を削除するようにすることも可能
である。
【００６３】上記のようにしてシステムＬＳＩが製造さ
れたならば、各回路ブロックが正常に動作するか否かの
テストが、図１１のフローチャートに従って行なわれ
る。なお、このテストはウェハの状態でプローブ検査で
行なわれる。
【００６４】先ず、ウェハテストでは、先ず各回路ブロ
ック間の隙間や周辺に残っているＦＰＬＡ部を試験する
ためのテスト装置および論理合成＆書込み装置を外部装
置にて構成する。ここで、テスト装置や論理合成＆書込
み装置を構成するための外部装置としては、通常のパー
ソナルコンピュータなどを用いることができる。なお、
テスト装置と検査対象のＦＰＬＡ部とは、図１４に示さ
れているように、チップ１００の任意の外部端子をテス
ト装置２００の信号入出力端子に接続可能にするスイッ
チマトリックス３００を介して接続するのが望ましい。
【００６５】上記のような準備が終了したならば、テス
ト装置のプログラムを起動させて図１１の処理をスター
トさせる。すると、テスト装置は、先ずスイッチマトリ
ックス３００に対する制御信号を形成して所望の端子か
ら所望の信号を入出力できるように設定するとともにチ
ップ内のデコーダに可変論理セルを指定するアドレス信
号を入力して１つの可変論理セルを選択した状態とし、
当該セル内の配線接続情報記憶回路ＣＤＭ内のメモリセ
ルに接続情報を書込んでＦＰＧＡ内の１つの可変論理セ
ルの可変論理部が外部端子と接続された状態にする（ス
テップＳ１１）。
【００６６】次に、選択状態の可変論理セル内の論理設
定用メモリセルＭＣ１〜ＭＣ４に対してテスト装置から
４ビットのテストデータを送って書き込み、それを読み
出して期待値と比較する動作を、テストデータのパター
ンを変えて繰返し行ない、正常か否か判定する（ステッ
プＳ１２，Ｓ１３）。そして、正常でなかった場合に
は、テスト結果から不良論理セルを特定し、その不良論
理セルをテスト装置内に記憶する（ステップＳ１４，Ｓ
１５）。このとき、図１０のステップＳ４における領域
削除で存在しなくなった可変論理セルがあればそのセル
を知ることができるので、そのような不在論理セルも記
憶する。なお、上記可変論理セルのテストは、対象とな
るセルの数が多いだけでそれぞれのセルに関するテスト
パターンは小規模で済むため、テスト装置の負担は非常
に少なく高価なテスタを使用する必要はない。
【００６７】なお、ステップＳ１２，Ｓ１３で検出され
る不良論理セルには、テストデータが書き込まれる論理
設定用メモリセルＭＣ１〜ＭＣ４のみでなく、検査対象
の論理ユニットに信号を伝送できるようにする信号線交
点のスイッチ素子ＳＷおよびそのオン／オフ状態を記憶
する配線接続情報記憶回路ＣＤＭ内のメモリセルに欠陥
があるものも含まれる。論理設定用メモリセルＭＣ１〜
ＭＣ４が正常でも、スイッチ素子が壊れていたり配線接
続情報記憶回路ＣＤＭ内のメモリセルが不良であれば、
書き込んだデータが読み出せないので結果として不良が
存在していることを把握できるからである。テストパタ
ーンを工夫することにより、不良論理セル内のどの素子
または信号パスに不良があるのかも検出し、その不良素
子または不良パスを記憶するようにしても良い。
【００６８】不良論理セルがなかった場合および不良論
理セルを記憶した後はステップＳ１６へ進んで、残存Ｆ
ＰＧＡ内のすべての可変論理セルに関して上記テストが
終了したか判定する。そして、終了していないときはス
テップＳ１１へ戻って上記処理を繰り返す。
【００６９】一方、ステップＳ１６で全ての可変論理セ
ルのテストが終了したと判定されると、ステップＳ１７
へ進んで、正常な可変論理セルをリストアップする。次
にリストアップされた可変論理セルのうちテスト回路を
構成するのに使用する可変論理セルを選択する（ステッ
プＳ１８）。
【００７０】次に、設定された領域に回路ブロック内の
可変論理セルを試験するテスト回路を構築する（ステッ
プＳ１９）。具体的には、前記実施例の可変論理セル内
の論理設定用メモリアレイにそれぞれ所定のデータを書
き込むことでテスト回路を構成するのに必要な論理ゲー
トを構成するとともに、このようにして構成された所定
の論理機能を有する論理ゲート回路間を接続する配線間
接続情報を生成して論理ユニット内のメモリ回路ＣＤＭ
に書き込むことでテスト回路を構築する。この際に、例
えば図９に示すような半加算器を構成する場合に、図１
４に示すようにＬＣＬ２に不良が検出されたときはこれ
を除いて代わりに例えばＬＣＬ３を用いてＥＯＲゲート
回路を構成するようにする。
【００７１】ＦＰＬＡ部に構築されるテスト回路は、マ
イクロ命令方式の制御部と、データの演算部、および読
み出されたデータを判定して判定結果を出力するデータ
判定手段などからなり所定のアルゴリズムに従ってテス
トパターンを生成するとともに書き込んだデータの読出
しを行なうＡＬＰＧ（アルゴリズミック・メモリ・パタ
ーン・ジェネレータ）と呼ばれるテスト技術を応用する
ことで可能である。
【００７２】上記のようにして既に検査済みのＦＰＬＡ
にチップ内の回路ブロック用のテスト回路を構築したな
らば、当該テスト回路を用いてチップ上の各回路ブロッ
クの検査を行なう（ステップＳ２０）。そして、全ての
回路ブロックについてテストが終了したか判定（ステッ
プＳ２１）し、終了後にすべての正常に動作していれば
良品とし、ひとつでも正常に動作しない回路ブロックが
あれば不良品として記憶する（ステップＳ２２）。な
お、上記テスト回路は、チップ内のすべて回路ブロック
に対して共通のテスト回路として構築することも可能で
あるが、各回路ブロック毎に最適なアルゴリズムのテス
ト回路をそれぞれ構築し直してテストを行なうようにし
ても良い。テスト回路から各回路ブロックへのテスト信
号の供給は、図４において可変論理セルを構成する配線
領域ＶＬＡ１，ＶＬＡ２，ＨＬＡ１，ＨＬＡ２の配線を
延長させたものを用いても良いし、配線領域ＶＬＡ１，
ＶＬＡ２，ＨＬＡ１，ＨＬＡ２の配線をシステムのバス
を構成する信号線に接続してバスを介して供給するよう
に構成しても良い。
【００７３】さらに、上記テストの終了後は、テスト回
路をそのまま残しても良いし、テスト回路を構成する論
理記憶を各可変論理セル内の記憶素子から消去するよう
にしても良い。あるいは、テスト回路が構築されていた
ＦＰＧＡ部を、チップ上の回路ブロック（例えばＣＰ
Ｕ）が作業領域や記憶領域として使用できるようＳＲＡ
Ｍに構成し直したり、ユーザ論理の一部を構成する論理
回路として使用することも可能である。また、上記テス
トによりいずれかの回路ブロックの一部に欠陥が見つか
ったならば、その欠陥をする補修する回路をＦＰＧＡ部
に構成するようにしてもよい。この場合、テスト回路を
構成していた可変論理セルを用いてその論理記憶や接続
情報を書き換えて補修回路を構成しても良いし、テスト
回路の構成に用いられなかった可変論理セルを用いて補
修しても良い。いずれにしても、欠陥箇所に近い場所に
ある可変論理セルを用いるのが望ましい。
【００７４】図１５に、一例として回路ブロックを構成
するＡＮＤゲートを可変論理セルＬＣＬに構成したＡＮ
Ｄゲートで置き換えることで補修を行なう場合の概略を
示す。この場合、回路ブロックＢＬＫにあるＡＮＤゲー
トに接続されている本来の信号線ｌ１，ｌ２，ｌ３を図
の×印のような箇所をレーザで切断するとともに、可変
論理セル間の接続用に設けられている配線のうち太線で
示す部分を利用し、それと元の信号線との交点（図にお
いて◆印をつけた箇所）にレーザ等を照射して上下の配
線間を短絡して迂回経路を形成することで、回路の置き
換えが可能になる。
【００７５】上記実施例の方法によれば、ＦＰＧＡ部に
おいて不良論理セルが検出されるとそれを除いた正常な
論理セルのみでテスト回路が構成されるため、ＢＩＳＴ
のように専用のテスト回路を内蔵させる場合のようにテ
スト回路自身の不良に製品の歩留まりが低下するのを防
止するできる上、テストの終了後に、ＦＰＧＡ部をＳＲ
ＡＭとして使用できるように構成することによりオーバ
ーヘッドを少なくすることができる。特に、図５に示す
実施例においては、可変論理セルの配線接続情報記憶部
ＣＤＭがＳＲＡＭとほぼ同一の構成を有しているため、
ＳＲＡＭへの変更が極めて容易である。さらに、回路ブ
ロックに欠陥が発見されたときの補修回路形成用として
ＦＰＧＡ部を利用するようにすれば、歩留まりが向上す
るという利点がある。
【００７６】次に、本発明ないしは前記実施例を実施す
る際に有効となる周辺技術について説明する。
【００７７】図１６は、前記実施例のように可変論理セ
ルを差動形式で信号の入出力を行なうように構成し、差
動方式でなく１信号１信号線方式の一般的なバスを用い
た場合に、可変論理セルとチップ上の回路ブロックとの
間の信号の送受信を行なえるように構成する場合の可変
論理セルの信号線とバスの信号線との具体的な接続の仕
方の一例を示す。
【００７８】図１６に示すように、可変論理セルＬＣＬ
から延接される差動信号線Ｌ１，／Ｌ１やＬ２，／Ｌ２
のうち一方の信号線Ｌ１とＬ２はバスＢＵＳを構成する
信号線のうち対応する信号線ＢＬ１，ＢＬ２に接続さ
れ、他方の信号線／Ｌ１，／Ｌ２はその端部に、電源電
圧Ｖｃｃと接地点との間に直列接続された抵抗Ｒ１，Ｒ
２からなる抵抗分圧回路がそれぞれ接続され、信号線Ｌ
１，Ｌ２により伝達される信号のハイレベルとロウレベ
ルの中間の電位が印加されるように構成されている。回
路ブロック側からテスト回路側へ信号を伝達する際に、
差動信号の一方を中間レベルとすることで信号を受信す
る可変論理回路が正確にレベルを検知できるようにする
ためである。なお、抵抗分圧回路を構成する抵抗Ｒ１，
Ｒ２は、消費電流を抑えるため高抵抗とされる。また、
抵抗分圧回路は、信号線／Ｌ１，／Ｌ２で共通化させて
も良い。さらに、抵抗分割回路の代わりに差動アンプを
設け、一方の入力端子をバスの信号線に接続し、他方の
入力端子に比較電圧を供給するように構成してもよい。
【００７９】図１７および図１８は、ＦＰＧＡ部に配設
される配線の具体例を示す。前述したように、ＦＰＧＡ
部を構成する可変論理セルはそれぞれ任意の信号線間を
接続可能な可変配線手段を備えており可変論理回路ＶＬ
Ｃに関してはチップ上のどの場所にある可変論理セルに
対しても外部から信号を入出力できるが、配線接続情報
記憶回路ＣＤＭを構成するメモリセルの選択信号線（図
５のＳＬ１〜ＳＬ９）やデータ入出力線（図５のＤＬ
１，／ＤＬ１；ＤＬ２，／ＤＬ２等）に関しては、チッ
プ上に回路ブロックを配置することにより配線が分断さ
れ、信号が届かなくなる可変論理セルが生じる。また、
半導体チップ上に例えば図１２のように回路ブロックが
配置された場合に、左下隅の比較的広い余剰領域を利用
してチップ内回路ブロックのテスト回路を構成すると、
ＤＳＰなど隣接した回路ブロックへのテスト信号の供給
は容易であるが、ＤＲＡＭやＭＭＵなど離れた位置にあ
る回路ブロックへのテスト信号の供給は困難になる。同
様に、テスト終了後に余剰部分の可変論理セルを使用し
てユーザ論理の一部を構成するような場合にも、構成さ
れた回路と他の回路ブロックとの間の信号伝達が困難に
なることが考えられる。
【００８０】そこで、この実施例では、複数の可変論理
セルＬＣＬにまたがって配設される信号線に関しては、
回路ブロック用の信号線とは別個に追加した配線層を用
いて構成するようにした。具体的には、図１２における
ＣＰＵやＤＳＰなど回路ブロックの信号線や電源ライン
など配線が６層のメタル層によって構成されている場合
には、複数の可変論理セルＬＣＬにまたがって配設され
る信号線は７層目と８層目のメタル層によって構成す
る。
【００８１】なお、複数の可変論理セルＬＣＬに配設さ
れる電源ラインに関しては、離れている可変論理セル同
士が回路ブロックによって分断されても電源ラインは可
変論理セルと回路ブロックとで互いに接続しても何ら問
題はないので、回路ブロックの電源ラインと同一のメタ
ル層によって形成することができる。また、可変論理セ
ルＬＣＬ内の信号線（図５におけるＣＤＬ，／ＣＤＬ
等）に関してもセル外部の素子と直接接続されることが
ないので、回路ブロックを構成する論理ゲートやフリッ
プフロップなどの回路において素子間を接続する配線と
同一のメタル層（一般には１層目）によって形成するこ
とができる。
【００８２】これによって、回路ブロック間に存在して
いる可変論理セルに対しても信号を伝達してテスト回路
やユーザ論理を構成するセルとして有効利用することが
できるようになる。また、テスト回路から離れた位置に
ある回路ブロックへのテスト信号の供給も容易となり、
チップへのテスト機能の組込みとスピードアップが可能
となる。さらに、例えば図１８に示すように、回路ブロ
ックをまたがる可変論理セル間の配線に断線が生じたよ
うな場合、可変論理セルの可変配線手段を利用すること
で容易に迂回経路ＢＰＳを構成することができるため、
複数の可変論理セルＬＣＬにまたがって配設される信号
線として例えばＰＩＱ（ポリミイド絶縁膜）と呼ばれる
安価ではあるが比較的信頼性は低いプロセスを利用して
形成することによって、配線層の追加に伴うコストアッ
プを抑えることもできる。なお、迂回経路の形成は、可
変論理セル間を接続するための配線と断線のある配線下
および迂回径路の曲がり角の下にある可変論理セルのス
イッチおよびその配線接続情報を記憶するメモリセルと
を利用することによって可能となる。
【００８３】図１９は本発明の他の実施例を示す。前記
実施例においては、１つのＬＳＩチップ上に敷き詰め配
設された可変論理セルのうち回路ブロックの領域を除い
た部分の可変論理セルを用いてテスト回路を構成し、チ
ップ内部の回路ブロックのテストを行なうようにしてい
るが、図１９の実施例においては、ウェハ全体に可変論
理セルを敷き詰めている。すなわち、この実施例では、
各ＬＳＩの境界となるスクライブ領域ＳＣＡにも可変論
理セルが敷き詰められており、回路ブロックを配置した
箇所に存在していた可変論理セルを除いたセルを用いて
テスト回路を構成し、テストを行なうようにしたもので
ある。
【００８４】また、前記実施例では各ＬＳＩに設けられ
たパッドよりテスト回路への信号の入出力を行なうよう
に構成したが、この実施例においては、特に制限されな
いが、ウェハ４００のほぼ中央を通るスクライブ領域Ｓ
ＣＡｘ，ＳＣＡｙに、可変論理セルに接続されるパッド
列４１０を設けて可変論理セルにより構成されるテスト
回路に対する信号の入出力を行なえるように構成されて
いる。
【００８５】これによって、各ＬＳＩにテスト回路への
信号の入出力を行なうパッドを設ける必要がなくなり、
各チップのパッド数を減らしチップサイズを小さくする
ことができるとともに、ウェハ状態でのバーンイン工程
で各ＬＳＩもしくはそれを構成する回路ブロックのテス
トを行なうことができ、加速度試験を含めたＬＳＩの検
査、試験時間を大幅に短縮することができる。さらに、
チップ毎にテスト用のパッドを有するとウェハ状態でテ
ストしようとするとトータルのパッド数が膨大な数とな
り、テスタからのプローブをすべてのテスト用パッドに
接触させることが困難になるが、本実施例のように、ス
クライブラインに設けられた共通のパッドから各チップ
へテスト信号を供給するように構成ことにより、ウェハ
全体のテスト用パッドの数を大幅に減らすことができ、
ウェハ状態でのテストが容易となる。
【００８６】なお、ウェハレベルでのテストを可能にす
る図１９の実施例においては、各ＬＳＩ毎に設けられて
いるデコーダ１１１，１１２やセンスアンプ列１２１，
１２２を、テスト用のパッドと同様にスクライブ領域Ｓ
ＣＡｘ，ＳＣＡｙに設けるようにすることができる。ま
た、図１９の実施例において余剰領域にある可変論理セ
ルを用いて構成されるテスト回路は、各ＬＳＩ毎であっ
ても良いし、ウェハ全体で一つのテスト回路としたり、
あるいは図１９のようにスクライブ領域ＳＣＡｘ，ＳＣ
Ａｙで分割された扇形の領域にそれぞれテスト回路を構
成してテストを行なわせるように構成することも可能で
ある。さらに、ウェア上のある部分にはＣＰＵのテスト
回路を、また他の部分にはＤＳＰのテスト回路を、とい
うように、チップ上の全ての回路ブロックのテスト回路
をウェハ上に分散して構成して検査することも可能であ
る。
【００８７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、回路ブロック以外の領域に敷き詰められ
た可変論理セルからなるＦＰＧＡ部にチップ内の回路ブ
ロックを検査するテスト回路を構成するとしたが、それ
以外にＦＰＧＡ部の一部に他のＦＰＧＡ部の可変論理セ
ルを検査するテスト回路を構築して自ら検査を行なうよ
うに構成することも可能である。
【００８８】また、ＬＳＩの空領域に設けたＦＰＧＡ部
を利用するとチップの任意の箇所の信号をチップ外部へ
取り出したり、入れたりすることができるので、不良の
あったＬＳＩにおいて不良個所を検出する不良解析や、
ユーザが開発したプログラムのデバッグを行なうための
エミュレーションに際して、テスト回路を構成していた
可変論理セルを使用してバス上の信号をサンプリングし
て保持するトレース回路や所望の内部信号を外部より監
視できるようにするモニタ回路などエミュレーションを
容易にするための機能を実現することも可能である。
【００８９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシステ
ムＬＳＩおよびその設計方法と製造方法に適用した場合
について説明したが、それに限定されるものでなく、論
理集積回路一般に利用することができる。本発明は、特
にＣＢＩＣ方式で設計する半導体集積回路に利用すると
有効である。
【００９０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００９１】すなわち、本発明に従うと、チップサイズ
を増大させることなく自己検査するテスト回路を構成す
ることができ、高価なテスタを使用することなく内部回
路の検査を行なうことができるとともに、テスト回路自
身での不良発生により歩留まりが低下するのを回避する
ことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路に用いられる可変
論理回路の一実施例を示す回路図である。
【図２】図１の実施例の可変論理回路の概念図である。
【図３】本発明に係る半導体集積回路に用いられる可変
論理回路の第２の実施例を示す回路図である。
【図４】任意の可変論理回路間を接続可能にする信号線
とスイッチ素子とからなる可変配線回路の構成例を示す
概略構成図である。
【図５】ＦＰＬＡを構成可能な基本論理セルの具体例を
示す回路図である。
【図６】実施例の基本論理セルを並べて構成したＦＰＬ
Ａにおける論理設定用メモリセルおよび可変配線回路を
構成する配線接続情報記憶回路のメモリセルへの書込み
系の回路の構成例を示すブロック図である。
【図７】実施例の基本論理セルを並べて構成したＦＰＬ
Ａ上に構築された論理回路に対する信号に入出力系の回
路の構成例を示す論理構成図である。
【図８】本発明を適用したＦＰＬＡにおいて具体的な回
路との一例として半加算器を構成した場合における信号
線の接続状態を示す説明図である。
【図９】図８に示されている接続状態で実現される回路
との一例として半加算器をゲート回路レベルで表わした
論理構成図である。
【図１０】可変論理回路を敷き詰めたＦＰＬＡを有する
半導体集積回路の設計から製造に至るまでの手順を示す
フローチャートである。
【図１１】ＦＰＬＡを構成する可変論理回路および回路
ブロックのテスト方法を示すフローチャートである。
【図１２】本発明をシステムＬＳＩに適用した場合の各
回路ブロックの半導体チップ上でのレイアウトの一例を
示すレイアウト図である。
【図１３】可変論理回路を敷き詰めたＦＰＬＡ内に回路
ブロックを配置した様子を示すレイアウト図である。
【図１４】実施例の可変論理回路を用いて構成したＦＰ
ＬＡのテストにより不良論理セルが検出された場合に図
８に対応する論理回路の再構成方法を示す説明図であ
る。
【図１５】回路ブロックを構成するＡＮＤゲートを可変
論理セルＬＣＬに構成したＡＮＤゲートで置き換えるこ
とで補修を行なう場合の概略を示す回路構成図である。
【図１６】本発明をシステムＬＳＩに適用した場合の可
変論理回路とバスとの接続の一例を示す回路図である。
【図１７】本発明をシステムＬＳＩに適用した場合の可
変論理回路間を接続する配線の形成方法の一例を示す回
路図である。
【図１８】本発明を適用したシステムＬＳＩにおける可
変論理回路からなるテスト回路と被テスト回路としての
回路ブロックとの接続の一例を示すレイアウト図であ
る。
【図１９】本発明をウェハに適用した場合の実施例を示
すレイアウト図である。
【符号の説明】
ＭＣ１〜ＭＣ４ 論理構成用メモリセル ＶＬＣ 可変論理回路 ＣＤＭ 配線接続情報記憶回路 ＳＷ１〜ＳＷ１８ 可変配線手段としてのスイッチ素子 ＬＣＬ 可変論理セル ＣＰＵ，ＲＯＭ，ＭＭＵ，ＤＳＰ 回路ブロック １００ 半導体チップ １１１，１１２ デコーダ回路 １２１，１２２ センスアンプ列
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｕ Ｆターム(参考） 5F038 CA03 CA05 CA20 DF11 DT08 DT15 DT17 DT18 EZ08 5F064 AA04 AA08 BB12 BB27 BB28 BB31 BB33 DD07 DD14 DD20 DD22 DD25 DD39 EE12 EE45 FF02 FF14 FF36 FF52

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 記憶素子を有し該記憶素子の記憶情報に
    よって入力に対応した任意の論理出力を出力可能な複数
    の可変論理セルが、半導体チップ上の回路ブロック以外
    の領域に配設されてなることを特徴とする半導体集積回
    路。
  2. 【請求項２】 半導体チップ上に配置された回路ブロッ
    クを挟むようにして、記憶素子を有し該記憶素子の記憶
    情報によって入力に対応した任意の論理出力を出力可能
    な複数の可変論理セルからなる第１可変論理部と第２可
    変論理部が配置され、前記第１可変論理部と第２可変論
    理部は並行してアクセスすることが可能であることを特
    徴とする半導体集積回路。
  3. 【請求項３】 上記半導体チップの周縁部に、上記複数
    の可変論理セルのいずれかを選択可能なデコーダ回路
    と、該デコーダ回路により選択された可変論理セル内の
    上記記憶素子に対する情報の書込みおよび読出しを行な
    う増幅回路とが配置されていることを特徴とする請求項
    １または２に記載の半導体集積回路。
  4. 【請求項４】 上記可変論理セルによって、上記回路ブ
    ロックの少なくともひとつを検査するテスト回路が構成
    されていることを特徴とする請求項１、２または３に記
    載の半導体集積回路。
  5. 【請求項５】 上記可変論理セルによって、上記回路ブ
    ロックのいずかによってアクセス可能な記憶回路が構成
    されていることを特徴とする請求項１、２または３に記
    載の半導体集積回路。
  6. 【請求項６】 上記可変論理セルによって、上記回路ブ
    ロックのいずかに存在する欠陥部分を補修する補修回路
    が構成されていることを特徴とする請求項１、２または
    ３に記載の半導体集積回路。
  7. 【請求項７】 上記可変論理セルは、各々が正相と逆相
    のｎ組（ｎは正の整数）の信号の組合せに応じて択一的
    に選択される２n個のメモリセルを備え選択されたメモ
    リセルの記憶データに応じて正相と逆相の信号を出力す
    るように構成されてなる複数の可変論理部と、他の可変
    論理部との接続を可能にするための複数の信号線および
    互いに交差する信号線間を接続または遮断可能なスイッ
    チ素子が形成された可変配線手段と、該可変配線手段の
    スイッチ素子の状態を記憶する配線接続状態記憶部とか
    ら構成されていることを特徴とする請求項１ないし６に
    記載の半導体集積回路。
  8. 【請求項８】 記憶素子を有し該記憶素子の記憶情報に
    よって入力に対応した任意の論理出力を出力可能な複数
    の可変論理セルを半導体チップ全体に亘って敷き詰める
    ように配置した後、所望の機能を有する回路ブロックの
    レイアウトを決定し、配置が決定されたチップ上の領域
    に上記可変論理セルと差し替えて当該回路ブロックを配
    置させるようにしたことを特徴とする半導体集積回路の
    設計方法。
  9. 【請求項９】 記憶素子を有し該記憶素子の記憶情報に
    よって入力に対応した任意の論理出力を出力可能な複数
    の可変論理セル可変論理セルを半導体チップ全体に亘っ
    て敷き詰めるように配置した後、所望の機能を有する回
    路ブロックのレイアウトを決定し、配置が決定されたチ
    ップ上の領域に上記可変論理セルと差し替えて当該回路
    ブロックを配置させて半導体集積回路を形成し、しかる
    後上記可変論理セルの検査を行ない正常と判定された可
    変論理セルを用いて上記回路ブロックの少なくとも一つ
    を検査するテスト回路を構成して検査を行なって不良品
    を除去するようにしたことを特徴とする半導体集積回路
    の製造方法。
  10. 【請求項１０】 可変論理セルを用いて構成された上記
    テスト回路による回路ブロックの検査が終了した後に、
    該検査結果に基づいて不良と判定された半導体集積回路
    を除去し、上記テスト回路を構成していた可変論理セル
    により所望の機能を有する論理回路を構成するようにし
    たことを特徴とする請求項９に記載の半導体集積回路の
    製造方法。
  11. 【請求項１１】 可変論理セルを用いて構成された上記
    テスト回路による回路ブロックの検査が終了した後に、
    該検査により欠陥が検出された欠陥部分を、上記テスト
    回路を構成してした可変論理セルもしくはそれ以外の可
    変論理セルにより補修するようにしたことを特徴とする
    請求項９に記載の半導体集積回路の製造方法。
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