JPH09223400A - 半導体試験装置、半導体試験方法および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 テスト効率が高い半導体試験装置を提供す
る。 【解決手段】 半導体試験装置内のテスト回路１は、４
つのメモリセルからの読出データＤ１〜Ｄ４がすべて
「Ｈ」レベルの場合は「Ｈ」レベルを出力し、すべて
「Ｌ」レベルの場合は「Ｌ」レベルを出力し、それ以外
の場合は出力ノードＮ１をハイインピーダンス状態とす
る。半導体試験装置は、テスト回路１の出力ノードＮ１
の状態と４つのメモリセルへの書込データとを比較し、
比較結果に基づいて４つのメモリセルが正常であるか否
かを判定する。読出データＤ１〜Ｄ４の各々を検出して
いた従来に比べテスト効率が高くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体試験装置、
半導体試験方法および半導体記憶装置に関し、特に、複
数ビット単位でデータの入出力が可能な半導体記憶装置
のメモリセルが正常であるか否かを判定する半導体試験
装置および半導体試験方法と、複数ビット単位でデータ
の入出力が可能でメモリセルが正常であるか否かを判定
するテストモードを有する半導体記憶装置とに関する。

【０００２】

【従来の技術】図１０は、従来の半導体試験装置１００
の構成およびその使用状態を示すブロック図である。

【０００３】図１０を参照して、この半導体試験装置１
００は、試験対象であるＳＲＡＭやＤＲＡＭのような半
導体記憶装置１０２のデータ入出力ピンＩＯ１〜ＩＯ４
の数に等しい数（図では４つ）のコンパレータ１０１ａ
〜１０１ｄを含む。半導体記憶装置１０２のデータ入出
力ピンＩＯ１〜ＩＯ４は、それぞれ同軸線１０３を介し
て半導体試験装置１００のコンパレータ１０１ａ〜１０
１ｄに接続される半導体試験装置１００は、同軸線１０
３およびデータ入出力ピンＩＯ１〜ＩＯ４を介して半導
体記憶装置１０２の各メモリセルにデータを書込んだ
後、各メモリセルからデータを読出す。各コンパレータ
１０１ａ〜１０１ｄは、読出されたデータが「Ｈ」レベ
ル（「１」）であるか「Ｌ」レベル（「０」）であるか
を判定する。半導体試験装置１００は、書込んだデータ
（たとえば「Ｈ」レベル）と同じデータ（この場合は
「Ｈ」レベル）が読出されたメモリセルは正常であると
判定し、書込んだデータと異なるデータ（この場合は
「Ｌ」レベル）が読出されたメモリセルは異常であると
判定する。

【０００４】

【発明が解決しようとする課題】しかし、従来の半導体
試験装置１００では、半導体記憶装置１０２のデータ入
出力ピンＩＯ１〜ＩＯ４から出力される複数のデータの
それぞれについて「Ｈ」レベルであるか「Ｌ」レベルで
あるかを判定していたので、半導体記憶装置１０２のデ
ータ入出力ピンＩＯ１〜ＩＯ４の数が増加するほどに半
導体試験装置１００の構成が複雑になるとともにテスト
効率が低下するという問題があった。

【０００５】それゆえに、この発明の主たる目的は、テ
スト効率が高い半導体試験装置、半導体試験方法および
半導体記憶装置を提供することである。

【０００６】

【課題を解決するための手段】この発明の第１の半導体
試験装置は、複数ビット単位でデータの入出力が可能な
半導体記憶装置の選択された複数のメモリセルに第１の
論理のデータを書込んだ後、該複数のメモリセルからデ
ータを読出し、読出結果に基づいて該複数のメモリセル
が正常であるか否かを判定する半導体試験装置であっ
て、テスト回路および判定回路を備える。テスト回路
は、複数のメモリセルからの複数ビットの読出データを
受け、該複数ビットの読出データがすべて第１の論理で
ある場合は第１のレベルの信号を出力し、すべて第２の
論理である場合は第２のレベルの信号を出力し、それ以
外の場合は出力ノードをハイインピーダンス状態にす
る。判定回路は、テスト回路の出力ノードに接続され、
テスト回路から第１のレベルの信号が出力された場合は
複数のメモリセルが正常であると判定し、それ以外の場
合は複数のメモリセルが不良であると判定する。

【０００７】この半導体試験装置では、複数のメモリセ
ルからの複数の読出データがすべて第１の論理である場
合は第１のレベルの信号を出力し、すべて第２の論理で
ある場合は第２のレベルの信号を出力し、それ以外の場
合は出力ノードをハイインピーダンスにするテスト回路
を設けたので、同じデータを書込んだ複数のメモリセル
からデータを読出した後、テスト回路の出力ノードの状
態のみを検出すれば、複数のメモリセルが正常であるか
否かを判定できる。したがって、複数の読出データの各
々を検出していた従来に比べ、構成の簡単化およびテス
ト効率の向上が図られる。

【０００８】また好ましくは、テスト回路は、論理積回
路、論理和回路、第１の導電形式のトランジスタ、およ
び第２の導電形式のトランジスタを含む。論理積回路
は、複数ビットの読出データを受ける。論理和回路は、
複数ビットの読出データを受ける。第１の導電形式のト
ランジスタは、電源電位のラインと出力ノードの間に接
続され、その入力電極が論理積回路の出力を受ける。第
２の導電形式のトランジスタは、接地電位のラインと出
力ノードの間に接続され、その入力電極は論理和回路の
出力を受ける。これにより、テスト回路は容易に構成さ
れる。

【０００９】また好ましくは、テスト回路は、第１の導
電形式の複数のトランジスタ、および第２の導電形式の
複数のトランジスタを含む。第１の導電形式の複数のト
ランジスタは、電源電位のラインと出力ノードの間に直
列接続され、各々の入力電極はそれぞれ複数ビットの読
出データを受ける。第２の導電形式の複数のトランジス
タは、接地電位のラインと出力ノードの間に直列接続さ
れ、各々の入力電極がそれぞれ複数ビットの読出データ
を受ける。この場合は、テスト回路の素子数が少なくて
済む。

【００１０】また好ましくは、テスト回路は、半導体ウ
ェハ上のダイシングラインで囲まれたチップ領域内に半
導体記憶装置とともに形成され、半導体記憶装置とテス
ト回路は、ダイシングライン上を通過する信号配線によ
って接続される。この場合は、テストの終了後、ダイシ
ング時に半導体記憶装置とテスト回路を切離すことがで
きる。

【００１１】また好ましくは、半導体記憶装置は、半導
体ウェハ上のダイシングラインで囲まれたチップ領域内
に形成され、テスト回路はダイシングライン上に形成さ
れる。この場合は、チップ領域の面積が縮小化される。

【００１２】またこの発明の第２の半導体試験装置は、
２Ｎビット単位（Ｎは自然数である）でデータの入出力
が可能な半導体記憶装置の選択された２Ｎ個のメモリセ
ルのうちのＮ個のメモリセルに第１の論理のデータを書
込むとともに他の第Ｎ個のメモリセルに第２の論理のデ
ータを書込んだ後、該２Ｎ個のメモリセルのデータを読
出し、読出結果に基づいて該２Ｎ個のメモリセルが正常
であるか否かを判定する半導体試験装置であって、第１
のテスト回路、第２のテスト回路および判定回路を備え
る。第１のテスト回路は、第１の論理のデータが書込ま
れたＮ個のメモリセルからのＮビットの読出データを受
け、Ｎビットの読出データがすべて第１の論理である場
合は第１のレベルの信号を出力し、すべて第２の論理で
ある場合は第２のレベルの信号を出力し、それ以外の場
合は出力ノードをハイインピーダンス状態にする。第２
のテスト回路は、第２の論理のデータが書込まれたＮ個
のメモリセルからのＮビットの読出データを受け、Ｎビ
ットの読出データがすべて第１の論理である場合は第１
のレベルの信号を出力し、すべて第２の論理である場合
は第２のレベルの信号を出力し、それ以外の場合は出力
ノードをハイインピーダンス状態にする。判定回路は、
第１および第２のテスト回路の出力ノードに接続され、
第１のテスト回路から第１のレベルの信号が出力され、
かつ第２のテスト回路から第２のレベルの信号が出力さ
れた場合は２Ｎ個のメモリセルが正常であると判定し、
それ以外の場合は２Ｎ個のメモリセルが不良であると判
定する。

【００１３】この第２の半導体試験装置では、テスト回
路を２つ設けたので、複数のメモリセルの各々に交互に
異なるデータを書込むチェッカパターンのテストを効率
よく行なうことができる。

【００１４】また、この発明の第１の半導体試験方法
は、半導体ウェハ上のダイシングラインで囲まれたチッ
プ領域内に形成され、複数ビット単位でデータの入出力
が可能な半導体記憶装置が正常であるか否かを試験する
半導体試験方法であって、半導体記憶装置からの複数ビ
ットの読出データが入力され、複数ビットの読出データ
がすべて第１の論理である場合は第１のレベルの信号を
出力し、すべて第２の論理である場合は第２のレベルの
信号を出力し、それ以外の場合は出力ノードをハイイン
ピーダンス状態にするテスト回路を半導体記憶装置とと
もにチップ領域内に設け、半導体記憶装置とテスト回路
をダイシングライン上を通過する信号配線で接続する。
次に、半導体記憶装置のメモリセルを複数ずつ順次選択
し、選択した複数のメモリセルの各々に第１の論理のデ
ータを書込み、複数のメモリセルからデータを読出し、
テスト回路から第１のレベルの信号が出力された場合は
複数のメモリは正常であると判定し、それ以外の場合は
複数のメモリセルは不良であると判定する。半導体記憶
装置のすべてのメモリセルについて判定した後、ダイシ
ングラインに沿って半導体ウェハを切断することによ
り、チップ領域を半導体ウェハから切出すとともに、信
号配線を切断して半導体記憶装置とテスト回路とを切離
す。

【００１５】この第１の半導体試験方法では、半導体記
憶装置とテスト回路を半導体ウェハ上のチップ領域内に
設け、半導体記憶装置とテスト回路をダイシングライン
上を通過する信号配線で接続したので、テスト終了後の
ダイシング時に半導体記憶装置とテスト回路を切離すこ
とができる。

【００１６】またこの発明の第２の半導体試験方法は、
半導体ウェハ上のダイシングラインで囲まれたチップ領
域内に形成され、複数ビット単位でデータの入出力が可
能な半導体記憶装置が正常であるか否かを試験する半導
体試験方法であって、半導体記憶装置からの複数ビット
の読出データが入力され、複数ビットの読出データがす
べて第１の論理である場合は第１のレベルの信号を出力
し、すべて第２の論理である場合は第２のレベルの信号
を出力し、それ以外の場合は出力ノードをハイインピー
ダンス状態にするテスト回路をダイシングライン上に設
け、半導体記憶装置とテスト回路を信号配線で接続す
る。次に、半導体記憶装置のメモリセルを複数ずつ順次
選択し、選択した複数のメモリセルの各々に第１の論理
のデータを書込み、複数のメモリセルからデータを読出
し、テスト回路から第１のレベルの信号が出力された場
合は複数のメモリは正常であると判定し、それ以外の場
合は複数のメモリセルは不良であると判定する。半導体
記憶装置のすべてのメモリセルについて判定した後、ダ
イシングラインに沿って半導体ウェハを切断することに
より、チップ領域を半導体ウェハから切出すとともに、
半導体記憶装置とテスト回路とを切離す。

【００１７】この第２の半導体試験方法では、半導体記
憶装置を半導体ウェハ上のチップ領域内に設け、テスト
回路をダイシングライン上に設け、半導体記憶装置とテ
スト回路を信号配線で接続したので、テスト終了後のダ
イシング時に半導体記憶装置とテスト回路を切離すこと
ができる。

【００１８】また、この発明の第１の半導体記憶装置
は、複数ビット単位でデータの入出力が可能で、選択さ
れた複数のメモリセルに第１の論理のデータを書込んだ
後、複数のメモリセルからデータを読出し、読出結果に
基づいて該複数のメモリセルが正常であるか否かを判定
するためのテストモードを有する半導体記憶装置であっ
て、複数のデータ入出力端子、テスト回路、第１のトラ
ンジスタ、および第２のトランジスタを備える。複数の
データ入出力端子は、複数ビットのデータの入出力を行
なうためのものである。テスト回路は、複数の入力ノー
ドを含み、複数の入力ノードに入力された複数ビットの
データがすべて第１の論理である場合は第１のレベルの
信号を出力し、すべて第２の論理である場合は第２のレ
ベルの信号を出力し、それ以外の場合は出力ノードをハ
イインピーダンス状態にする。複数の第１のトランジス
タは、複数のデータ入出力端子とテスト回路の複数の入
力ノードとの間にそれぞれ接続され、テストモードのデ
ータ読出時に導通する。複数の第２のトランジスタは、
テスト回路の複数の入力ノードと所定の電位のラインと
の間にそれぞれ接続され、テストモードの終了後に導通
する。

【００１９】この第１の半導体記憶装置では、上記テス
ト回路が設けられ、テストモードのデータ読出時に複数
のデータ入出力端子とテスト回路の間が導通し、通常動
作時は複数のデータ入出力端子とテスト回路の間が非導
通になる。したがって、テスト効率が向上するほか、通
常動作時はテスト回路は複数のデータ入出力端子から切
離されるので、テスト回路が半導体記憶装置の記憶動作
に悪影響を与えることがない。

【００２０】また好ましくは、テスト回路は、論理積回
路、論理和回路、第１の導電形式のトランジスタ、およ
び第２の導電形式のトランジスタを含む。論理積回路
は、複数の入力ノードを含み、複数の入力ノードはそれ
ぞれテスト回路の複数の入力ノードに接続される。論理
和回路は、複数の入力ノードを含み、複数の入力ノード
がそれぞれテスト回路の複数の入力ノードに接続され
る。第１の導電形式のトランジスタは、電源電位のライ
ンと出力ノードの間に接続され、その入力電極が論理積
回路の出力を受ける。第２の導電形式のトランジスタ
は、接地電位のラインと出力ノードの間に接続され、そ
の入力電極が論理和回路の出力を受ける。これによりテ
スト回路が容易に構成される。

【００２１】また好ましくは、テスト回路は、第１の導
電形式の複数のトランジスタ、および第２の導電形式の
複数のトランジスタを含む。第１の導電形式の複数のト
ランジスタは、電源電位のラインと出力ノードの間に直
列接続され、各々の入力電極がそれぞれテスト回路の複
数の入力ノードに接続される。第２の導電形式の複数の
トランジスタは、接地電位のラインと出力ノードの間に
直列接続され、各々の入力電極がそれぞれテスト回路の
複数の入力ノードに接続される。この場合は、テスト回
路の素子数が少なくて済む。

【００２２】また、この発明の第２の半導体記憶装置
は、Ｎビット単位でデータの入出力が可能で、選択され
た第１〜第Ｎのメモリセルに第１の論理のデータを書込
んだ後、該第１〜第Ｎのメモリセルからデータを読出
し、読出結果に基づいて該Ｎ個のメモリセルが正常であ
るか否かを判定するためのテストモードを有する半導体
記憶装置であって、第１〜第Ｎのデータ入出力端子、第
１〜第Ｎ−１の第１のゲート回路、第１〜第Ｎ−１の第
２のゲート回路、論理積回路、論理和回路、第１の導電
形式のトランジスタ、および第２の導電形式のトランジ
スタを備える。第１〜第Ｎのデータ入出力端子は、それ
ぞれ第１〜第Ｎのメモリセルに対応して設けられる。第
１〜第Ｎ−１の第１のゲート回路は、それぞれが第１〜
第Ｎ−１のメモリセルに対応して設けられ、テストモー
ド時は対応のメモリセルからの読出データを通過させ、
通常動作時は第１の論理のデータを出力する。第１〜第
Ｎ−１の第２のゲート回路は、それぞれが第１〜第Ｎ−
１のメモリセルに対応して設けられ、テストモード時は
対応のメモリセルからの読出データを通過させ、通常動
作時は第２の論理のデータを出力する。論理積回路は、
第Ｎのメモリセルからの読出データと第１〜第Ｎ−１の
第１のゲート回路の出力とを受ける。論理和回路は、第
Ｎのメモリセルからの読出データと第１〜第Ｎ−１の第
２のゲート回路の出力とを受ける。第１の導電形式のト
ランジスタは、電源電位のラインと第Ｎのデータ入出力
端子との間に接続され、その入力電極は論理積回路の出
力を受ける。第２の導電形式のトランジスタは、接地電
位のラインと第Ｎのデータ入出力端子との間の接続さ
れ、その入力電極は論理和回路の出力を受ける。

【００２３】この第２の半導体記憶装置では、論理積回
路、論理和回路、第１の導電形式のトランジスタおよび
第２の導電形式のトランジスタは、テストモード時はテ
スト回路を構成し、通常動作時は読出回路を構成する。
したがって、テスト回路を設けたことによる素子数の増
加が抑制される。

【００２４】また、この発明の第３の半導体記憶装置
は、Ｎビット単位でデータの入出力が可能で、選択され
た第１〜第Ｎのメモリセルに第１の論理のデータを書込
んだ後、該第１〜第Ｎのメモリセルからデータを読出
し、読出結果に基づいて該Ｎ個のメモリセルが正常であ
るか否かを判定するためのテストモードを有する半導体
記憶装置であって、第１〜第Ｎのデータ入出力端子、第
１の論理積回路、第２の論理和回路、第１のゲート回
路、第２のゲート回路、第２の論理積回路、第２の論理
和回路、第１の導電形式のトランジスタ、および第２の
導電形式のトランジスタを備える。第１〜第Ｎのデータ
入出力端子は、それぞれが第１〜第Ｎのメモリセルに対
応して設けられる。第１の論理積回路は、第１〜第Ｎ−
１のメモリセルからの読出データを受ける。第２の論理
和回路は、第１〜第Ｎ−１のメモリセルからの読出デー
タを受ける。第１のゲート回路は、テストモード時は第
１の論理積回路の出力データを通過させ、通常動作時は
第１の論理のデータを出力する。第２のゲート回路は、
テストモード時は第２の論理積回路の出力データを通過
させ、通常動作時は第２の論理のデータを出力する。第
２の論理積回路は、第Ｎのメモリセルからの読出データ
と第１のゲート回路の出力とを受ける。第２の論理和回
路は、第Ｎのメモリセルからの読出データと第２のゲー
ト回路の出力とを受ける。第１の導電形式のトランジス
タは、電源電位のラインと第Ｎのデータ入出力端子との
間に接続され、その入力電極は第２の論理積回路の出力
を受ける。第２の導電形式のトランジスタは、接地電位
のラインと第Ｎのデータ入出力端子との間の接続され、
その入力電極が第２の論理和回路の出力を受ける。

【００２５】この第３の半導体記憶装置では、テストモ
ード時は第１の論理積回路、第１の論理和回路、第１の
ゲート回路、第２のゲート回路、第２の論理積回路、第
２の論理和回路、第１の導電形式のトランジスタ、およ
び第２の導電形式のトランジスタがテスト回路を構成
し、通常動作時は第２の論理積回路、第２の論理和回
路、第１の導電形式のトランジスタ、および第２の導電
形式のトランジスタが読出回路を構成する。したがっ
て、テスト回路を設けたことによる素子数の増加が抑制
される。

【００２６】また、この発明の第４の半導体記憶装置
は、Ｎビット単位でデータの入出力が可能で、選択され
た第１〜第Ｎのメモリセルに第１の論理のデータを書込
んだ後、該第１〜第Ｎのメモリセルからデータを読出
し、読出結果に基づいて該Ｎ個のメモリセルが正常であ
るか否かを判定するためのテストモードを有する半導体
記憶装置であって、第１〜第Ｎのデータ入出力端子、第
１の導電形式の第１のトランジスタ、第２の導電形式の
第２のトランジスタ、第１の導電形式の第３のトランジ
スタ、第２の導電形式の第４のトランジスタ、論理積回
路、論理和回路、第１の導電形式の第５のトランジス
タ、第２の導電形式の第６のトランジスタを備える。第
１〜第Ｎのデータ入出力端子は、それぞれが第１〜第Ｎ
のメモリセルに対応して設けられる。第１の導電形式の
第１のトランジスタは、電源電位のラインと第１のノー
ドの間に接続され、テストモード時に非導通になる。第
２の導電形式の第２のトランジスタは、接地電位のライ
ンと第２のノードの間に接続され、テストモード時に非
導通になる。第１の導電形式の第３のトランジスタは、
第１のノードと第１のデータ入出力端子との間に接続さ
れ、その入力電極は第１のメモリセルからの読出データ
を受ける。第２の導電形式の第４のトランジスタは、第
２のノードと第１のデータ入出力端子との間に接続さ
れ、その入力電極が第１のメモリセルからの読出データ
を受ける。論理積回路は、第２〜第Ｎのメモリセルから
の読出データを受ける。論理和回路は、第２〜第Ｎのメ
モリセルからの読出データを受ける。第１の導電形式の
第５のトランジスタは、電源電位のラインと第１のノー
ドとの間に接続され、その入力電極は論理積回路の出力
を受ける。第２の導電形式の第６のトランジスタは、接
地電位のラインと第２のノードとの間に接続され、その
入力電極は論理和回路の出力を受ける。

【００２７】この第４の半導体記憶装置では、テストモ
ード時は第３〜第６のトランジスタ、論理積回路、およ
び論理和回路がテスト回路を構成し、通常動作時は第１
〜第４のトランジスタが読出回路を構成する。したがっ
て、テスト回路を設けたことによる素子数の増加が抑制
される。

【００２８】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１によ
る半導体試験装置の要部の構成を示す回路ブロック図で
ある。

【００２９】図１を参照して、この半導体試験装置は、
テスト回路１およびコンパレータ６を備え、テスト回路
１はＮＡＮＤゲート２、ＮＯＲゲート３、ＰチャネルＭ
ＯＳトランジスタ４およびＮチャネルＭＯＳトランジス
タ５を含む。ＮＡＮＤゲート２は、図１０に示した半導
体記憶装置１０２のデータ入出力ピンＩＯ１〜ＩＯ４か
ら出力された読出データＤ１〜Ｄ４を受ける。ＮＯＲゲ
ート３は、読出データＤ１〜Ｄ４を受ける。Ｐチャネル
ＭＯＳトランジスタ４は、電源電位Ｖｃｃのライン（以
下、電源ラインと称す）９０とテスト回路１の出力ノー
ドＮ１との間に接続され、そのゲートはＮＡＮＤゲート
２の出力を受ける。ＮチャネルＭＯＳトランジスタ５
は、出力ノードＮ１と接地電位ＧＮＤのライン（以下、
接地ラインと称す）９１との間に接続され、そのゲート
はＮＯＲゲート３の出力を受ける。テスト回路１の出力
ノードＮ１は、コンパレータ６の入力ノードに接続され
る。

【００３０】次に、テスト回路１の動作について説明す
る。４つの読出データＤ１〜Ｄ４がすべて「Ｈ」レベル
である場合は、ＮＡＮＤゲート２およびＮＯＲゲート３
の出力はともに「Ｌ」レベルとなり、ＰチャネルＭＯＳ
トランジスタ４が導通しＮチャネルＭＯＳトランジスタ
５が非導通となり、出力ノードＮ１は「Ｈ」レベルとな
る。

【００３１】また、４つの読出データＤ１〜Ｄ４がすべ
て「Ｌ」レベルである場合は、ＮＡＮＤゲート２および
ＮＯＲゲート３の出力はともに「Ｈ」レベルとなり、Ｐ
チャネルＭＯＳトランジスタ４が非導通となり、Ｎチャ
ネルＭＯＳトランジスタ５が導通し、出力ノードＮ１は
「Ｌ」レベルとなる。

【００３２】また、４つの読出データＤ１〜Ｄ４が同一
でない場合は、ＮＡＮＤゲート２の出力は「Ｈ」レベル
となりＮＯＲゲート３の出力は「Ｌ」レベルとなり、Ｍ
ＯＳトランジスタ４，５がともに非導通となり、出力ノ
ードＮ１はハイインピーダンス状態となる。

【００３３】次に、この半導体試験装置の動作について
説明する。半導体試験装置は、半導体記憶装置１０２の
メモリセルを４つ単位で選択し、選択した４つのメモリ
セルに同じデータを書込んだ後、４つのメモリセルから
データを読出す。そして、半導体試験装置は、コンパレ
ータ６によってテスト回路１の出力ノードＮ１の状態を
検出し、その検出結果に基づいて４つのメモリセルが正
常であるか否かを判定する。

【００３４】すなわち、半導体試験装置は、４つのメモ
リセルに書込んだデータが「Ｈ」レベルであり、４つの
メモリセルの読出データＤ１〜Ｄ４がともに「Ｈ」レベ
ルであり、テスト回路１の出力ノードＮ１が「Ｈ」レベ
ルである場合は、４つのメモリセルがともに正常である
と判定する。

【００３５】また、半導体試験装置は、４つのメモリセ
ルに書込んだデータが「Ｌ」レベルであり、４つのメモ
リセルの読出データＤ１〜Ｄ４がともに「Ｌ」レベルで
あり、テスト回路１の出力ノードＮ１が「Ｌ」レベルで
ある場合は、４つのメモリセルはともに正常であると判
定する。

【００３６】それ以外の場合、すなわち４つのメモリセ
ルに書込んだデータが「Ｈ」レベルでありテスト回路１
の出力ノードＮ１が「Ｌ」レベルである場合、４つのメ
モリセルに書込んだデータが「Ｌ」レベルであり、テス
ト回路１の出力ノードＮ１が「Ｈ」レベルである場合、
およびテスト回路１の出力ノードＮ１がハイインピーダ
ンス状態である場合は、半導体試験装置は４つのメモリ
セルのうちの少なくとも１つは不良であると判定する。

【００３７】この実施の形態では、４つの読出データＤ
１〜Ｄ４がすべて「Ｈ」レベルの場合は「Ｈ」レベルを
出力し、すべて「Ｌ」レベルの場合は「Ｌ」レベルを出
力し、それ以外の場合は出力ノードＮ１がハイインピー
ダンス状態となるテスト回路１を設けたので、同じデー
タを書込んだ４つのメモリセルからデータを読出した
後、テスト回路１の出力ノードＮ１の状態のみをコンパ
レータ６で検出すれば、４つのメモリセルが正常である
か否かを判定できる。したがって、読出データと等しい
数のコンパレータ１０１ａ〜１０１ｄが必要であった従
来に比べ、半導体試験装置の構成が簡単になるとともに
テスト効率の向上が図られる。

【００３８】［実施の形態２］図２は、この発明の実施
の形態２による半導体試験装置の要部の構成を示す回路
ブロック図である。

【００３９】図２を参照して、この半導体試験装置は、
テスト回路１０およびコンパレータ６を備え、テスト回
路１０はＰチャネルＭＯＳトランジスタ１１〜１４およ
びＮチャネルＭＯＳトランジスタ１５〜１８を含む。Ｐ
チャネルＭＯＳトランジスタ１１〜１４は、電源ライン
９０と出力ノードＮ１０の間に直列接続され、各々のゲ
ートはそれぞれ読出データＤ１〜Ｄ４を受ける。Ｎチャ
ネルＭＯＳトランジスタ１５〜１８は、接地ライン９１
と出力ノードＮ１０の間に直列接続され、各々のゲート
はそれぞれ読出データＤ１〜Ｄ４を受ける。テスト回路
１０の出力ノードＮ１０は、コンパレータ６の入力ノー
ドに接続される。

【００４０】次に、テスト回路１０の動作について説明
する。４つの読出データＤ１〜Ｄ４がすべて「Ｈ」レベ
ルである場合は、ＰチャネルＭＯＳトランジスタ１１〜
１４が非導通となりＮチャネルＭＯＳトランジスタ１５
〜１８が導通して、出力ノードＮ１０は「Ｌ」レベルと
なる。４つの読出データＤ１〜Ｄ４がすべて「Ｌ」レベ
ルである場合は、ＮチャネルＭＯＳトランジスタ１５〜
１８が非導通となりＰチャネルＭＯＳトランジスタ１１
〜１４が導通して、出力ノードＮ１０は「Ｈ」レベルと
なる。

【００４１】４つの読出データＤ１〜Ｄ４が同一でない
場合は、ＰチャネルＭＯＳトランジスタ１１〜１４のう
ちの少なくとも１つが非導通になりＮチャネルＭＯＳト
ランジスタ１５〜１８のうちの少なくとも１つが非導通
になり、出力ノードＮ１０はハイインピーダンス状態と
なる。書込データと出力ノードＮ１０のレベルが反対に
なるだけで他の動作は実施の形態１と同じであるので、
半導体試験装置の動作説明は省略される。

【００４２】この実施の形態では、実施の形態１と同じ
効果が得られるほか、実施の形態１に比べトランジスタ
数が少なくて済む。

【００４３】［実施の形態３］図３は、この発明の実施
の形態３による半導体試験装置の要部の構成を示す回路
ブロック図である。

【００４４】図３を参照して、この半導体試験装置は、
８つのデータ入出力ピンを有する半導体記憶装置の試験
装置であって、２つのテスト回路１ａ，１ｂおよび２つ
のコンパレータ６ａ，６ｂを備える。テスト回路１ａ，
１ｂの各々は、図１のテスト回路１と同じ回路である。
テスト回路１ａは、奇数番のデータ入出力ピンからの読
出データＤ１〜Ｄ４を受ける。テスト回路１ｂは、偶数
番のデータ入出力ピンからの読出データＤ１′〜Ｄ４′
を受ける。テスト回路１ａ，１ｂの出力ノードＮ１は、
それぞれコンパレータ６ａ，６ｂの入力ノードに接続さ
れる。

【００４５】次に、この半導体試験装置の動作について
説明する。半導体試験装置は、半導体記憶装置のメモリ
セルを８つ単位で選択し、選択したメモリセルＭＣ１〜
ＭＣ８のうちの奇数番のメモリセルＭＣ１，ＭＣ３，…
に同じデータ（たとえば「Ｈ」レベル）を書込むととも
に偶数番のメモリセルＭＣ２，ＭＣ４，…に奇数番のメ
モリセルＭＣ１，ＭＣ３，…と異なるデータ（この場合
は「Ｌ」レベル）を書込む。すなわち、半導体試験装置
は、半導体記憶装置のメモリアレイにチェッカパターン
を書込む。そして、半導体試験装置は、コンパレータ６
ａ，６ｂによってテスト回路１ａ，１ｂの出力ノードの
状態を検出し、その検出結果に基づいて８つのメモリセ
ルが正常であるか否かを判定する。

【００４６】すなわち、半導体試験装置は、奇数番のメ
モリセルＭＣ１，ＭＣ３，…に書込んだデータが「Ｈ」
レベルであり、偶数番のメモリセルＭＣ２，ＭＣ４，…
に書込んだデータが「Ｌ」レベルであり、テスト回路１
ａの出力ノードＮ１が「Ｈ」レベルであり、テスト回路
１ｂの出力ノードＮ１が「Ｌ」レベルである場合は、８
つのメモリセルＭＣ１〜ＭＣ８は正常であると判定す
る。

【００４７】また、半導体試験装置は、奇数番のメモリ
セルＭＣ１，ＭＣ３，…に書込んだデータが「Ｌ」レベ
ルであり偶数番のメモリセルＭＣ２，ＭＣ４，…に書込
んだデータが「Ｈ」レベルであり、テスト回路１ａの出
力ノードＮ１は「Ｌ」レベルでありテスト回路１ｂの出
力ノードＮ１が「Ｈ」レベルである場合は、８つのメモ
リセルＭＣ１〜ＭＣ８は正常であると判定する。

【００４８】それ以外の場合、たとえばテスト回路１
ａ，１ｂのうちの少なくとも一方の出力ノードＮ１がハ
イインピーダンス状態の場合は、半導体試験装置は８つ
のメモリセルＭＣ１〜ＭＣ８のうちの少なくとも１つが
不良であると判定する。

【００４９】この実施の形態では、実施の形態１と同じ
効果が得られるほか、チェッカパターンのテストが可能
となる。

【００５０】なお、この実施の形態では、図１のテスト
回路１を２つ用いたが、その代わりに図２のテスト回路
１０を２つ用いてもよいことは言うまでもない。

【００５１】［実施の形態４］図４は、この発明の実施
の形態４による半導体試験方法を説明するための一部破
断した平面図である。

【００５２】図４を参照して、この半導体試験方法で
は、半導体ウェハ２０の表面に多数のチップ領域２１が
マトリックス状に形成され、各チップ領域２１間は所定
幅の切り代を持つダイシングライン２２で区切られる。
各チップ領域２１の中央部に半導体記憶装置の内部回路
２３が設けられ、各チップ領域２１の端部に半導体記憶
装置のデータ入出力用のパッドＰ１〜Ｐ４と、図１のテ
スト回路１と、テスト用のパッドＰ０とが設けられる。

【００５３】内部回路２３とパッドＰ１〜Ｐ４の各々
は、信号配線２４で接続される。パッドＰ１〜Ｐ４の各
々とテスト回路１は、チップ領域２１外のダイシングラ
イン２２上を通過する信号配線２５で接続される。テス
ト回路１の出力ノードＮ１とパッドＰ０は、信号配線２
６で接続される。

【００５４】この状態でパッドＰ１〜Ｐ４，Ｐ０が図示
しない半導体試験装置に接続され、半導体記憶装置のテ
ストが行なわれる。半導体試験装置は、半導体記憶装置
のメモリセルを４つ単位で選択し、選択した４つのメモ
リセルに同じデータを書込んだ後、４つのメモリセルか
らデータを読出し、パッドＰ０の状態を検出する。そし
て、半導体試験装置は、書込データとパッドＰ０の状態
の検出結果に基づいて、４つのメモリセルが正常である
か否かを判定する。判定方法は実施の形態１で説明した
とおりである。

【００５５】半導体試験装置によるテストが終了した
後、半導体ウェハ２０はダイシングライン２２に沿って
切断され、チップ領域２１同士が切離されると同時に、
信号配線２５が切断されてパッドＰ１〜Ｐ４とテスト回
路１が切離される。

【００５６】切出されたチップ領域２１は、パッケージ
内に組込まれ、パッドＰ１〜Ｐ４は、それぞれデータ入
出力ピンＩＯ１〜ＩＯ４にワイヤリングされる。

【００５７】この実施の形態では、テスト回路１を各チ
ップ領域２１内に設けたので、半導体試験装置の構成が
簡単になるとともにテスト効率の向上が図られる。

【００５８】また、半導体ウェハ２０のダイシング時に
半導体記憶装置とテスト回路１が切離されるので、テス
ト回路１が半導体記憶装置の動作に悪影響を与えること
はない。

【００５９】なお、この実施の形態でも、テスト回路１
の代わりにテスト回路１０を設けてもよいことは言うま
でもない。

【００６０】［実施の形態５］図５は、この発明の実施
の形態５による半導体試験方法を説明するための一部破
断した平面図である。

【００６１】図５を参照して、この半導体試験方法で
は、半導体ウェハ２０の表面に多数のチップ領域２１が
マトリックス状に形成され、各チップ領域２１間は所定
幅の切り代を持つダイシングライン２２で区切られる。
各チップ領域２１の中央部に半導体記憶装置の内部回路
２３が設けられ、各チップ領域２１の端部に半導体記憶
装置のデータ入出力用のパッドＰ１〜Ｐ４およびその他
のパッドＰ５〜Ｐ８が設けられる。ダイシングライン２
２上にテスト回路１およびテスト用のパッドＰ０が設け
られる。

【００６２】内部回路２３とパッドＰ１〜Ｐ８の各々
は、信号配線２４で接続される。パッドＰ１〜Ｐ４の各
々とテスト回路１は、信号配線２５で接続される。テス
ト回路１とパッドＰ０は、信号配線２６で接続される。

【００６３】この状態でパッドＰ１〜Ｐ８，Ｐ０が図示
しない半導体試験装置に接続され、半導体記憶装置のテ
ストが行なわれる。

【００６４】半導体試験装置によるテストが終了した
後、半導体ウェハ２０はダイシングライン２２に沿って
切断され、チップ領域２１同士が切離されると同時に、
信号配線２５、テスト回路１およびパッドＰ０が切断さ
れて破壊される。

【００６５】切出されたチップ領域２１は、パッケージ
内に組込まれ、パッドＰ１〜Ｐ８はそれぞれ対応のピン
にワイヤリングされる。

【００６６】この実施の形態では、実施の形態４と同じ
効果が得られるほか、テスト回路１をダイシングライン
２２上に設けたので、実施の形態４に比べチップ面積の
縮小化が図られる。

【００６７】［実施の形態６］図６は、この発明の実施
の形態６による半導体記憶装置の構成を示す回路図であ
る。

【００６８】図６を参照して、この半導体記憶装置は、
半導体ウェハ上に形成されていて、図１で示したテスト
回路１、ＮチャネルＭＯＳトランジスタ３１〜３８、デ
ータ入出力用のパッドＰ１〜Ｐ４、テスト用のパッドＰ
９〜Ｐ１１を備える。ＮチャネルＭＯＳトランジスタ３
１〜３４は、それぞれパッドＰ１〜Ｐ４とテスト回路１
の入力ノードＮ１１〜Ｎ１４との間に接続され、各々の
ゲートはともにパッドＰ１０に接続される。Ｎチャネル
ＭＯＳトランジスタ３５〜３８は、それぞれテスト回路
１の入力ノードＮ１１〜Ｎ１４と接地ライン９１との間
に接続され、各々のゲートはともにパッドＰ１１に接続
される。パッドＰ９は、テスト回路１の出力ノードＮ１
に接続される。

【００６９】次に、この半導体記憶装置の使用方法につ
いて説明する。パッドＰ１〜Ｐ１１が図示しない半導体
試験装置に接続される。半導体試験装置は、まず、パッ
ドＰ１０に「Ｌ」レベルの信号を与えてＮチャネルＭＯ
Ｓトランジスタ３１〜３４を非導通にするとともに、パ
ッドＰ１１に「Ｈ」レベルの信号を与えてＮチャネルＭ
ＯＳトランジスタ３５〜３８を導通させて、テスト回路
１とデータ入出力用のパッドＰ１〜Ｐ４とを切離す。こ
の状態で半導体試験装置は、メモリセルを４つ単位で選
択し、選択した４つのメモリセルに同じデータを書込
む。

【００７０】次いで、半導体試験装置は、パッドＰ１０
に「Ｈ」レベルの信号を与えてＮチャネルＭＯＳトラン
ジスタ３１〜３４を導通させるとともに、パッドＰ１１
に「Ｌ」レベルの信号を与えてＮチャネルＭＯＳトラン
ジスタ３５〜３８を非導通にして、テスト回路１とデー
タ入出力用のパッドＰ１〜Ｐ４とを結合させる。この状
態で半導体試験装置は、データの読出しを行ない、書込
データとパッドＰ９の状態とを比較し、４つのメモリセ
ルが正常であるか否かを判定する。判定方法は実施の形
態１で説明したとおりである。

【００７１】半導体試験装置によるテストが終了した
後、ダイシングが行なわれ半導体記憶装置が切出され
る。切出された半導体記憶装置はパッケージ内に組込ま
れ、データ入出力用のパッドＰ１〜Ｐ４はそれぞれデー
タ入出力ピンＩＯ１〜ＩＯ４にワイヤリングされる。ま
た、このときパッドＰ１０は接地ライン９１に接続され
てテスト回路１がパッドＰ１〜Ｐ４から切離されるとと
もに、パッドＰ１１が電源ライン９０に接続されてテス
ト回路１の入力ノードＮ１１〜Ｎ１４が接地され、テス
ト回路１がフローティング状態になるのが防止される。

【００７２】この実施の形態では、テスト回路１を半導
体記憶装置内に設けたので、半導体試験装置の構成が簡
単になるともにテスト効率の向上が図られる。

【００７３】なお、この実施の形態でも、テスト回路１
の代わりにテスト回路１０を設けてもよいことは言うま
でもない。

【００７４】［実施の形態７］図７は、この発明の実施
の形態７による半導体記憶装置の要部の構成を示す回路
図である。

【００７５】図７を参照して、この半導体記憶装置は、
テスト信号ＴＥＳＴによって制御されるゲート回路４０
と、出力許可信号／ＯＥによって制御されるテスト回路
５１とを備える。

【００７６】ゲート回路４０は、インバータ４１〜４
４、ＮＡＮＤゲート４５〜４７およびＮＯＲゲート４８
〜５０を含む。選択されたメモリセルからの読出データ
Ｄ２〜Ｄ４は、それぞれインバータ４１〜４３を介して
ＮＡＮＤゲート４５〜４７の一方入力ノードおよびＮＯ
Ｒゲート４８〜５０の一方入力ノードに入力される。テ
スト信号ＴＥＳＴは、ＮＡＮＤゲート４５〜４７の他方
ノードに直接入力されるとともに、インバータ４４を介
してＮＯＲゲート４８〜５０の他方入力ノードに入力さ
れる。

【００７７】テスト信号ＴＥＳＴが活性化レベルの
「Ｈ」レベルの場合は、ＮＡＮＤゲート４５〜４７の各
々はインバータ４１〜４３の出力に対してインバータと
して動作し、ＮＯＲゲート４８〜５０の各々もインバー
タ４１〜４３の出力に対してインバータとして動作す
る。したがって、この場合は、読出データＤ２〜Ｄ４の
レベルがテスト回路５１にそのまま伝達される。

【００７８】また、テスト信号ＴＥＳＴが非活性化レベ
ルの「Ｌ」レベルの場合は、ＮＡＮＤゲート４５〜４７
の出力はすべて「Ｈ」レベルに固定されるとともにＮＯ
Ｒゲート４８〜５０の出力がすべて「Ｌ」レベルに固定
され、読出データＤ２〜Ｄ４のレベルはテスト回路５１
に伝達されない。

【００７９】テスト回路５１は、インバータ５２、ＮＡ
ＮＤゲート５３、ＮＯＲゲート５４、ＰチャネルＭＯＳ
トランジスタ５５およびＮチャネルＭＯＳトランジスタ
５６を含む。出力許可信号／ＯＥは、インバータ５２に
入力される。ＮＡＮＤゲート５３は、インバータ５２、
読出データＤ１およびＮＡＮＤゲート４５〜４７の出力
を受ける。ＮＯＲゲート５４は、読出データＤ１、ＮＯ
Ｒゲート４８〜５０の出力および書込許可信号／ＯＥを
受ける。ＰチャネルＭＯＳトランジスタ５５は、電源ラ
イン９０と出力ノードＮ５１の間に接続され、そのゲー
トはＮＡＮＤゲート５３の出力を受ける。ＮチャネルＭ
ＯＳトランジスタ５６は、出力ノードＮ５１と接地ライ
ン９１の間に接続され、そのゲートはＮＯＲゲート５４
の出力を受ける。出力ノードＮ５１は、データ入出力ピ
ンＩＯ１に接続される。

【００８０】出力許可信号／ＯＥが活性化レベルの
「Ｌ」レベルの場合は、ＮＡＮＤゲート５３は読出デー
タＤ１およびＮＡＮＤゲート４５〜４７の出力の論理積
信号の反転信号を出力し、ＮＯＲゲート５４は読出デー
タＤ１およびＮＯＲゲート４８〜５０の出力の論理和信
号の反転信号を出力する。

【００８１】出力許可信号／ＯＥが非活性化レベルの
「Ｈ」レベルの場合は、ＮＡＮＤゲート５３の出力は
「Ｈ」レベルに固定されＮＯＲゲート５４の出力は
「Ｌ」レベルに固定され、ＭＯＳトランジスタ５５，５
６はともに非導通になり、データ入出力ピンＩＯ１はハ
イインピーダンス状態に固定される。

【００８２】次に、この半導体記憶装置の使用方法につ
いて説明する。テスト時に、この半導体記憶装置は半導
体試験装置に接続される。半導体試験装置は、まず、テ
スト信号ＴＥＳＴを非活性化レベルの「Ｌ」レベルにし
てゲート回路４０を非導通にするとともに、出力許可信
号／ＯＥを非活性化レベルの「Ｈ」レベルにしてテスト
回路５１を非活性化させる。この状態で半導体試験装置
は、メモリセルを４つ単位で選択し、選択した４つのメ
モリセルに同じデータを書込む。

【００８３】次いで、半導体試験装置は、テスト信号Ｔ
ＥＳＴを活性化レベルの「Ｈ」レベルにしてゲート回路
４０を導通させるとともに、出力許可信号／ＯＥを活性
化レベルの「Ｈ」レベルにしてテスト回路５１を活性化
させる。このとき、図７の回路は図１のテスト回路１と
等価になる。

【００８４】この状態で半導体試験装置は、データの読
出しを行ない、書込データとデータ入出力ピンＩＯ１の
状態とを比較し、４つのメモリセルが正常であるか否か
を判定する。判定方法は、実施の形態１で説明したとお
りである。

【００８５】半導体試験装置によるテストが終了する
と、テスト信号ＴＥＳＴは非活性化レベルの「Ｌ」レベ
ルに固定され、ゲート回路４０は非導通状態に固定され
る。データ書込時は、出力許可信号／ＯＥが非活性化レ
ベルの「Ｈ」レベルとなり、テスト回路５１は非活性化
され、データ入出力ピンＩＯ１はハイインピーダンス状
態となる。データ読出時は、出力許可信号／ＯＥは活性
化レベルの「Ｈ」レベルとなる。このときＮＡＮＤゲー
ト５３およびＮＯＲゲート５４は、それぞれ読出データ
Ｄ１に対してインバータとして動作する。

【００８６】読出データＤ１が「Ｈ」レベルの場合は、
ＮＡＮＤゲート５３およびＮＯＲゲート５４の出力はと
もに「Ｌ」レベルとなり、ＰチャネルＭＯＳトランジス
タ５５が導通しＮチャネルＭＯＳトランジスタ５６は非
導通となり、データ入出力ピンＩＯ１は「Ｈ」レベルと
なる。読出データＤ１が「Ｌ」レベルの場合は、ＮＡＮ
Ｄゲート５３およびＮＯＲゲート５４の出力はともに
「Ｈ」レベルとなり、ＰチャネルＭＯＳトランジスタ５
５が非導通となりＮチャネルＭＯＳトランジスタ５６が
導通し、データ入出力ピンＩＯ１は「Ｌ」レベルとな
る。

【００８７】この実施の形態では、テスト回路５１を半
導体記憶装置内に設けたので、半導体試験装置の構成の
簡単化およびテスト効率の向上が図られる。

【００８８】また、テスト回路５１が出力回路を兼ねる
ので、テスト回路５１を設けたことによる半導体記憶装
置の構成の複雑化が抑制される。

【００８９】［実施の形態８］図８は、この発明の実施
の形態８による半導体記憶装置の要部の構成を示す回路
図である。この回路は図７の回路を整理して素子数を減
らしたものである。

【００９０】図８を参照して、この半導体記憶装置は、
ＮＡＮＤゲート６０〜６２、ＮＯＲゲート６３〜６５、
インバータ６６，６７、ＰチャネルＭＯＳトランジスタ
６８およびＮチャネルＭＯＳトランジスタ６９を含む。
ＮＡＮＤゲート６０およびＮＯＲゲート６３は、ともに
読出データＤ２〜Ｄ４を受ける。ＮＡＮＤゲート６０お
よびＮＯＲゲート６３の出力は、それぞれＮＡＮＤゲー
ト６１の一方入力ノードおよびＮＯＲゲート６４の一方
入力ノードに入力される。テスト信号ＴＥＳＴは、ＮＡ
ＮＤゲート６１の他方入力ノードに直接入力されるとと
もに、インバータ６６を介してＮＯＲゲート６４の他方
入力ノードに入力される。

【００９１】出力許可信号／ＯＥはインバータ６７に入
力される。ＮＡＮＤゲート６２は、インバータ６７の出
力、読出データＤ１およびＮＡＮＤゲート６１の出力を
受ける。ＮＯＲゲート６５は、出力許可信号／ＯＥ、読
出データＤ１およびＮＯＲゲート６４の出力を受ける。
ＰチャネルＭＯＳトランジスタ６８は、電源ライン９０
と出力ノードＮ６０の間に接続され、そのゲートはＮＡ
ＮＤゲート６２の出力を受ける。ＮチャネルＭＯＳトラ
ンジスタ６９は、出力ノードＮ６０と接地ライン９１の
間に接続され、そのゲートはＮＯＲゲート６５の出力を
受ける。出力ノードＮ６０はデータ入出力ピンＩＯ１に
接続される。

【００９２】テスト信号ＴＥＳＴが活性化レベルの
「Ｈ」レベルの場合は、ＮＡＮＤゲート６１はＮＡＮＤ
ゲート６０の出力に対してインバータとして動作し、Ｎ
ＯＲゲート６４はＮＯＲゲート６３の出力に対してイン
バータとして動作する。したがって、この場合は読出デ
ータＤ２〜Ｄ４の論理積信号がＮＡＮＤゲート６２に入
力され、読出データＤ２〜Ｄ４の論理和信号がＮＯＲゲ
ート６５に入力される。

【００９３】テスト信号ＴＥＳＴが非活性化レベルの
「Ｌ」レベルの場合は、ＮＡＮＤゲート６１の出力が
「Ｈ」レベルに固定されるとともにＮＯＲゲート６４の
出力が「Ｌ」レベルに固定され、読出データＤ２〜Ｄ４
の論理積信号および論理和信号はＮＡＮＤゲート６２お
よびＮＯＲゲート６５に伝達されない。

【００９４】出力許可信号／ＯＥが活性化レベルの
「Ｌ」レベルの場合は、ＮＡＮＤゲート６２は読出デー
タＤ１およびＮＡＮＤゲート６１の出力の論理積信号の
反転信号を出力し、ＮＯＲゲート６５は読出データＤ１
とＮＯＲゲート６４の出力の論理和信号の反転信号を出
力する。

【００９５】出力許可信号／ＯＥが非活性化レベルの
「Ｈ」レベルの場合は、ＮＡＮＤゲート６２の出力が
「Ｈ」レベルに固定されＮＯＲゲート６５の出力が
「Ｌ」レベルに固定され、ＭＯＳトランジスタ６８，６
９はともに非導通になって、データ入出力ピンＩＯ１は
ハイインピーダンス状態に固定される。

【００９６】次に、この半導体記憶装置の使用方法につ
いて説明する。テスト時に、この半導体記憶装置は半導
体試験装置に接続される。半導体試験装置は、まず、テ
スト信号ＴＥＳＴを非活性化レベルの「Ｌ」レベルにし
てＮＡＮＤゲート６１、ＮＯＲゲート６４およびインバ
ータ６６で構成されるゲート回路を非導通にするととも
に、出力許可信号／ＯＥを非活性化レベルの「Ｈ」レベ
ルにしてＭＯＳトランジスタ６８，６９を非導通にす
る。この状態で半導体試験装置は、メモリセルを４つ単
位で選択し、選択した４つのメモリセルに同じデータを
書込む。

【００９７】次いで、半導体試験装置は、テスト信号Ｔ
ＥＳＴを活性化レベルの「Ｈ」レベルにしてＮＡＮＤゲ
ート６１、ＮＯＲゲート６４およびインバータ６６で構
成されるゲート回路を導通させるとともに、出力許可信
号／ＯＥを活性化レベルの「Ｌ」レベルにする。このと
き、図８の回路は図１のテスト回路１と等価になる。

【００９８】この状態で半導体試験装置は、データの読
出しを行ない、書込データとデータ入出力ピンＩＯ１の
状態とを比較し、４つのメモリセルが正常であるか否か
を判定する。判定方法は、実施の形態１で説明したとお
りである。

【００９９】半導体試験装置によるテストが終了する
と、テスト信号ＴＥＳＴは非活性化レベルの「Ｌ」レベ
ルに固定され、ＮＡＮＤゲート６１およびＮＯＲゲート
６４の出力は、それぞれ「Ｈ」レベルおよび「Ｌ」レベ
ルに固定される。

【０１００】データ書込時は、出力許可信号／ＯＥは非
活性化レベルの「Ｈ」レベルとなり、ＭＯＳトランジス
タ６８，６９が非導通になってデータ入出力ピンＩＯ１
はハイインピーダンス状態となる。データ読出時は、出
力許可信号／ＯＥは活性化レベルの「Ｌ」レベルとな
る。このときＮＡＮＤゲート６２およびＮＯＲゲート６
５は、それぞれ読出データＤ１に対してインバータとし
て動作する。

【０１０１】読出データＤ１が「Ｈ」レベルの場合は、
ＮＡＮＤゲート６２およびＮＯＲゲート６５の出力はと
もに「Ｌ」レベルとなり、ＰチャネルＭＯＳトランジス
タ６８が導通しＮチャネルＭＯＳトランジスタ６９は非
導通となり、データ入出力ピンＩＯ１は「Ｈ」レベルと
なる。読出データＤ１が「Ｌ」レベルの場合は、ＮＡＮ
Ｄゲート６２およびＮＯＲゲート６５の出力はともに
「Ｈ」レベルとなり、ＰチャネルＭＯＳトランジスタ６
８が非導通となりＮチャネルＭＯＳトランジスタ６９が
導通し、データ入出力ピンＩＯ１は「Ｌ」レベルとな
る。

【０１０２】この実施の形態では、実施の形態７と同じ
効果が得られるほか、実施の形態７よりも素子数が少な
くなりレイアウト面積が小さくなる。

【０１０３】［実施の形態９］図９は、この発明の実施
の形態９による半導体記憶装置の要部の構成を示す回路
図である。

【０１０４】図９を参照して、この半導体記憶装置は、
ＮＡＮＤゲート７０，７１、ＮＯＲゲート７２，７３、
インバータ７４，７５、ＰチャネルＭＯＳトランジスタ
７６〜７８およびＮチャネルＭＯＳトランジスタ７９〜
８１を含む。出力許可信号／ＯＥおよびテスト信号ＴＥ
ＳＴは、それぞれインバータ７４，７５に入力される。
ＮＡＮＤゲート７０およびＮＯＲゲート７２は、ともに
読出データＤ２〜Ｄ４を受ける。ＮＡＮＤゲート７１
は、読出データＤ１およびインバータ７４の出力を受け
る。ＮＯＲゲート７３は、読出データＤ１および出力許
可信号／ＯＥを受ける。

【０１０５】ＰチャネルＭＯＳトランジスタ７６は、電
源ライン９０とノードＮ７１の間に接続され、そのゲー
トはＮＡＮＤゲート７０の出力を受ける。ＰチャネルＭ
ＯＳトランジスタ７７は、電源ライン９０とノードＮ７
１の間に接続され、そのゲートはテスト信号ＴＥＳＴを
受ける。ＰチャネルＭＯＳトランジスタ７８は、ノード
Ｎ７１と出力ノードＮ７０の間に接続され、そのゲート
はＮＡＮＤゲート７１の出力を受ける。

【０１０６】ＮチャネルＭＯＳトランジスタ７９は、接
地ライン９１とノードＮ７２の間に接続され、そのゲー
トはＮＯＲゲート７２の出力を受ける。ＮチャネルＭＯ
Ｓトランジスタ８０は、接地ライン９１とノードＮ７２
の間に接続され、そのゲートはインバータ７５の出力を
受ける。ＮチャネルＭＯＳトランジスタ８１は、ノード
Ｎ７２と出力ノードＮ７０の間に接続され、そのゲート
はＮＯＲゲート７３の出力を受ける。出力ノードＮ７０
はデータ入出力ピンＩＯ１に接続される。

【０１０７】テスト信号ＴＥＳＴが活性化レベルの
「Ｈ」レベルの場合は、ＭＯＳトランジスタ７７，８０
はともに非導通になり、テスト信号ＴＥＳＴが非活性化
レベルの「Ｌ」レベルの場合はＭＯＳトランジスタ７
７，８０はともに導通する。

【０１０８】出力許可信号／ＯＥが活性化レベルの
「Ｌ」レベルの場合は、ＮＡＮＤゲート７１およびＮＯ
Ｒゲート７３は、それぞれ読出データＤ１に対してイン
バータとして動作する。出力許可信号／ＯＥが非活性化
レベルの「Ｈ」レベルの場合は、ＮＡＮＤゲート７１の
出力は「Ｈ」レベルとなりＮＯＲゲート７３の出力が
「Ｌ」レベルとなり、ＭＯＳトランジスタ７８，８１は
ともに非導通になって、データ入出力ピンＩＯ１はハイ
インピーダンス状態となる。

【０１０９】次に、この半導体記憶装置の使用方法につ
いて説明する。テスト時に、この半導体記憶装置は半導
体試験装置に接続される。半導体試験装置は、まず、出
力許可信号／ＯＥを非活性化レベルの「Ｈ」レベルにし
てＭＯＳトランジスタ７８，８１を非導通にする。この
状態で半導体試験装置は、メモリセルを４つ単位で選択
し、選択した４つのメモリセルに同じデータを書込む。

【０１１０】次いで、半導体試験装置は、出力許可信号
／ＯＥを活性化レベルの「Ｌ」レベルにしてＮＡＮＤゲ
ート７１、ＮＯＲゲート７３およびインバータ７４で構
成されるゲート回路を導通させるとともに、テスト信号
ＴＥＳＴを活性化レベルの「Ｈ」レベルにしてＭＯＳト
ランジスタ７７，８０を非導通にする。このとき、図９
の回路は図１のテスト回路１と等価になる。

【０１１１】すなわち、読出データＤ１〜Ｄ４がすべて
「Ｈ」レベルである場合は、ＮＡＮＤゲート７０，７１
およびＮＯＲゲート７２，７３の出力はすべて「Ｌ」レ
ベルとなり、ＭＯＳトランジスタ７６，７８が導通しＭ
ＯＳトランジスタ７９，８１が非導通となり、出力ノー
ドＮ７０は「Ｈ」レベルになる。

【０１１２】読出データＤ１〜Ｄ４がすべて「Ｌ」レベ
ルである場合は、ＮＡＮＤゲート７０，７１およびＮＯ
Ｒゲート７２，７３がすべて「Ｈ」レベルとなり、ＭＯ
Ｓトランジスタ７６，７８が非導通となりＭＯＳトラン
ジスタ７９，８１が導通し、出力ノードＮ７０は「Ｌ」
レベルになる。

【０１１３】読出データＤ２〜Ｄ４が同一でない場合
は、ＮＡＮＤゲート７０の出力が「Ｈ」レベルになり、
ＮＯＲゲート７２の出力が「Ｌ」レベルとなり、ＭＯＳ
トランジスタ７６，７９が非導通になる。したがって、
この場合は読出データＤ１に関係なく、出力ノードＮ７
０はハイインピーダンス状態となる。

【０１１４】読出データＤ２〜４がすべて「Ｈ」レベル
であり読出データＤ１が「Ｌ」レベルである場合は、Ｎ
ＡＮＤゲート７０およびＮＯＲゲート７２の出力はとも
に「Ｌ」レベルとなり、ＮＡＮＤゲート７１およびＮＯ
Ｒゲート７３の出力がともに「Ｈ」レベルとなり、ＭＯ
Ｓトランジスタ７６，８１が導通しＭＯＳトランジスタ
７８，７９が非導通になり、出力ノードＮ７０はハイイ
ンピーダンス状態となる。

【０１１５】読出データＤ２〜Ｄ４がすべて「Ｌ」レベ
ルであり読出データＤ１が「Ｈ」レベルである場合は、
ＮＡＮＤゲート７０およびＮＯＲゲート７２の出力はと
もに「Ｈ」レベルとなり、ＮＡＮＤゲート７１およびＮ
ＯＲゲート７３の出力がともに「Ｌ」レベルとなり、Ｍ
ＯＳトランジスタ７６，８１が非導通になりＭＯＳトラ
ンジスタ７８，７９が導通し、出力ノードＮ７０はハイ
インピーダンス状態となる。

【０１１６】この状態で半導体試験装置は、データの読
出しを行ない、書込データとデータ入出力ピンＩＯ１の
状態とを比較し、４つのメモリセルが正常であるか否か
を判定する。判定方法は実施の形態１で説明したとおり
である。

【０１１７】半導体試験装置によるテストが終了する
と、テスト信号ＴＥＳＴは非活性化レベルの「Ｌ」レベ
ルに固定され、ＭＯＳトランジスタ７７，８０は導通す
る。したがって、読出データＤ２〜Ｄ４に関係なく、ノ
ードＮ１に電源電位Ｖｃｃが与えられ、ノードＮ２に接
地電位ＧＮＤが与えられる。

【０１１８】データ書込時は、出力許可信号／ＯＥは非
活性化レベルの「Ｈ」レベルとなり、ＭＯＳトランジス
タ７８，８１が非導通になってデータ入出力ピンＩＯ１
はハイインピーダンス状態となる。データ読出時は、出
力許可信号／ＯＥは活性化レベルの「Ｌ」レベルとな
り、ＮＡＮＤゲート７１およびＮＯＲゲート７３は、そ
れぞれ読出データＤ１に対してインバータとして動作す
る。

【０１１９】読出データＤ１が「Ｈ」レベルの場合は、
ＮＡＮＤゲート７１およびＮＯＲゲート７３の出力はと
もに「Ｌ」レベルとなり、ＭＯＳトランジスタ７８が導
通し、ＭＯＳトランジスタ８１が非導通となりデータ入
出力ピンＩＯ１は「Ｈ」レベルとなる。読出データＤ１
が「Ｌ」レベルの場合は、ＮＡＮＤゲート７１およびＮ
ＯＲゲート７３の出力はともに「Ｈ」レベルとなり、Ｍ
ＯＳトランジスタ７８が非導通となりＭＯＳトランジス
タ８１が導通し、データ入出力ピンＩＯ１は「Ｌ」レベ
ルとなる。

【０１２０】この実施の形態では、実施の形態８と同じ
効果が得られるほか、読出データＤ１〜Ｄ４が確定して
からデータ入出力ピンＩＯ１の状態が確定するまでの遅
延時間が、テストモード時と通常動作時で等しくなると
いう長所がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体試験装
置の要部の構成を示す回路ブロック図である。

【図２】 この発明の実施の形態２による半導体試験装
置の要部の構成を示す回路ブロック図である。

【図３】 この発明の実施の形態３による半導体試験装
置の要部の構成を示す回路ブロック図である。

【図４】 この発明の実施の形態４による半導体試験方
法を説明するための一部破断した平面図である。

【図５】 この発明の実施の形態５による半導体試験方
法を説明するための一部破断した平面図である。

【図６】 この発明の実施の形態６による半導体記憶装
置の要部の構成を示す回路図である。

【図７】 この発明の実施の形態７による半導体記憶装
置の要部の構成を示す回路図である。

【図８】 この発明の実施の形態８による半導体記憶装
置の要部の構成を示す回路図である。

【図９】 この発明の実施の形態９による半導体記憶装
置の要部の構成を示す回路図である。

【図１０】 従来の半導体試験装置の構成およびその使
用状態を示すブロック図である。

【符号の説明】

１，１０，５１ テスト回路、２，４５〜４７，５３，
６０〜６２，７０ ＮＡＮＤゲート、３，４８〜５０，
５４，６３〜６５，７２，７３ ＮＯＲゲート、４，１
１〜１４，５５，６８，７６〜７８ ＰチャネルＭＯＳ
トランジスタ、５，１５〜１８，３５〜３８，５６，６
９，７９〜８１ ＮチャネルＭＯＳトランジスタ、６，
１０１ コンパレータ、２０ 半導体ウェハ、２１ チ
ップ領域、２２ ダイシングライン、２３ 内部回路、
２４〜２６ 信号配線、４０ ゲート回路、４１〜４
４，５２，６６，６７，７４，７５ インバータ、９０
電源ライン、９１ 接地ライン、１００ 半導体試験
装置、１０２ 半導体記憶装置、１０３ 同軸線、Ｐ０
〜Ｐ８，Ｐ９〜Ｐ１１ パッド、ＩＯ１〜ＩＯ４ デー
タ入出力ピン。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 複数ビット単位でデータの入出力が可能
   な半導体記憶装置の選択された複数のメモリセルに第１
   の論理のデータを書込んだ後、該複数のメモリセルから
   データを読出し、読出結果に基づいて該複数のメモリセ
   ルが正常であるか否かを判定する半導体試験装置であっ
   て、 前記複数のメモリセルからの複数ビットの読出データが
   入力され、該複数ビットの読出データがすべて第１の論
   理である場合は第１のレベルの信号を出力し、すべて第
   ２の論理である場合は第２のレベルの信号を出力し、そ
   れ以外の場合は出力ノードをハイインピーダンス状態に
   するテスト回路、および前記テスト回路の出力ノードに
   接続され、前記テスト回路から第１のレベルの信号が出
   力された場合は前記複数のメモリセルが正常であると判
   定し、それ以外の場合は前記複数のメモリセルが不良で
   あると判定する判定回路を備える、半導体試験装置。
2. 【請求項２】 前記テスト回路は、 前記複数ビットの読出データが入力される論理積回路、 前記複数ビットの読出データが入力される論理和回路、 電源電位のラインと前記出力ノードの間に接続され、そ
   の入力電極が前記論理積回路の出力を受ける第１の導電
   形式のトランジスタ、および接地電位のラインと前記出
   力ノードの間に接続され、その入力電極が前記論理和回
   路の出力を受ける第２の導電形式のトランジスタを含
   む、請求項１に記載の半導体試験装置。
3. 【請求項３】 前記テスト回路は、 電源電位のラインと前記出力ノードの間に直列に接続さ
   れ、各々の入力電極がそれぞれ前記複数ビットの読出デ
   ータを受ける第１の導電形式の複数のトランジスタ、お
   よび接地電位のラインと前記出力ノードの間に直列接続
   され、各々の入力電極がそれぞれ前記複数ビットの読出
   データを受ける第２の導電形式の複数のトランジスタを
   含む、請求項１に記載の半導体試験装置。
4. 【請求項４】 前記テスト回路は、半導体ウェハ上のダ
   イシングラインで囲まれたチップ領域内に前記半導体記
   憶装置とともに形成され、 前記半導体記憶装置と前記テスト回路は、前記ダイシン
   グライン上を通過する信号配線によって接続される、請
   求項１ないし３のいずれかに記載の半導体試験装置。
5. 【請求項５】 前記半導体記憶装置は、半導体ウェハ上
   のダイシングラインで囲まれたチップ領域内に形成さ
   れ、 前記テスト回路は前記ダイシングライン上に形成され
   る、請求項１ないし３のいずれかに記載の半導体試験装
   置。
6. 【請求項６】 ２Ｎビット単位（Ｎは自然数である）で
   データの入出力が可能な半導体記憶装置の選択された２
   Ｎ個のメモリセルのうちのＮ個のメモリセルに第１の論
   理のデータを書込むとともに他のＮ個のメモリセルに第
   ２の論理のデータを書込んだ後、該２Ｎ個のメモリセル
   のデータを読出し、読出結果に基づいて該２Ｎ個のメモ
   リセルが正常であるか否かを判定する半導体試験装置で
   あって、 前記第１の論理のデータが書込まれたＮ個のメモリセル
   からのＮビットの読出データが入力され、該Ｎビットの
   読出データがすべて第１の論理である場合は第１のレベ
   ルの信号を出力し、すべて第２の論理である場合は第２
   のレベルの信号を出力し、それ以外の場合は出力ノード
   をハイインピーダンス状態にする第１のテスト回路、 前記第２の論理のデータが書込まれたＮ個のメモリセル
   からのＮビットの読出データが入力され、該Ｎビットの
   読出データがすべて第１の論理である場合は第１のレベ
   ルの信号を出力し、すべて第２の論理である場合は第２
   のレベルの信号を出力し、それ以外の場合は出力ノード
   をハイインピーダンス状態にする第２のテスト回路、お
   よび前記第１および第２のテスト回路の出力ノードに接
   続され、前記第１のテスト回路から第１のレベルの信号
   が出力され、かつ前記第２のテスト回路から第２のレベ
   ルの信号が出力された場合は前記２Ｎ個のメモリセルが
   正常であると判定し、それ以外の場合は前記２Ｎ個のメ
   モリセルが不良であると判定する判定回路を備える、半
   導体試験装置。
7. 【請求項７】 半導体ウェハ上のダイシングラインで囲
   まれたチップ領域内に形成され、複数ビット単位でデー
   タの入出力が可能な半導体記憶装置が正常であるか否か
   を試験する半導体試験方法であって、 前記半導体記憶装置からの複数ビットの読出データが入
   力され、該複数ビットの読出データがすべて第１の論理
   である場合は第１のレベルの信号を出力し、すべて第２
   の論理である場合は第２のレベルの信号を出力し、それ
   以外の場合は出力ノードをハイインピーダンス状態にす
   るテスト回路を前記半導体記憶装置とともに前記チップ
   領域内に設け、 前記半導体記憶装置と前記テスト回路を前記ダイシング
   ライン上を通過する信号配線で接続し、 前記半導体記憶装置のメモリセルを複数ずつ順次選択
   し、選択した複数のメモリセルの各々に第１の論理のデ
   ータを書込み、該複数のメモリセルからデータを読出
   し、前記テスト回路から第１のレベルの信号が出力され
   た場合は前記複数のメモリは正常であると判定し、それ
   以外の場合は前記複数のメモリセルは不良であると判定
   し、 前記半導体記憶装置のすべてのメモリセルについて判定
   した後、前記ダイシングラインに沿って前記半導体ウェ
   ハを切断することにより、前記チップ領域を前記半導体
   ウェハから切出すとともに、前記信号配線を切断して前
   記半導体記憶装置と前記テスト回路とを切離す、半導体
   試験方法。
8. 【請求項８】 半導体ウェハ上のダイシングラインで囲
   まれたチップ領域内に形成され、複数ビット単位でデー
   タの入出力が可能な半導体記憶装置が正常であるか否か
   を試験する半導体試験方法であって、 前記半導体記憶装置からの複数ビットの読出データが入
   力され、該複数ビットの読出データがすべて第１の論理
   である場合は第１のレベルの信号を出力し、すべて第２
   の論理である場合は第２のレベルの信号を出力し、それ
   以外の場合は出力ノードをハイインピーダンス状態にす
   るテスト回路を前記ダイシングライン上に設け、 前記半導体記憶装置と前記テスト回路を信号配線で接続
   し、 前記半導体記憶装置のメモリセルを複数ずつ順次選択
   し、選択した複数のメモリセルの各々に第１の論理のデ
   ータを書込み、該複数のメモリセルからデータを読出
   し、前記テスト回路から第１のレベルの信号が出力され
   た場合は前記複数のメモリは正常であると判定し、それ
   以外の場合は前記複数のメモリセルは不良であると判定
   し、 前記半導体記憶装置のすべてのメモリセルについて判定
   した後、前記ダイシングラインに沿って前記半導体ウェ
   ハを切断することにより、前記チップ領域を前記半導体
   ウェハから切出すとともに、前記半導体記憶装置と前記
   テスト回路とを切離す、半導体試験方法。
9. 【請求項９】 複数ビット単位でデータの入出力が可能
   で、選択された複数のメモリセルに第１の論理のデータ
   を書込んだ後、該複数のメモリセルからデータを読出
   し、読出結果に基づいて該複数のメモリセルが正常であ
   るか否かを判定するためのテストモードを有する半導体
   記憶装置であって、 前記複数ビットのデータの入出力を行なうための複数の
   データ入出力端子、 複数の入力ノードを含み、該複数の入力ノードに入力さ
   れた複数ビットのデータがすべて第１の論理である場合
   は第１のレベルの信号を出力し、すべて第２の論理であ
   る場合は第２のレベルの信号を出力し、それ以外の場合
   は出力ノードをハイインピーダンス状態にするテスト回
   路、 前記複数のデータ入出力端子と前記テスト回路の前記複
   数の入力ノードとの間にそれぞれ接続され、前記テスト
   モードのデータ読出時に導通する複数の第１のトランジ
   スタ、および前記テスト回路の前記複数の入力ノードと
   所定の電位のラインとの間にそれぞれ接続され、前記テ
   ストモードの終了後に導通する複数の第２のトランジス
   タを備える、半導体記憶装置。
10. 【請求項１０】 前記テスト回路は、 複数の入力ノードを含み、該複数の入力ノードはそれぞ
    れ前記テスト回路の前記複数の入力ノードに接続される
    論理積回路、 複数の入力ノードを含み、該複数の入力ノードがそれぞ
    れ前記テスト回路の前記複数の入力ノードに接続される
    論理和回路、 電源電位のラインと前記出力ノードの間に接続され、そ
    の入力電極が前記論理積回路の出力を受ける第１の導電
    形式のトランジスタ、および接地電位のラインと前記出
    力ノードの間に接続され、その入力電極が前記論理和回
    路の出力を受ける第２の導電形式のトランジスタを含
    む、請求項９に記載の半導体記憶装置。
11. 【請求項１１】 前記テスト回路は、 電源電位のラインと前記出力ノードの間に直列接続さ
    れ、各々の入力電極がそれぞれ前記テスト回路の前記複
    数の入力ノードに接続される第１の導電形式の複数のト
    ランジスタ、および接地電位のラインと前記出力ノード
    の間に直列接続され、各々の入力電極がそれぞれ前記テ
    スト回路の前記複数の入力ノードに接続される第２の導
    電形式の複数のトランジスタを含む、請求項９に記載の
    半導体記憶装置。
12. 【請求項１２】 Ｎビット単位でデータの入出力が可能
    で、選択された第１〜第Ｎのメモリセルに第１の論理の
    データを書込んだ後、該第１〜第Ｎのメモリセルからデ
    ータを読出し、読出結果に基づいて該Ｎ個のメモリセル
    が正常であるか否かを判定するためのテストモードを有
    する半導体記憶装置であって、 それぞれが前記第１〜第Ｎのメモリセルに対応して設け
    られた第１〜第Ｎのデータ入出力端子、 それぞれが前記第１〜第Ｎ−１のメモリセルに対応して
    設けられ、前記テストモード時は対応のメモリセルから
    の読出データを通過させ、通常動作時は第１の論理のデ
    ータを出力する第１〜第Ｎ−１の第１のゲート回路、 それぞれが前記第１〜第Ｎ−１のメモリセルに対応して
    設けられ、前記テストモード時は対応のメモリセルから
    の読出データを通過させ、通常動作時は第２の論理のデ
    ータを出力する第１〜第Ｎ−１の第２のゲート回路、 前記第Ｎのメモリセルからの読出データと前記第１〜第
    Ｎ−１の第１のゲート回路の出力とが入力される論理積
    回路、 前記第Ｎのメモリセルからの読出データと前記第１〜第
    Ｎ−１の第２のゲート回路の出力とが入力される論理和
    回路、 電源電位のラインと前記第Ｎのデータ入出力端子との間
    に接続され、その入力電極が前記論理積回路の出力を受
    ける第１の導電形式のトランジスタ、および接地電位の
    ラインと前記第Ｎのデータ入出力端子との間の接続さ
    れ、その入力電極が前記論理和回路の出力を受ける第２
    の導電形式のトランジスタを備える、半導体記憶装置。
13. 【請求項１３】 Ｎビット単位でデータの入出力が可能
    で、選択された第１〜第Ｎのメモリセルに第１の論理の
    データを書込んだ後、該第１〜第Ｎのメモリセルからデ
    ータを読出し、読出結果に基づいて該Ｎ個のメモリセル
    が正常であるか否かを判定するためのテストモードを有
    する半導体記憶装置であって、 それぞれが前記第１〜第Ｎのメモリセルに対応して設け
    られた第１〜第Ｎのデータ入出力端子、 前記第１〜第Ｎ−１のメモリセルからの読出データが入
    力される第１の論理積回路、 前記第１〜第Ｎ−１のメモリセルからの読出データが入
    力される第２の論理和回路、 前記テストモード時は前記第１の論理積回路の出力デー
    タを通過させ、通常動作時は第１の論理のデータを出力
    する第１のゲート回路、 前記テストモード時は前記第２の論理積回路の出力デー
    タを通過させ、通常動作時は第２の論理のデータを出力
    する第２のゲート回路、 前記第Ｎのメモリセルからの読出データと前記第１のゲ
    ート回路の出力とが入力される第２の論理積回路、 前記第Ｎのメモリセルからの読出データと前記第２のゲ
    ート回路の出力とが入力される第２の論理和回路、 電源電位のラインと前記第Ｎのデータ入出力端子との間
    に接続され、その入力電極が前記第２の論理積回路の出
    力を受ける第１の導電形式のトランジスタ、および接地
    電位のラインと前記第Ｎのデータ入出力端子との間の接
    続され、その入力電極が前記第２の論理和回路の出力を
    受ける第２の導電形式のトランジスタを備える、半導体
    記憶装置。
14. 【請求項１４】 Ｎビット単位でデータの入出力が可能
    で、選択された第１〜第Ｎのメモリセルに第１の論理の
    データを書込んだ後、該第１〜第Ｎのメモリセルからデ
    ータを読出し、読出結果に基づいて該Ｎ個のメモリセル
    が正常であるか否かを判定するためのテストモードを有
    する半導体記憶装置であって、 それぞれが前記第１〜第Ｎのメモリセルに対応して設け
    られた第１〜第Ｎのデータ入出力端子、 電源電位のラインと第１のノードの間に接続され、前記
    テストモード時に非導通になる第１の導電形式の第１の
    トランジスタ、 接地電位のラインと第２のノードの間に接続され、前記
    テストモード時に非導通になる第２の導電形式の第１の
    トランジスタ、 前記第１のノードと前記第１のデータ入出力端子との間
    に接続され、その入力電極が前記第１のメモリセルから
    の読出データを受ける第１の導電形式の第３のトランジ
    スタ、 前記第２のノードと前記第２のデータ入出力端子との間
    に接続され、その入力電極が前記第１のメモリセルから
    の読出データを受ける第２の導電形式の第４のトランジ
    スタ、 前記第２〜第Ｎのメモリセルからの読出データが入力さ
    れる論理積回路、 前記第２〜第Ｎのメモリセルからの読出データが入力さ
    れる論理和回路、 電源電位のラインと前記第１のノードとの間に接続さ
    れ、その入力電極が前記論理積回路の出力を受ける第１
    の導電形式の第５のトランジスタ、および接地電位のラ
    インと前記第２のノードとの間に接続され、その入力電
    極が前記論理和回路の出力を受ける第２の導電形式の第
    ６のトランジスタを備える、半導体記憶装置。