JP2016170747A - 半導体集積回路装置及びそれを用いた電子機器 - Google Patents
半導体集積回路装置及びそれを用いた電子機器 Download PDFInfo
- Publication number
- JP2016170747A JP2016170747A JP2015051769A JP2015051769A JP2016170747A JP 2016170747 A JP2016170747 A JP 2016170747A JP 2015051769 A JP2015051769 A JP 2015051769A JP 2015051769 A JP2015051769 A JP 2015051769A JP 2016170747 A JP2016170747 A JP 2016170747A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- serial
- macro
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Information Transfer Systems (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】この半導体集積回路装置は、イネーブル信号が活性化されたときにビジー信号を活性化し、イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号の活性化を維持すると共に、コマンドによって指定された動作を行う回路ブロックと、制御信号が活性化されたときにイネーブル信号を活性化すると共に、ビジー信号が非活性化されたときにイネーブル信号を非活性化する制御回路とを含む。
【選択図】図1
Description
図1は、本発明の第1の実施形態に係る半導体集積回路装置の一部の構成例を示す図である。図1に示すように、半導体集積回路装置は、シリアルI/F(インターフェース)制御回路(以下においては、単に「制御回路」ともいう)10と、ロジック回路20と、特定の機能を有する回路ブロックであるマクロ31と、セレクター回路40とを含んでいる。また、半導体集積回路装置は、リセット信号入力端子(パッド)P1と、シリアル信号入力端子P2と、クロック信号入力端子P3と、データ出力端子P4とを有しており、制御信号入力端子P5をさらに有しても良い。
図2は、図1に示す半導体集積回路装置の動作例を示すタイミングチャートである。図2に示すように、電源投入直後においては、リセット信号がローレベルに活性化されて、ロジック回路20に供給するイネーブル信号EN0がハイレベルに活性化されると共に、マクロ31に供給するイネーブル信号EN1がローレベルに非活性化されている。リセットが解除されると、ロジック回路20が、外部回路から入力されるシリアルデータ及びクロック信号に従って動作する(通常動作モード)。
図3は、本発明の第2の実施形態に係る半導体集積回路装置におけるシリアルI/F回路の一部の構成例を示す回路図である。また、図4は、図3に示すシリアルI/F回路の動作例を示すタイミングチャートである。
AND回路51の第1の入力端子には、フリップフロップ55の出力信号が入力され、AND回路51の第2の入力端子には、リセット信号が入力される。従って、AND回路51は、リセット信号がローレベルに活性化されているときに、ローレベルの出力信号をフリップフロップ54の反転リセット端子XRに出力する。それにより、フリップフロップ54がリセットされて、シリアルイネーブル信号SENをローレベルに非活性化する。フリップフロップ55は、ローレベルのシリアルイネーブル信号SENが反転セット端子XSに印加されてセットされ、ハイレベルの出力信号を出力する。
リセット信号がハイレベルに非活性化されると、AND回路51の出力信号がハイレベルになるので、フリップフロップ54のリセットが解除される。フリップフロップ54は、データ入力端子Dにハイレベルの電位VHが入力されているので、イネーブル信号EN1がハイレベルに活性化されると、シリアルイネーブル信号SENをハイレベルに活性化する。それにより、フリップフロップ55のセットが解除されると共に、AND回路61が、コマンドイネーブル信号CENをハイレベルに活性化する。
コマンド終了信号Cendがハイレベルに活性化されることにより、フリップフロップF20のセットが解除されると共に、フリップフロップF21〜F29のリセットが解除される。フリップフロップF20〜F28は、クロック信号の立ち上がりに同期してアドレスW[7:0]を順次ラッチする。
アドレス終了信号Wendがハイレベルに活性化されることにより、フリップフロップF30のセットが解除されると共に、フリップフロップF31〜F39のリセットが解除される。フリップフロップF30〜F38は、クロック信号の立ち上がりに同期してデータDI[7:0]を順次ラッチする。
図5は、本発明の第3の実施形態に係る半導体集積回路装置の一部の構成例を示す回路図である。また、図6は、図5に示す半導体集積回路装置の第1の動作例を示すタイミングチャートである。
図9は、図5に示す半導体集積回路装置の第2の動作例を示すタイミングチャートである。第2の動作例においては、マクロが、シリアル信号の入力後又は指定動作の終了後にビジー信号を非活性化するのではなく、その後のコマンドに含まれている識別コードによって選択されていないと判定した場合に、ビジー信号を非活性化する。その他の点に関して、第2の動作例は、第1の動作例と同様である。
次に、本発明の各実施形態に係る半導体集積回路装置内において用いられる制御信号生成回路について説明する。図1に示す制御回路10又は図5に示す制御回路10aは、通常動作モードにおいて制御信号の活性化を検出しないことが望ましい。その場合には、通常動作モードにおいて、マクロのテストを行うテストモードに半導体集積回路装置が誤って移行することを防止できる。そのために、半導体集積回路装置において、制御信号生成回路が設けられても良い。
図14は、制御信号生成回路の第2の例を示す回路図であり、図15は、図14に示す制御信号生成回路の動作を説明するための図である。第2の例においては、低電位側の電源電位VSSと信号入力端子(例えば、図1に示す入力端子P1〜P3)に印加される電位VINとの差が所定の値よりも大きいときに、制御信号生成回路が、制御信号を活性化する。
図16は、制御信号生成回路の第3の例を示す回路図であり、図17は、図16に示す制御信号生成回路の動作を説明するための図である。第3の例においては、印加される電源電圧(VDD−VSS)が所定の値よりも大きいときに、制御信号生成回路が、制御信号を活性化する。
次に、本発明の一実施形態に係る電子機器について、図18を参照しながら説明する。
図18は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。電子機器100は、本発明の一実施形態に係る半導体集積回路装置110と、CPU120と、操作部130と、ROM(リードオンリー・メモリー)140と、RAM(ランダムアクセス・メモリー)150と、通信部160と、表示部170と、音声出力部180とを含んでも良い。なお、図18に示す構成要素の一部を省略又は変更しても良いし、あるいは、図18に示す構成要素に他の構成要素を付加しても良い。
Claims (10)
- イネーブル信号が活性化されたときにビジー信号を活性化し、前記イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、前記識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間において前記ビジー信号の活性化を維持すると共に、前記コマンドによって指定された動作を行う回路ブロックと、
制御信号が活性化されたときに前記イネーブル信号を活性化すると共に、前記ビジー信号が非活性化されたときに前記イネーブル信号を非活性化する制御回路と、
を備える半導体集積回路装置。 - イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、前記識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号を活性化すると共に、前記コマンドによって指定された動作を行う回路ブロックと、
制御信号が活性化されたときに前記イネーブル信号を活性化すると共に、前記ビジー信号が非活性化されたときに前記イネーブル信号を非活性化する制御回路と、
を備える半導体集積回路装置。 - 前記回路ブロックが、前記識別コードによって選択されていると判定した場合に、一連のシリアル信号が入力される期間の経過後に前記ビジー信号を非活性化する、請求項1又は2記載の半導体集積回路装置。
- 前記回路ブロックが、前記識別コードによって選択されていると判定した場合に、前記コマンドによって指定された動作を終了した後に前記ビジー信号を非活性化する、請求項1又は2記載の半導体集積回路装置。
- 前記回路ブロックが、前記識別コードによって選択されていると判定した場合に、前記イネーブル信号が活性化されているときに、前記シリアル信号入力端子に入力される第2のコマンドに含まれている第2の識別コードによって選択されているか否かを判定し、前記第2の識別コードによって選択されていないと判定した場合に、前記ビジー信号を非活性化する、請求項1又は2記載の半導体集積回路装置。
- それぞれのイネーブル信号が活性化されているときに、前記識別コードによって選択されているか否かを判定し、前記識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてそれぞれのビジー信号を活性化すると共に、前記コマンドによって指定された動作を行う複数の回路ブロックを備え、
前記制御回路が、前記複数の回路ブロックの内のいずれか1つの回路ブロックがビジー信号を活性化したときに、他の回路ブロックに供給するイネーブル信号を非活性化する、請求項2〜5のいずれか1項記載の半導体集積回路装置。 - 前記制御回路が、通常動作モードにおいて前記制御信号の活性化を検出しない、請求項1〜6のいずれか1項記載の半導体集積回路装置。
- 信号入力端子に印加される電位と高電位側の電源電位との差が所定の値よりも大きいか、又は、低電位側の電源電位と信号入力端子に印加される電位との差が所定の値よりも大きいときに、前記制御信号を活性化する制御信号生成回路をさらに備える、請求項1〜7のいずれか1項記載の半導体集積回路装置。
- 印加される電源電圧が所定の値よりも大きいときに、前記制御信号を活性化する制御信号生成回路をさらに備える、請求項1〜7のいずれか1項記載の半導体集積回路装置。
- 請求項1〜9のいずれか1項記載の半導体集積回路装置を備える電子機器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015051769A JP2016170747A (ja) | 2015-03-16 | 2015-03-16 | 半導体集積回路装置及びそれを用いた電子機器 |
US15/059,631 US20160275039A1 (en) | 2015-03-16 | 2016-03-03 | Semiconductor integrated circuit device, electronic apparatus using the same, control method for circuit |
CN201610144739.9A CN105988969A (zh) | 2015-03-16 | 2016-03-14 | 半导体集成电路装置及电子设备、电路的控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015051769A JP2016170747A (ja) | 2015-03-16 | 2015-03-16 | 半導体集積回路装置及びそれを用いた電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016170747A true JP2016170747A (ja) | 2016-09-23 |
Family
ID=56923789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015051769A Withdrawn JP2016170747A (ja) | 2015-03-16 | 2015-03-16 | 半導体集積回路装置及びそれを用いた電子機器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20160275039A1 (ja) |
JP (1) | JP2016170747A (ja) |
CN (1) | CN105988969A (ja) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10256486A (ja) * | 1997-03-12 | 1998-09-25 | Seiko Epson Corp | 半導体入力回路 |
JP2000133000A (ja) * | 1998-10-28 | 2000-05-12 | Toshiba Corp | メモリ混載ロジックlsi |
JP2003016800A (ja) * | 2001-07-03 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置 |
JP2011150759A (ja) * | 2010-01-22 | 2011-08-04 | Renesas Electronics Corp | メモリインタフェース回路、半導体装置、メモリインタフェース方法 |
JP2011204140A (ja) * | 2010-03-26 | 2011-10-13 | Buffalo Inc | 記憶装置 |
JP2012189432A (ja) * | 2011-03-10 | 2012-10-04 | Elpida Memory Inc | 半導体装置 |
JP2013164654A (ja) * | 2012-02-09 | 2013-08-22 | Seiko Epson Corp | 半導体集積回路装置及びそれを用いた電子機器 |
US20130326297A1 (en) * | 2012-05-31 | 2013-12-05 | SK Hynix Inc. | Semiconductor apparatus |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003187596A (ja) * | 2001-12-14 | 2003-07-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2005222315A (ja) * | 2004-02-05 | 2005-08-18 | Sony Corp | 不揮発性メモリ制御方法および装置 |
US7546501B2 (en) * | 2006-09-13 | 2009-06-09 | Texas Instruments Incorporated | Selecting test circuitry from header signals on power lead |
KR101138835B1 (ko) * | 2010-10-29 | 2012-05-15 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
US9459316B2 (en) * | 2011-09-06 | 2016-10-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for testing a semiconductor device |
US8797799B2 (en) * | 2012-01-05 | 2014-08-05 | Conversant Intellectual Property Management Inc. | Device selection schemes in multi chip package NAND flash memory system |
KR20140008174A (ko) * | 2012-07-11 | 2014-01-21 | 에스케이하이닉스 주식회사 | 반도체 칩 모듈 및 이를 갖는 반도체 패키지 |
-
2015
- 2015-03-16 JP JP2015051769A patent/JP2016170747A/ja not_active Withdrawn
-
2016
- 2016-03-03 US US15/059,631 patent/US20160275039A1/en not_active Abandoned
- 2016-03-14 CN CN201610144739.9A patent/CN105988969A/zh active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10256486A (ja) * | 1997-03-12 | 1998-09-25 | Seiko Epson Corp | 半導体入力回路 |
JP2000133000A (ja) * | 1998-10-28 | 2000-05-12 | Toshiba Corp | メモリ混載ロジックlsi |
JP2003016800A (ja) * | 2001-07-03 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置 |
JP2011150759A (ja) * | 2010-01-22 | 2011-08-04 | Renesas Electronics Corp | メモリインタフェース回路、半導体装置、メモリインタフェース方法 |
JP2011204140A (ja) * | 2010-03-26 | 2011-10-13 | Buffalo Inc | 記憶装置 |
JP2012189432A (ja) * | 2011-03-10 | 2012-10-04 | Elpida Memory Inc | 半導体装置 |
JP2013164654A (ja) * | 2012-02-09 | 2013-08-22 | Seiko Epson Corp | 半導体集積回路装置及びそれを用いた電子機器 |
US20130326297A1 (en) * | 2012-05-31 | 2013-12-05 | SK Hynix Inc. | Semiconductor apparatus |
Also Published As
Publication number | Publication date |
---|---|
US20160275039A1 (en) | 2016-09-22 |
CN105988969A (zh) | 2016-10-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11768238B2 (en) | Integrated circuit with reduced signaling interface | |
US11854654B2 (en) | Two pin serial bus communication interface and process | |
JP5058503B2 (ja) | スキャンテスト用回路を備える電子回路、集積回路及び該集積回路に用いられる消費電力低減方法 | |
US10644866B2 (en) | Data communication system, data communication apparatus, and sensor apparatus | |
US9082333B2 (en) | Integrated circuit configured to detect a short circuit therein and apparatus having the same | |
USRE44726E1 (en) | Data inversion register technique for integrated circuit memory testing | |
KR100825791B1 (ko) | 저속 ate 장비를 사용하여 용이하게 테스트될 수 있는고속 메모리장치 및 이에 대한 입출력핀 제어방법 | |
US20080010541A1 (en) | Integrated circuit device, debugging tool, debugging system, microcomputer, and electronic instrument | |
US20150046763A1 (en) | Apparatus and Method for Controlling Internal Test Controllers | |
US6961883B2 (en) | Tester built-in semiconductor integrated circuit device | |
US20140237308A1 (en) | Test control using existing ic chip pins | |
JP2016170747A (ja) | 半導体集積回路装置及びそれを用いた電子機器 | |
KR100728569B1 (ko) | 반도체 메모리 장치의 데이터 출력 회로 | |
US10184984B2 (en) | Integrated circuit and electronic apparatus including integrated circuit | |
JP3943890B2 (ja) | 半導体装置 | |
US10706949B2 (en) | Multi-port register file device and method of operation in normal mode and test mode | |
US7463063B2 (en) | Semiconductor device | |
KR100753050B1 (ko) | 테스트장치 | |
KR20100103145A (ko) | 반도체 메모리 장치의 초기화 회로 | |
JP2004198367A (ja) | 半導体装置及びその試験方法 | |
JP2009224703A (ja) | 半導体装置 | |
JPH1141086A (ja) | 集積回路 | |
JP2010185677A (ja) | 電源電流の測定装置および測定方法 | |
JP2001222268A (ja) | 表示制御装置及び電子機器 | |
JP2004272638A (ja) | マイクロコンピュータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180213 |
|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20180905 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181031 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181106 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20181107 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20190107 |