JP2016170747A - 半導体集積回路装置及びそれを用いた電子機器 - Google Patents

半導体集積回路装置及びそれを用いた電子機器 Download PDF

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Abstract

【課題】半導体集積回路装置に含まれている個々の回路ブロックに対して複雑な制御を必要とせず、外部と効率良くシリアルインターフェース動作を行う。
【解決手段】この半導体集積回路装置は、イネーブル信号が活性化されたときにビジー信号を活性化し、イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号の活性化を維持すると共に、コマンドによって指定された動作を行う回路ブロックと、制御信号が活性化されたときにイネーブル信号を活性化すると共に、ビジー信号が非活性化されたときにイネーブル信号を非活性化する制御回路とを含む。
【選択図】図1

Description

本発明は、データをシリアルに入力するシリアルインターフェース回路を内蔵した半導体集積回路装置(IC)に関し、さらに、そのような半導体集積回路装置を用いた電子機器等に関する。
例えば、半導体集積回路装置に内蔵されたメモリー等のデバイスをテストしたり、又は、半導体集積回路装置に内蔵された不揮発性メモリーにデータを書き込む際に、少ない入力端子で半導体集積回路装置にデータを入力するために、シリアルインターフェース回路が用いられている。
従来は、半導体集積回路装置の入力端子に接続されたシリアルインターフェース制御回路が、外部から供給されるシリアル信号に基づいて、半導体集積回路装置に内蔵された各マクロ(特定の機能を有する回路ブロック)の選択、及び、外部とマクロとの間の通信の制御を行っていた。
その場合に、シリアルインターフェース制御回路は、通信のステータスを常に把握して、シリアルインターフェース動作の制御を適切に行う必要がある。そのために、半導体集積回路装置を設計する際には、外部とマクロとの間のシリアル通信の仕様を予め規定し、それに基づいてシリアルインターフェース制御回路を設計する必要があった。しかしながら、マクロ毎に特殊な制御を行う場合には、シリアルインターフェース制御回路が複雑化して設計が困難になり、シリアル通信の時間も長くなるという問題があった。
関連する技術として、特許文献1には、論理混載メモリー集積回路等に搭載される複数のDRAMマクロセル等を、効率良くかつ精度良くテストすることが開示されている。この半導体集積回路装置は、対応するマクロセルに与えられた識別番号を認識し、かつ、識別番号が指定されることで対応するマクロセルに対する機能試験を選択的に実施し得るテスト回路をそれぞれ有する複数のマクロセルを搭載している。
しかしながら、特許文献1の発明は、同一の複数のマクロセルを前提としており、各マクロセルが、共通のインターフェース仕様に基づいて通信を行うものである。従って、マクロセルが異なれば、論理部(シリアルインターフェース制御回路)を設計し直す必要がある。また、複数のマクロセル毎に異なる制御を行う場合は想定されていない。
また、特許文献2には、内蔵するマクロセルの観測が容易に短時間かつ確実に行える半導体集積回路が開示されている。この半導体集積回路は、複数のマクロセルと、外部端子との間で所定のビット数からなるテスト用データの入力を行うと共にマクロセルから読み出された出力データを外部端子に出力する入出力部とを備え、入出力部から入力されたテスト用データをマクロセルに供給し、マクロセルから出力された出力用データを入出力部に転送するテスト専用回路(例えば、シフトレジスター)をマクロセル毎に備えている。
しかしながら、特許文献2の半導体集積回路においては、複数のマクロセルの入力端子又は出力端子がシリアルに接続されており、外部との間で通信を行う度に、全ての入力端子又は出力端子にデータが経由される。従って、配線パターンが長くなってしまう。また、通信対象外のマクロセルの状態を考慮して通信対象のマクロセルにデータを供給する必要があるので、マクロセルの制御が複雑になる。
特開2001−101900号公報(請求項1、図5) 特開平8−254570号公報(請求項1、図1)
そこで、上記の点に鑑み、本発明の第1の目的は、半導体集積回路装置に含まれている個々の回路ブロックに対して複雑な制御を必要とせず、外部と効率良くシリアルインターフェース動作を行うことを可能にすることである。また、本発明の第2の目的は、そのような半導体集積回路装置を用いた電子機器等を提供することである。
以上の課題の少なくとも一部を解決するため、本発明の第1の観点に係る半導体集積回路装置は、イネーブル信号が活性化されたときにビジー信号を活性化し、イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号の活性化を維持すると共に、コマンドによって指定された動作を行う回路ブロックと、制御信号が活性化されたときにイネーブル信号を活性化すると共に、ビジー信号が非活性化されたときにイネーブル信号を非活性化する制御回路とを備える。
また、本発明の第2の観点に係る半導体集積回路装置は、イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号を活性化すると共に、コマンドによって指定された動作を行う回路ブロックと、制御信号が活性化されたときにイネーブル信号を活性化すると共に、ビジー信号が非活性化されたときにイネーブル信号を非活性化する制御回路とを備える。
本発明の第1又は第2の観点によれば、回路ブロックから出力されるビジー信号に従ってシリアルインターフェース動作を制御すれば良いので、シリアル通信の仕様を半導体集積回路装置全体で整合させる必要がなくなる。従って、個々の回路ブロックに対して複雑な制御を必要とせず、外部と効率良くシリアルインターフェース動作を行うことが可能になる。また、個々の回路ブロックについて個別に最適なシリアル通信の仕様を設定できるので、特殊な制御も可能になる。さらに、シリアル信号の長さを必要最小限にできるので、シリアル通信の時間を短縮することが可能になる。
本発明の第1又は第2の観点において、回路ブロックが、識別コードによって選択されていると判定した場合に、一連のシリアル信号が入力される期間の経過後にビジー信号を非活性化しても良い。その場合に、半導体集積回路装置と通信を行っている外部回路は、回路ブロックが一連のシリアル信号を取り込んだことを確認して、ロジック回路や他の回路ブロックの制御に迅速に移行することができる。
あるいは、回路ブロックが、識別コードによって選択されていると判定した場合に、コマンドによって指定された動作を終了した後にビジー信号を非活性化しても良い。その場合に、半導体集積回路装置と通信を行っている外部回路は、回路ブロックが動作を終了したことを確認して、その回路ブロックに次の動作を行わせることができる。
あるいは、回路ブロックが、識別コードによって選択されていると判定した場合に、イネーブル信号が活性化されているときに、シリアル信号入力端子に入力される第2のコマンドに含まれている第2の識別コードによって選択されているか否かを判定し、第2の識別コードによって選択されていないと判定した場合に、ビジー信号を非活性化しても良い。その場合に、半導体集積回路装置と通信を行っている外部回路は、アドレスやデータを同じ回路ブロックに繰り返し送信することができる。
以上において、半導体集積回路装置が、それぞれのイネーブル信号が活性化されているときに、識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてそれぞれのビジー信号を活性化すると共に、コマンドによって指定された動作を行う複数の回路ブロックを備え、制御回路が、複数の回路ブロックの内のいずれか1つの回路ブロックがビジー信号を活性化したときに、他の回路ブロックに供給するイネーブル信号を非活性化しても良い。その場合には、選択されていない回路ブロックの動作を停止させることができる。
また、制御回路が、通常動作モードにおいて制御信号の活性化を検出しないようにしても良い。その場合には、通常動作モードにおいて、回路ブロックのテストを行うテストモードに半導体集積回路装置が誤って移行することを防止できる。
例えば、半導体集積回路装置は、信号入力端子に印加される電位と高電位側の電源電位との差が所定の値よりも大きいか、又は、低電位側の電源電位と信号入力端子に印加される電位との差が所定の値よりも大きいときに、制御信号を活性化する制御信号生成回路をさらに備えても良い。その場合には、制御信号入力端子を新たに設けなくても、既にある信号入力端子に印加される電位を制御するだけで、半導体集積回路装置をテストモードに移行させることができる。
あるいは、半導体集積回路装置が、印加される電源電圧が所定の値よりも大きいときに、制御信号を活性化する制御信号生成回路をさらに備えても良い。その場合には、制御信号入力端子を新たに設けなくても、電源電圧を制御するだけで、半導体集積回路装置をテストモードに移行させることができる。
さらに、本発明の1つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を備える。それにより、半導体集積回路装置に内蔵された回路ブロックのシリアルインターフェース動作の制御を容易にした電子機器を提供することができる。
本発明の第1の実施形態に係る半導体集積回路装置の一部の構成例を示す図。 図1に示す半導体集積回路装置の動作例を示すタイミングチャート。 本発明の第2の実施形態におけるシリアルI/F回路の構成例を示す回路図。 図3に示すシリアルI/F回路の動作例を示すタイミングチャート。 本発明の第3の実施形態に係る半導体集積回路装置の構成例を示す回路図。 図5に示す半導体集積回路装置の第1の動作例を示すタイミングチャート。 図5に示す半導体集積回路装置の第1の動作例を示すフローチャート。 第1の動作例におけるシリアル信号と動作内容との関係を示す図。 図5に示す半導体集積回路装置の第2の動作例を示すタイミングチャート。 図5に示す半導体集積回路装置の第2の動作例を示すフローチャート。 第2の動作例におけるシリアル信号と動作内容との関係を示す図。 制御信号生成回路の第1の例を示す回路図。 図12に示す制御信号生成回路の動作を説明するための図。 制御信号生成回路の第2の例を示す回路図。 図14に示す制御信号生成回路の動作を説明するための図。 制御信号生成回路の第3の例を示す回路図。 図16に示す制御信号生成回路の動作を説明するための図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
<第1の実施形態>
図1は、本発明の第1の実施形態に係る半導体集積回路装置の一部の構成例を示す図である。図1に示すように、半導体集積回路装置は、シリアルI/F(インターフェース)制御回路(以下においては、単に「制御回路」ともいう)10と、ロジック回路20と、特定の機能を有する回路ブロックであるマクロ31と、セレクター回路40とを含んでいる。また、半導体集積回路装置は、リセット信号入力端子(パッド)P1と、シリアル信号入力端子P2と、クロック信号入力端子P3と、データ出力端子P4とを有しており、制御信号入力端子P5をさらに有しても良い。
例えば、制御回路10は、片側反転入力のOR回路11と、ENOR回路12と、NOR回路13とを含んでいる。制御回路10は、シリアルインターフェース制御信号(以下においては、単に「制御信号」ともいう)に従って、半導体集積回路装置の内部回路とICテスター等の外部回路との間のシリアルインターフェース動作を個別に制御する。制御信号は、外部回路から制御信号入力端子P5に供給されるか、あるいは、半導体集積回路装置内において生成される。
ロジック回路20は、例えば、組み合わせ回路又は順序回路で構成され、入力されるシリアル信号(シリアルデータ)に対して論理演算を施し、それによって得られるデータを出力する。また、マクロ31は、シリアルI/F(インターフェース)回路3と、メモリー1等の機能デバイスとを含んでいる。以下においては、一例として、機能デバイスが不揮発性メモリーである場合について説明する。シリアルI/F回路3とメモリー1との間においては、パラレル信号が伝送される。
シリアル信号入力端子P2には、ロジック回路20に供給されるシリアルデータ、又は、マクロ31に供給されるシリアル信号が入力される。この例において、マクロ31に供給されるシリアル信号は、識別コードを含む8ビットのコマンドと、8ビットのアドレスと、8ビットのデータとを含んでいる。
ロジック回路20及びマクロ31は、外部回路からリセット信号入力端子P1に入力されるリセット信号がローレベルに活性化されている間にリセットされる。その際に、マクロ31のシリアルI/F回路3は、ビジー信号BSY1をローレベルに非活性化する。リセット信号がハイレベルに非活性化されると、ロジック回路20及びマクロ31のリセットが解除される。
制御信号及びビジー信号BSY1がローレベルに非活性化されているときに、制御回路10は、ロジック回路20に供給するイネーブル信号EN0をハイレベルに活性化すると共に、マクロ31に供給するイネーブル信号EN1をローレベルに非活性化する。それにより、半導体集積回路装置が通常動作モードに設定される。
例えば、制御回路10において、NOR回路13の第1の入力端子にローレベルのビジー信号BSY1が入力されると共に、NOR回路13の第2の入力端子にローレベルの制御信号が入力されて、NOR回路13は、ハイレベルのイネーブル信号EN0を出力する。また、OR回路11の反転入力端子にローレベルの制御信号が入力されて、OR回路11は、ハイレベルの信号を出力する。ビジー信号BSY1がローレベルであるので、ENOR回路12は、ローレベルのイネーブル信号EN1を出力する。
その状態においては、マクロ31が動作を停止する一方、ロジック回路20が、外部回路からシリアル信号入力端子P2及びクロック信号入力端子P3にそれぞれ入力されるシリアルデータ及びクロック信号に従って動作する。ビジー信号BSY1が非活性化されているので、セレクター回路40は、ロジック回路20から出力されるデータをデータ出力端子P4に供給する。
制御信号がハイレベルに活性化されたときに、制御回路10は、ロジック回路20に供給するイネーブル信号EN0をローレベルに非活性化すると共に、マクロ31に供給するイネーブル信号EN1をハイレベルに活性化する。それにより、半導体集積回路装置がテストモードに移行する。
例えば、制御回路10において、NOR回路13の第2の入力端子にハイレベルの制御信号が入力されて、NOR回路13は、ローレベルのイネーブル信号EN0を出力する。また、OR回路11の反転入力端子にハイレベルの制御信号が入力されると共に、OR回路11の非反転入力端子にローレベルのビジー信号BSY1が入力されて、OR回路11はローレベルの信号を出力する。従って、ENOR回路12は、ハイレベルのイネーブル信号EN1を出力する。
その状態においては、ロジック回路20が動作を停止する一方、マクロ31が、ビジー信号BSY1をハイレベルに活性化して、シリアル信号の待機モードに移行する。外部回路からシリアル信号入力端子P2にシリアル信号が入力されると、マクロ31は、イネーブル信号EN1が活性化されているときに、シリアル信号入力端子P2に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定する。
マクロ31は、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号BSY1の活性化を維持すると共に、コマンドによって指定された動作を行う。それにより、メモリー1のテストや、メモリー1へのデータの書込みを行うことができる。ビジー信号BSY1が活性化されているので、セレクター回路40は、マクロ31から出力されるデータをデータ出力端子P4に供給する。一方、マクロ31は、識別コードによって選択されていないと判定した場合に、ビジー信号BSY1をローレベルに非活性化して動作を停止する。
例えば、マクロ31において、シリアルI/F回路3が、イネーブル信号EN1が活性化されたときにビジー信号BSY1を活性化する。また、メモリー1の記憶領域の一部に、マクロ31に割り当てられた識別コードが格納されている。シリアルI/F回路3は、外部回路からシリアル信号入力端子P2に入力されるコマンドに含まれている識別コードとメモリー1に格納されている識別コードとを比較することにより、コマンドに含まれている識別コードによってマクロ31が選択されているか否かを判定する。それにより、選択されたマクロのみが、コマンドによって指定された動作を行うことができる。
シリアルI/F回路3は、マクロ31が選択されていると判定した場合に、シリアル信号入力端子P2に入力される一連のシリアル信号に含まれているコマンド、アドレス又はデータ、及び、クロック信号入力端子P3に入力されるクロック信号に従って、メモリー1を動作させる。
例えば、コマンドが書込み命令である場合に、シリアルI/F回路3は、メモリー1において8ビットのアドレスによって指定された一群のメモリーセルに8ビットのデータを書き込む。あるいは、コマンドが読出し命令である場合に、シリアルI/F回路3は、メモリー1において8ビットのアドレスによって指定された一群のメモリーセルから8ビットのデータを読み出す。
ビジー信号BSY1が活性化された後に制御信号がローレベルに非活性化されても、制御回路10は、ビジー信号BSY1が活性化されている期間において、イネーブル信号EN1の活性化を継続する。例えば、制御回路10において、NOR回路13の第1の入力端子にハイレベルのビジー信号BSY1が入力されて、NOR回路13は、ローレベルのイネーブル信号EN0を出力する。また、OR回路11の非反転入力端子にハイレベルのビジー信号BSY1が入力されて、OR回路11は、ハイレベルの信号を出力する。従って、ENOR回路12は、ハイレベルのイネーブル信号EN1を出力する。
マクロ31が選択されていると判定した場合に、シリアルI/F回路3は、一連のシリアル信号が入力される期間の経過後にビジー信号BSY1を非活性化しても良い。その場合に、外部回路は、マクロ31が一連のシリアル信号を取り込んだことを確認して、ロジック回路20や他のマクロの制御に迅速に移行することができる。あるいは、シリアルI/F回路3は、コマンドによって指定された動作を終了した後にビジー信号BSY1を非活性化しても良い。その場合に、外部回路は、マクロ31が動作を終了したことを確認して、マクロ31に次の動作を行わせることができる。
あるいは、シリアルI/F回路3は、イネーブル信号EN1が活性化されているときに、外部回路からシリアル信号入力端子P2に入力される第2のコマンドに含まれている第2の識別コードによってマクロ31が選択されているか否かを判定し、第2の識別コードによってマクロ31が選択されていないと判定した場合に、ビジー信号BSY1を非活性化しても良い。その場合に、外部回路は、アドレスやデータを同じマクロに繰り返し送信することができる。
制御回路10は、ビジー信号BSY1が非活性化されたときに、ロジック回路20に供給するイネーブル信号EN0をハイレベルに活性化すると共に、マクロ31に供給するイネーブル信号EN1をローレベルに非活性化する。それにより、半導体集積回路装置が通常動作モードに戻る。
例えば、制御回路10において、NOR回路13の第1の入力端子にローレベルのビジー信号BSY1が入力されると共に、NOR回路13の第2の入力端子にローレベルの制御信号が入力されて、NOR回路13は、ハイレベルのイネーブル信号EN0を出力する。また、OR回路11の反転入力端子にローレベルの制御信号が入力されて、OR回路11は、ハイレベルの信号を出力する。ビジー信号BSY1がローレベルであるので、ENOR回路12は、ローレベルのイネーブル信号EN1を出力する。
<第1の実施形態の動作例>
図2は、図1に示す半導体集積回路装置の動作例を示すタイミングチャートである。図2に示すように、電源投入直後においては、リセット信号がローレベルに活性化されて、ロジック回路20に供給するイネーブル信号EN0がハイレベルに活性化されると共に、マクロ31に供給するイネーブル信号EN1がローレベルに非活性化されている。リセットが解除されると、ロジック回路20が、外部回路から入力されるシリアルデータ及びクロック信号に従って動作する(通常動作モード)。
その後、制御信号がハイレベルに活性化されると、制御回路10が、ロジック回路20に供給するイネーブル信号EN0をローレベルに非活性化すると共に、マクロ31に供給するイネーブル信号EN1をハイレベルに活性化する。それにより、マクロ31のシリアルI/F回路3が、ビジー信号BSY1をハイレベルに活性化する。制御信号は、ビジー信号BSY1が活性化された後に非活性化される。
シリアルI/F回路3は、外部回路から入力されるコマンドC1[7:0]に含まれている識別コードによってマクロ31が選択されていると判定した場合に、コマンドC1[7:0]、アドレスW[7:0]又はデータDI[7:0]、及び、クロック信号に従って、メモリー1を動作させる。
例えば、コマンドC1[7:0]が書込み命令である場合に、シリアルI/F回路3は、メモリー1においてアドレスW[7:0]によって指定された一群のメモリーセルにデータDI[7:0]を書き込む。あるいは、コマンドC1[7:0]が読出し命令である場合に、シリアルI/F回路3は、メモリー1においてアドレスW[7:0]によって指定された一群のメモリーセルから8ビットのデータを読み出す。
シリアルI/F回路3は、イネーブル信号EN1が活性化されているときに、外部回路から入力される第2のコマンドC2[7:0]に含まれている第2の識別コードによってマクロ31が選択されているか否かを判定し、マクロ31が選択されていないと判定した場合に、ビジー信号BSY1を非活性化する。
制御回路10は、ビジー信号BSY1が非活性化されたときに、ロジック回路20に供給するイネーブル信号EN0をハイレベルに活性化すると共に、マクロ31に供給するイネーブル信号EN1をローレベルに非活性化する。それにより、ロジック回路20が、外部回路から入力されるシリアルデータ及びクロック信号に従って動作する(通常動作モード)。
本実施形態によれば、マクロ31から出力されるビジー信号BSY1に基づいてシリアルインターフェース動作を制御すれば良いので、シリアル通信の仕様を半導体集積回路装置全体で整合させる必要がなくなる。従って、個々のマクロに対して複雑な制御を必要とせず、外部と効率良くシリアルインターフェース動作を行うことが可能になる。また、個々のマクロについて個別に最適なシリアル通信の仕様を設定できるので、特殊な制御も可能になる。さらに、シリアル信号の長さを必要最小限にできるので、シリアル通信の時間を短縮することが可能になる。
<第2の実施形態>
図3は、本発明の第2の実施形態に係る半導体集積回路装置におけるシリアルI/F回路の一部の構成例を示す回路図である。また、図4は、図3に示すシリアルI/F回路の動作例を示すタイミングチャートである。
第2の実施形態においては、マクロ31(図1)が、イネーブル信号EN1の活性化に応答してビジー信号BSY1を活性化するのではなく、シリアル信号入力端子P2に入力されるコマンドに含まれている識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号BSY1を活性化する。それ以外の点に関しては、第2の実施形態は、第1の実施形態と同様である。
図3に示すシリアルI/F回路3aは、AND回路51〜53と、フリップフロップ54及び55と、ENOR回路56〜58と、片側反転入力のAND回路61〜63と、インバーター64〜66とを含んでいる。さらに、シリアルI/F回路3aは、コマンドラッチ用のフリップフロップF10〜F19と、アドレスラッチ用のフリップフロップF20〜F29と、データラッチ用のフリップフロップF30〜F39とを含んでいる。
<リセット状態>
AND回路51の第1の入力端子には、フリップフロップ55の出力信号が入力され、AND回路51の第2の入力端子には、リセット信号が入力される。従って、AND回路51は、リセット信号がローレベルに活性化されているときに、ローレベルの出力信号をフリップフロップ54の反転リセット端子XRに出力する。それにより、フリップフロップ54がリセットされて、シリアルイネーブル信号SENをローレベルに非活性化する。フリップフロップ55は、ローレベルのシリアルイネーブル信号SENが反転セット端子XSに印加されてセットされ、ハイレベルの出力信号を出力する。
AND回路61の非反転入力端子には、ローレベルのシリアルイネーブル信号SENが入力され、AND回路61の反転入力端子には、データ終了信号Dendが入力される。従って、AND回路61は、コマンドイネーブル信号CENをローレベルに非活性化する。ローレベルのコマンドイネーブル信号CENは、フリップフロップF10の反転セット端子XS及びフリップフロップF11〜F19の反転リセット端子XRに印加される。それにより、フリップフロップF10がセットされて、ハイレベルの信号(コマンドの初期値)を出力する。また、フリップフロップF11〜F19がリセットされて、コマンド終了信号Cendがローレベルに非活性化される。従って、ビジー信号BSY1も、ローレベルに非活性化される。
ローレベルのコマンド終了信号Cendは、フリップフロップF20の反転セット端子XS及びフリップフロップF21〜F29の反転リセット端子XRに印加される。それにより、フリップフロップF20がセットされて、ハイレベルの信号(アドレスの初期値)を出力する。また、フリップフロップF21〜F29がリセットされて、アドレス終了信号Wendがローレベルに非活性化される。
ローレベルのアドレス終了信号Wendは、フリップフロップF30の反転セット端子XS及びフリップフロップF31〜F39の反転リセット端子XRに印加される。それにより、フリップフロップF30がセットされて、ハイレベルの信号(データの初期値)を出力する。また、フリップフロップF31〜F39がリセットされて、データ終了信号Dendがローレベルに非活性化される。
AND回路62の非反転入力端子には、クロック信号が入力され、AND回路62の反転入力端子には、ローレベルのコマンド終了信号Cendが入力される。従って、AND回路62は、クロック信号を出力する。AND回路63の非反転入力端子には、クロック信号が入力され、AND回路63の反転入力端子には、ローレベルのアドレス終了信号Wendが入力される。従って、AND回路63は、クロック信号を出力する。
<コマンドのラッチ>
リセット信号がハイレベルに非活性化されると、AND回路51の出力信号がハイレベルになるので、フリップフロップ54のリセットが解除される。フリップフロップ54は、データ入力端子Dにハイレベルの電位VHが入力されているので、イネーブル信号EN1がハイレベルに活性化されると、シリアルイネーブル信号SENをハイレベルに活性化する。それにより、フリップフロップ55のセットが解除されると共に、AND回路61が、コマンドイネーブル信号CENをハイレベルに活性化する。
従って、フリップフロップF10のセットが解除されると共に、フリップフロップF11〜F19のリセットが解除される。フリップフロップF10〜F18は、クロック信号の立ち上がりに同期してコマンドC[7:0]を順次ラッチする。コマンドイネーブル信号CENがハイレベルに活性化されてからクロック信号の8番目のパルスの立ち上がりのタイミングで、フリップフロップF10〜F17がコマンドC[0]〜C[7]をそれぞれラッチし、フリップフロップF18がハイレベルの信号(コマンドの初期値)をラッチする。フリップフロップF19は、コマンドイネーブル信号CENがハイレベルに活性化されてからクロック信号の8番目のパルスの立ち下がりのタイミングで、コマンド終了信号Cendをハイレベルに活性化する。従って、AND回路62の出力信号がローレベルになる。
ここで、コマンドC[5]〜C[7]は、マクロを選択するための識別コードに相当する。また、メモリー1(図1)には、マクロ31に割り当てられた識別コードS5〜S7が格納されている。ENOR回路56〜58は、コマンドC[5]〜C[7]を識別コードS5〜S7とそれぞれ比較して、両者が一致していれば、比較結果を表す信号をハイレベルとし、両者が一致していなければ、比較結果を表す信号をローレベルとする。AND回路53は、全ての比較結果を表す信号がハイレベルであるときに、選択信号SELをハイレベルに活性化する。フリップフロップ55は、コマンド終了信号Cendがハイレベルに活性化されるタイミングで選択信号SELをラッチする。
AND回路52の第1の入力端子には、フリップフロップ55にラッチされた選択信号SELが入力され、AND回路52の第2の入力端子には、コマンド終了信号Cendが入力される。従って、AND回路52は、フリップフロップ55にラッチされた選択信号SEL及びコマンド終了信号Cendがハイレベルに活性化されているときに、ビジー信号BSY1をハイレベルに活性化する。なお、フリップフロップ55にラッチされた選択信号SELがローレベルである場合には、ビジー信号BSY1が活性化されない。
<アドレスのラッチ>
コマンド終了信号Cendがハイレベルに活性化されることにより、フリップフロップF20のセットが解除されると共に、フリップフロップF21〜F29のリセットが解除される。フリップフロップF20〜F28は、クロック信号の立ち上がりに同期してアドレスW[7:0]を順次ラッチする。
コマンド終了信号Cendがハイレベルに活性化されてからクロック信号の8番目のパルスの立ち上がりのタイミングで、フリップフロップF20〜F27がアドレスW[0]〜W[7]をそれぞれラッチし、フリップフロップF28がハイレベルの信号(アドレスの初期値)をラッチする。フリップフロップF29は、コマンド終了信号Cendがハイレベルに活性化されてからクロック信号の8番目のパルスの立ち下がりのタイミングで、アドレス終了信号Wendをハイレベルに活性化する。従って、AND回路63の出力信号がローレベルになる。
<データのラッチ>
アドレス終了信号Wendがハイレベルに活性化されることにより、フリップフロップF30のセットが解除されると共に、フリップフロップF31〜F39のリセットが解除される。フリップフロップF30〜F38は、クロック信号の立ち上がりに同期してデータDI[7:0]を順次ラッチする。
アドレス終了信号Wendがハイレベルに非活性化されてからクロック信号の8番目のパルスが立ち上がるタイミングで、フリップフロップF30〜F37が、データDI[0]〜DI[7]をそれぞれラッチし、フリップフロップF38が、ハイレベルの信号(データの初期値)をラッチする。フリップフロップF39は、アドレス終了信号Wendがハイレベルに非活性化されてからクロック信号の8番目のパルスの立ち下がりのタイミングで、データ終了信号Dendをハイレベルに活性化する。従って、AND回路61が、コマンドイネーブル信号CENをローレベルに非活性化する。
また、シリアルI/F回路3aは、メモリー1(図1)を動作させる。例えば、シリアルI/F回路3aは、メモリー1においてアドレスW[7:0]によって指定された一群のメモリーセルにデータDI[7:0]を書き込む。さらに、フリップフロップF19がリセットされて、コマンド終了信号Cendをローレベルに非活性化する。それにより、ビジー信号BSY1、アドレス終了信号Wend、及び、データ終了信号Dendもローレベルに非活性化される。また、ビジー信号BSY1が非活性化されることにより、制御回路10(図1)が、イネーブル信号EN1をローレベルに非活性化する。
第2の実施形態も、第1の実施形態におけるのと同様の効果を奏することができる。また、第2の実施形態によれば、半導体集積回路装置が複数のマクロを含む場合であっても、複数のビジー信号が同時に活性化されることがないので、動作しているマクロを特定することが容易になる。
<第3の実施形態>
図5は、本発明の第3の実施形態に係る半導体集積回路装置の一部の構成例を示す回路図である。また、図6は、図5に示す半導体集積回路装置の第1の動作例を示すタイミングチャートである。
第3の実施形態においては、半導体集積回路装置が、シリアルI/F制御回路(以下においては、単に「制御回路」ともいう)10aと、複数のマクロ(図5においては、一例として、マクロ31及び32を示す)と、バッファー回路71及び72とを含んでおり、ロジック回路20及びバッファー回路70をさらに含んでも良い。それ以外の点に関しては、第3の実施形態は、第1の実施形態又は第2の実施形態と同様である。
例えば、制御回路10aは、OR回路14と、ENOR回路15及び16と、AND回路17及び18と、NOR回路19とを含んでいる。制御回路10aは、シリアルインターフェース制御信号(以下においては、単に「制御信号」ともいう)に従って、半導体集積回路装置の内部回路とICテスター等の外部回路との間のシリアルインターフェース動作を個別に制御する。
マクロ32は、シリアルI/F(インターフェース)回路4と、メモリー2等のデバイスとを含んでいる。シリアルI/F回路4とメモリー2との間においては、パラレル信号が伝送される。シリアル信号入力端子P2には、ロジック回路20に供給されるシリアル信号(シリアルデータ)、又は、マクロ31又は32に供給されるシリアル信号が入力される。
マクロ31及び32は、それぞれのシリアル通信の仕様に基づいて、シリアルインターフェース動作を行う。例えば、マクロ31は、識別コードを含む8ビットのコマンドと、8ビットのアドレスと、8ビットのデータとを含むシリアル信号が供給されて動作する。一方、マクロ32は、識別コードを含む8ビットのコマンドと、16ビットのアドレスと、16ビットのデータとを含むシリアル信号が供給されて動作する。
バッファー回路70〜72の各々は、イネーブル端子Eを有しており、イネーブル端子Eに印加される信号がハイレベルに活性化されたときに、入力端子に入力される信号をバッファーして出力端子から出力する。また、バッファー回路70〜72の各々は、イネーブル端子Eに印加される信号がローレベルに非活性化されたときに、出力端子をハイ・インピーダンス状態にする。
マクロ31及び32は、外部回路からリセット信号入力端子P1に供給されるリセット信号がローレベルに活性化されている間にリセットされる。その際に、シリアルI/F回路3及び4は、ビジー信号BSY1及びBSY2をそれぞれローレベルに非活性化する。リセット信号がハイレベルに非活性化されると、マクロ31及び32のリセットが解除される。
制御信号及び全てのビジー信号BSY1〜BSY2がローレベルに非活性化されているときに、制御回路10aは、ロジック回路20に供給するイネーブル信号EN0をハイレベルに活性化すると共に、マクロ31及び32にそれぞれ供給するイネーブル信号EN1及びEN2をローレベルに非活性化する。それにより、半導体集積回路装置が通常動作モードに設定される。
例えば、制御回路10aにおいて、AND回路17及び18の第2の入力端子にローレベルの制御信号が入力されて、AND回路17及び18は、ローレベルのイネーブル信号EN1及びEN2をそれぞれ出力する。また、NOR回路19の2つの入力端子にローレベルのイネーブル信号EN1及びEN2がそれぞれ入力されて、NOR回路19は、ハイレベルのイネーブル信号EN0を出力する。
その状態においては、マクロ31及び32が動作を停止する一方、ロジック回路20が、外部回路からシリアル信号入力端子P2及びクロック信号入力端子P3にそれぞれ入力されるシリアルデータ及びクロック信号に従って動作する。イネーブル信号EN0が活性化されているので、バッファー回路70は、ロジック回路20から出力されるデータをデータ出力端子P4に供給する。
制御回路10aは、制御信号がハイレベルに活性化されたときに、マクロ31及び32にそれぞれ供給するイネーブル信号EN1及びEN2をハイレベルに活性化すると共に、ロジック回路20に供給するイネーブル信号EN0をローレベルに非活性化する。それにより、半導体集積回路装置がテストモードに移行する。
例えば、通常動作モードにおいて、制御回路10aのENOR回路15及び16の出力信号はハイレベルになっている。従って、制御信号がハイレベルに活性化されたときに、AND回路17及び18は、ハイレベルのイネーブル信号EN1及びEN2をそれぞれ出力する。また、NOR回路19の2つの入力端子にハイレベルのイネーブル信号EN1及びEN2がそれぞれ入力されて、NOR回路19は、ローレベルのイネーブル信号EN0を出力する。
その状態においては、ロジック回路20が動作を停止する一方、マクロ31及び32が、シリアル信号の待機モードに移行する。マクロ31は、イネーブル信号EN1が活性化されているときに、外部回路からシリアル信号入力端子P2に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定する。
マクロ31は、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号BSY1をハイレベルに活性化すると共に、コマンドによって指定された動作を行う。一方、マクロ31は、識別コードによって選択されていないと判定した場合に、ビジー信号BSY1を非活性化して動作を停止する。
例えば、マクロ31において、シリアルI/F回路3が、外部回路からシリアル信号入力端子P2に入力されるコマンドに含まれている識別コードとメモリー1に格納されている識別コードとを比較することにより、コマンドに含まれている識別コードによってマクロ31が選択されているか否かを判定する。
シリアルI/F回路3は、マクロ31が選択されていると判定した場合に、ビジー信号BSY1を活性化する。従って、バッファー回路71は、マクロ31から出力されるデータをデータ出力端子P4に供給する。また、シリアルI/F回路3は、シリアル信号入力端子P2に入力される一連のシリアル信号に含まれているコマンド、アドレス又はデータ、及び、クロック信号入力端子P3に入力されるクロック信号に従って、メモリー1を動作させる。
例えば、コマンドC[7:0]が書込み命令である場合に、シリアルI/F回路3は、メモリー1においてアドレスW[7:0]によって指定された一群のメモリーセルにデータDI[7:0]を書き込む。あるいは、コマンドC[7:0]が読出し命令である場合に、シリアルI/F回路3は、メモリー1においてアドレスW[7:0]によって指定された一群のメモリーセルから8ビットのデータを読み出す。
同様に、マクロ32も、イネーブル信号EN2が活性化されているときに、外部回路からシリアル信号入力端子P2に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定する。マクロ32は、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号BSY2をハイレベルに活性化すると共に、コマンドによって指定された動作を行う。それにより、メモリー2のテストや、不揮発性メモリーであるメモリー2へのデータの書込みを行うことができる。一方、マクロ32は、識別コードによって選択されていないと判定した場合に、ビジー信号BSY2を非活性化して動作を停止する。
例えば、マクロ32において、シリアルI/F回路4が、外部回路からシリアル信号入力端子P2に入力されるコマンドに含まれている識別コードとメモリー2に格納されている識別コードとを比較することにより、コマンドに含まれている識別コードによってマクロ32が選択されているか否かを判定する。
シリアルI/F回路4は、マクロ32が選択されていると判定した場合に、ビジー信号BSY2を活性化する。従って、バッファー回路72は、マクロ32から出力されるデータをデータ出力端子P4に供給する。また、シリアルI/F回路4は、シリアル信号入力端子P2に入力される一連のシリアル信号に含まれているコマンド、アドレス又はデータ、及び、クロック信号入力端子P3に入力されるクロック信号に従って、メモリー2を動作させる。
例えば、コマンドが書込み命令である場合に、シリアルI/F回路4は、メモリー2において16ビットのアドレスによって指定された一群のメモリーセルに16ビットのデータを書き込む。あるいは、コマンドが読出し命令である場合に、シリアルI/F回路4は、メモリー2において16ビットのアドレスによって指定された一群のメモリーセルから16ビットのデータを読み出す。
シリアルI/F回路3又は4は、一連のシリアル信号が入力される期間の経過後にビジー信号BSY1又はBSY2を非活性化しても良いし、コマンドによって指定された動作を終了した後にビジー信号BSY1又はBSY2を非活性化しても良い。
制御回路10aは、複数のマクロ31及び32の内のいずれか1つのマクロがビジー信号を活性化したときに、他のマクロに供給するイネーブル信号を非活性化する。例えば、制御回路10aは、マクロ31から出力されるビジー信号BSY1がハイレベルに活性化されたときに、マクロ32に供給するイネーブル信号E2を非活性化する。
制御回路10aにおいて、ハイレベルのビジー信号BSY1が第1の入力端子に供給されるOR回路14は、共通ビジー信号BSYCをハイレベルに活性化する。従って、ENOR回路15は、ハイレベルの信号を出力し、ENOR回路16は、ローレベルの信号を出力する。その結果、AND回路17は、イネーブル信号E1の活性化を維持し、AND回路18は、イネーブル信号E2をローレベルに非活性化する。それにより、選択されていないマクロ32の動作を停止させることができる。
また、制御回路10aは、複数のマクロ31及び32の内のいずれか1つのマクロから出力されるビジー信号が非活性化されたときに、他のマクロに供給するイネーブル信号を再び活性化する。例えば、制御回路10aは、マクロ31から出力されるビジー信号BSY1がローレベルに非活性化されたときに、マクロ32に供給するイネーブル信号E2を再び活性化する。それにより、マクロ32も、識別コードによって選択されているか否かを判定することが可能になる。
図7は、図5に示す半導体集積回路装置の第1の動作例を示すフローチャートである。図7のステップS11において、半導体集積回路装置に電源電圧が投入されて半導体集積回路装置内の各回路がリセットされると、全てのマクロが、ビジー信号BSYをローレベル「0」に非活性化する。その後、制御信号が活性化される。
ステップS12において、制御回路10aが、全てのマクロに供給するイネーブル信号ENをハイレベル「1」に活性化する。ステップS13において、全てのマクロが、シリアル信号入力端子に入力されるコマンドC[7:0]を保持する。
ステップS14において、全てのマクロが、コマンドC[7:0]に含まれている識別コードによって選択されているか否かを判定する。識別コードによって選択されているマクロ(例えば、マクロ31)においては、処理がステップS15に移行する。ステップS15において、マクロ31が、ビジー信号BSY1をハイレベル「1」に活性化する。
それにより、制御回路10aが、識別コードによって選択されていないマクロ(例えば、マクロ32)に供給するイネーブル信号E2を非活性化する。マクロ32は、イネーブル信号E2が活性化されるまで動作を停止する。
さらに、マクロ31のシリアルI/F回路3が、ステップS16において、シリアル信号入力端子に入力されるアドレスW[7:0]を保持した後に、ステップS17において、シリアル信号入力端子に入力されるデータDI[7:0]を保持する。
ステップS18において、シリアルI/F回路3が、メモリー1を動作させる。例えば、シリアルI/F回路3は、メモリー1においてアドレスW[7:0]によって指定された一群のメモリーセルにデータDI[7:0]を書き込む。ステップS19において、マクロ31が、ビジー信号BSY1をローレベル「0」に非活性化する。その後、処理がステップS12に戻る。
ステップS12において、制御回路10aが、全てのマクロに供給するイネーブル信号ENをハイレベル「1」に活性化する。ステップS13において、全てのマクロが、シリアル信号入力端子に入力されるコマンドC[7:0]を保持する。
ステップS14において、全てのマクロが、コマンドC[7:0]に含まれている識別コードによって選択されているか否かを判定する。識別コードによって選択されているマクロ(例えば、マクロ32)においては、処理がステップS15に移行する。ステップS15において、マクロ32が、ビジー信号BSY2をハイレベル「1」に活性化する。
それにより、制御回路10aが、識別コードによって選択されていないマクロ(例えば、マクロ31)に供給するイネーブル信号E1を非活性化する。マクロ31は、イネーブル信号E1が活性化されるまで動作を停止する。
さらに、マクロ32のシリアルI/F回路4が、ステップS16において、シリアル信号入力端子に入力されるアドレスを保持した後に、ステップS17において、シリアル信号入力端子に入力されるデータを保持する。
ステップS18において、シリアルI/F回路4が、メモリー2を動作させる。例えば、シリアルI/F回路4は、メモリー2においてアドレスによって指定された一群のメモリーセルにデータを書き込む。ステップS19において、マクロ32が、ビジー信号BSY1をローレベル「0」に非活性化する。その後、処理がステップS12に戻る。
図8は、図5に示す半導体集積回路装置の第1の動作例におけるシリアル信号と動作内容との関係を示す図である。シリアル信号入力端子に入力される第1のシリアル信号は、マクロ31のメモリー1のライト(書込み)を表すコマンドC[7:0]と、アドレスW[7:0]と、データDI[7:0]とを含んでいる。第1のシリアル信号がマクロ31に保持されると、メモリー1におけるアドレス1のライトが行われる。
シリアル信号入力端子に入力される第2のシリアル信号は、マクロ31のメモリー1のライトを表すコマンドC[7:0]と、アドレスW[7:0]と、データDI[7:0]とを含んでいる。第2のシリアル信号がマクロ31に保持されると、メモリー1におけるアドレス2のライトが行われる。
シリアル信号入力端子に入力される第3のシリアル信号は、マクロ31のメモリー1のリード(読出し)を表すコマンドC[7:0]と、アドレスW[7:0]と、データDI[7:0]とを含んでいる。第3のシリアル信号がマクロ31に保持されると、メモリー1におけるアドレス1のリードが行われる。
シリアル信号入力端子に入力される第4のシリアル信号は、マクロ31のメモリー1のリードを表すコマンドC[7:0]と、アドレスW[7:0]と、データDI[7:0]とを含んでいる。第4のシリアル信号がマクロ31に保持されると、メモリー1におけるアドレス2のリードが行われる。
シリアル信号入力端子に入力される第5のシリアル信号は、マクロ32のメモリー2のライトを表すコマンドC[7:0]と、アドレスW[15:0]と、データDI[15:0]とを含んでいる。第5のシリアル信号がマクロ32に保持されると、メモリー2におけるアドレス1のライトが行われる。
シリアル信号入力端子に入力される第6のシリアル信号は、マクロ32のメモリー2のライトを表すコマンドC[7:0]と、アドレスW[15:0]と、データDI[15:0]とを含んでいる。第6のシリアル信号がマクロ32に保持されると、メモリー2におけるアドレス2のライトが行われる。
シリアル信号入力端子に入力される第7のシリアル信号は、マクロ32のメモリー2のリードを表すコマンドC[7:0]と、アドレスW[15:0]と、データDI[15:0]とを含んでいる。第7のシリアル信号がマクロ32に保持されると、メモリー2におけるアドレス1のリードが行われる。
シリアル信号入力端子に入力される第8のシリアル信号は、マクロ32のメモリー2のリードを表すコマンドC[7:0]と、アドレスW[15:0]と、データDI[15:0]とを含んでいる。第8のシリアル信号がマクロ32に保持されると、メモリー2におけるアドレス2のリードが行われる。
第1の動作例によれば、メモリー1とメモリー2との間でシリアル通信の仕様が異なっていても、ビジー信号に従ってメモリー1及び2の動作を制御することにより、シリアル通信の仕様の切換えが、マクロの選択と共に自動的に行われる。従って、制御回路10aは、マクロとの間の通信状況を常に把握する必要はなく、ビジー信号の非活性化を待つだけで良い。
<第3の実施形態の第2の動作例>
図9は、図5に示す半導体集積回路装置の第2の動作例を示すタイミングチャートである。第2の動作例においては、マクロが、シリアル信号の入力後又は指定動作の終了後にビジー信号を非活性化するのではなく、その後のコマンドに含まれている識別コードによって選択されていないと判定した場合に、ビジー信号を非活性化する。その他の点に関して、第2の動作例は、第1の動作例と同様である。
マクロ31及び32は、外部回路からリセット信号入力端子P1に供給されるリセット信号がローレベルに活性化されている間にリセットされる。その際に、シリアルI/F回路3及び4は、ビジー信号BSY1及びBSY2をそれぞれローレベルに非活性化する。リセット信号がハイレベルに非活性化されると、マクロ31及び32のリセットが解除される。
制御回路10aは、制御信号がハイレベルに活性化されたときに、マクロ31及び32にそれぞれ供給するイネーブル信号EN1及びEN2をハイレベルに活性化する。それにより、半導体集積回路装置がテストモードに移行する。
その状態においては、マクロ31及び32が、シリアル信号の待機モードに移行する。マクロ31は、イネーブル信号E1が活性化されているときに、シリアル信号入力端子P2に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定する。マクロ31は、識別コードによって選択されていると判定した場合に、ビジー信号BSY1をハイレベルに活性化すると共に、コマンドによって指定された動作を行う。
例えば、マクロ31において、シリアルI/F回路3が、コマンドC1[7:0]が書込み命令である場合に、メモリー1においてアドレスW[7:0]によって指定された一群のメモリーセルにデータD[7:0]を書き込む。また、シリアルI/F回路3は、コマンドC2[7:0]が読出し命令である場合に、メモリー1においてアドレスW[7:0]によって指定された一群のメモリーセルから8ビットのデータを読み出す。
さらに、シリアルI/F回路3は、コマンドC3[7:0]に含まれている識別コードによってマクロ31が選択されているか否かを判定し、マクロ31が選択されていないと判定した場合に、ビジー信号BSY1を非活性化する。制御回路10aは、マクロ31から出力されるビジー信号BSY1が非活性化されたときに、マクロ32に供給するイネーブル信号EN2を活性化する。それにより、マクロ32は、シリアル信号の待機モードに移行する。
マクロ32は、イネーブル信号EN2が活性化されているときに、シリアル信号入力端子P2に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、ビジー信号BSY2をハイレベルに活性化すると共に、コマンドによって指定された動作を行う。
例えば、マクロ32において、シリアルI/F回路4が、コマンドC4[7:0]が書込み命令である場合に、メモリー2においてアドレスW[15:0]によって指定された一群のメモリーセルにデータD[15:0]を書き込む。あるいは、シリアルI/F回路4は、コマンドC4[7:0]が読出し命令である場合に、メモリー2においてアドレスW[15:0]によって指定された一群のメモリーセルから16ビットのデータを読み出す。
図10は、図5に示す半導体集積回路装置の第2の動作例を示すフローチャートである。図10のステップS21において、半導体集積回路装置に電源電圧が投入されて半導体集積回路装置内の各回路がリセットされると、全てのマクロが、ビジー信号BSYをローレベル「0」に非活性化する。その後、制御信号が活性化される。
ステップS22において、制御回路10aが、全てのマクロに供給するイネーブル信号ENをハイレベル「1」に活性化する。ステップS23において、全てのマクロが、シリアル信号入力端子に入力されるコマンドの最上位ビットC[7]を保持する。さらに、ステップS24において、全てのマクロが、シリアル信号入力端子に入力されるコマンドの残りのビットC[6:0]を保持する。
ステップS25において、全てのマクロが、コマンドC[7:0]に含まれている識別コードによって選択されているか否かを判定する。識別コードによって選択されているマクロ(例えば、マクロ31)においては、処理がステップS27に移行する。ステップS27において、マクロ31が、ビジー信号BSY1をハイレベル「1」に活性化する。
それにより、制御回路10aが、識別コードによって選択されていないマクロ(例えば、マクロ32)に供給するイネーブル信号E2を非活性化する。マクロ32においては、処理がステップS26に移行して、ビジー信号BSY2がローレベル「0」に維持される。その後、マクロ32は、イネーブル信号E2が活性化されるまで動作を停止する。
さらに、マクロ31のシリアルI/F回路3は、ステップS28において、シリアル信号入力端子に入力されるアドレスの最上位ビットW[7]を保持する。この例において、アドレスの最上位ビットW[7]は、本来のアドレスではなく、処理の分岐を制御するための制御コードとして用いられている。ステップS29において、シリアルI/F回路3が、アドレスの最上位ビットW[7]が「0」であるか否かを判定する。
アドレスの最上位ビットW[7]が「0」であれば、処理がステップS30に移行する。シリアルI/F回路3は、ステップS30において、シリアル信号入力端子に入力されるアドレスの残りのビットW[6:0]を保持した後に、ステップS31において、シリアル信号入力端子に入力されるデータDI[7:0]を保持する。
ステップS32において、シリアルI/F回路3が、メモリー1を動作させる。例えば、シリアルI/F回路3は、メモリー1においてアドレスW[6:0]によって指定された一群のメモリーセルにデータDI[7:0]を書き込む。その後、処理がステップS28に戻る。
ステップS28において、シリアルI/F回路3が、シリアル信号入力端子に入力されるアドレスの最上位ビットW[7]を保持する。ステップS29において、シリアルI/F回路3が、アドレスの最上位ビットW[7]が「0」であるか否かを判定する。
アドレスの最上位ビットW[7]が「0」であれば、ステップS30〜S32が繰り返されて、メモリー1に対するデータの書込みが行われる。一方、アドレスの最上位ビットW[7]が「1」であれば、処理がステップS24に戻る。ステップS24において、シリアルI/F回路3が、シリアル信号入力端子に入力されるコマンドの残りのビットC[6:0]を保持する。
ステップS25において、シリアルI/F回路3が、コマンドC[7:0]に含まれている識別コードによってマクロ31が選択されているか否かを判定する。識別コードによってマクロ31が選択されている場合には、処理がステップS27に移行して、シリアルI/F回路3が、ビジー信号BSY1をハイレベル「1」に維持する。
ステップS28において、シリアルI/F回路3が、シリアル信号入力端子に入力されるアドレスの最上位ビットW[7]を保持する。ステップS29において、シリアルI/F回路3が、アドレスの最上位ビットW[7]が「0」であるか否かを判定する。
アドレスの最上位ビットW[7]が「0」であれば、処理がステップS30に移行する。シリアルI/F回路3は、ステップS30において、シリアル信号入力端子に入力されるアドレスの残りのビットW[6:0]を保持した後に、ステップS31において、シリアル信号入力端子に入力されるデータDI[7:0]を保持する。
ステップS32において、シリアルI/F回路3が、メモリー1を動作させる。例えば、シリアルI/F回路3は、メモリー1においてアドレスW[6:0]によって指定された一群のメモリーセルから8ビットのデータを読み出す。その後、処理がステップS28に戻る。
ステップS28において、シリアルI/F回路3が、シリアル信号入力端子に入力されるアドレスの最上位ビットW[7]を保持する。ステップS29において、シリアルI/F回路3が、アドレスの最上位ビットW[7]が「0」であるか否かを判定する。
アドレスの最上位ビットW[7]が「0」であれば、ステップS30〜S32が繰り返されて、メモリー1からのデータの読出しが行われる。一方、アドレスの最上位ビットW[7]が「1」であれば、処理がステップS24に戻る。ステップS24において、シリアルI/F回路3が、シリアル信号入力端子に入力されるコマンドの残りのビットC[6:0]を保持する。
ステップS25において、シリアルI/F回路3が、コマンドC[7:0]に含まれている識別コードによって選択されているか否かを判定する。識別コードによってマクロ31が選択されていない場合には、処理がステップS26に移行して、シリアルI/F回路3が、ビジー信号BSY1をローレベル「0」に非活性化する。その後、処理がステップS22に戻る。
ステップS22において、制御回路10aが、全てのマクロに供給するイネーブル信号ENをハイレベル「1」に活性化する。ステップS23において、全てのマクロが、シリアル信号入力端子に入力されるコマンドの最上位ビットC[7]を保持する。さらに、ステップS24において、全てのマクロが、シリアル信号入力端子に入力されるコマンドの残りのビットC[6:0]を保持する。
ステップS25において、全てのマクロが、コマンドC[7:0]に含まれている識別コードによって選択されているか否かを判定する。識別コードによって選択されているマクロ(例えば、マクロ32)においては、処理がステップS27に移行する。ステップS27において、マクロ32が、ビジー信号BSY2をハイレベル「1」に活性化する。
それにより、制御回路10aが、識別コードによって選択されていないマクロ(例えば、マクロ31)に供給するイネーブル信号E1を非活性化する。マクロ31においては、処理がステップS26に移行して、ビジー信号BSY1がローレベル「0」に維持される。その後、マクロ31は、イネーブル信号E1が活性化されるまで動作を停止する。
さらに、マクロ32のシリアルI/F回路4が、ステップS28〜S31において、シリアル信号入力端子に入力されるアドレス及びデータを保持し、ステップS32において、メモリー2を動作させる。ステップS28〜S32は、必要に応じて繰り返される。
図11は、図5に示す半導体集積回路装置の第2の動作例におけるシリアル信号と動作内容との関係を示す図である。シリアル信号入力端子に入力される第1のシリアル信号は、マクロ31のメモリー1のライト(書込み)を表すコマンドC[7:0]と、第1のアドレスW[7:0]及び第1のデータDI[7:0]と、第2のアドレスW[7:0]及び第2のデータDI[7:0]とを含んでいる。
コマンドC[7:0]と、第1のアドレスW[7:0]及び第1のデータDI[7:0]とがマクロ31に保持されると、メモリー1におけるアドレス1のライトが行われる。次に、第2のアドレスW[7:0]及び第2のデータDI[7:0]がマクロ31に保持されると、メモリー1におけるアドレス2のライトが行われる。
シリアル信号入力端子に入力される第2のシリアル信号は、マクロ31のメモリー1のリード(読出し)を表すアドレスの最上位ビットW[7]及びコマンドの残りのビットC[6:0]と、第1のアドレスW[7:0]及び第1のデータDI[7:0]と、第2のアドレスW[7:0]及び第2のデータDI[7:0]とを含んでいる。
アドレスの最上位ビットW[7]及びコマンドの残りのビットC[6:0]と、第1のアドレスW[7:0]及び第1のデータDI[7:0]とがマクロ31に保持されると、メモリー1におけるアドレス1のリードが行われる。次に、第2のアドレスW[7:0]及び第2のデータDI[7:0]がマクロ31に保持されると、メモリー1におけるアドレス2のリードが行われる。
シリアル信号入力端子に入力される第3のシリアル信号は、マクロ31のメモリー1の非選択を表すアドレスの最上位ビットW[7]及びコマンドの残りのビットC[6:0]を含んでいる。第3のシリアル信号がマクロ31に保持されると、メモリー1が非選択にされる。
シリアル信号入力端子に入力される第4のシリアル信号は、マクロ32のメモリー2のライトを表すコマンドC[7:0]と、第1のアドレスW[15:0]及び第1のデータDI[15:0]と、第2のアドレスW[15:0]及び第2のデータDI[15:0]とを含んでいる。
コマンドC[7:0]と、第1のアドレスW[15:0]及び第1のデータDI[15:0]とがマクロ31に保持されると、メモリー1におけるアドレス1のライトが行われる。次に、第2のアドレスW[15:0]及び第2のデータDI[15:0]がマクロ31に保持されると、メモリー1におけるアドレス2のライトが行われる。
シリアル信号入力端子に入力される第5のシリアル信号は、マクロ32のメモリー2のリードを表すアドレスW[15]及びコマンドの残りのビットC[6:0]と、第1のアドレスW[15:0]及び第1のデータDI[15:0]と、第2のアドレスW[15:0]及び第2のデータDI[15:0]とを含んでいる。
アドレスW[15]及びコマンドの残りのビットC[6:0]と、第1のアドレスW[15:0]及び第1のデータDI[15:0]とがマクロ31に保持されると、メモリー2におけるアドレス1のリードが行われる。次に、第2のアドレスW[15:0]及び第2のデータDI[15:0]がマクロ31に保持されると、メモリー2におけるアドレス2のリードが行われる。
シリアル信号入力端子に入力される第6のシリアル信号は、マクロ32のメモリー2の非選択を表すアドレスW[15]及びコマンドの残りのビットC[6:0]を含んでいる。第6のシリアル信号がマクロ31に保持されると、メモリー2が非選択にされる。
第2の動作例によれば、アドレス及びデータの組合せを連続的にマクロに供給することにより、マクロに含まれているメモリーに対するデータの読み書きを効率良く行うことができる。また、コマンドを再度供給することにより、複数のマクロの動作を切り換えることができる。その場合に、コマンドの周期性はなくなるが、制御のステータスは、選択されたマクロのシリアルI/F回路によって管理される。従って、制御回路10aは、ステータスを把握する必要はなく、ビジー信号の非活性化を待つだけで良い。
<制御信号生成回路の第1の例>
次に、本発明の各実施形態に係る半導体集積回路装置内において用いられる制御信号生成回路について説明する。図1に示す制御回路10又は図5に示す制御回路10aは、通常動作モードにおいて制御信号の活性化を検出しないことが望ましい。その場合には、通常動作モードにおいて、マクロのテストを行うテストモードに半導体集積回路装置が誤って移行することを防止できる。そのために、半導体集積回路装置において、制御信号生成回路が設けられても良い。
図12は、制御信号生成回路の第1の例を示す回路図であり、図13は、図12に示す制御信号生成回路の動作を説明するための図である。第1の例においては、信号入力端子(例えば、図1に示す入力端子P1〜P3)に印加される電位VINと高電位側の電源電位VDDとの差が所定の値よりも大きいときに、制御信号生成回路が、制御信号をハイレベルに活性化する。
図12に示すように、制御信号生成回路は、例えば、バッファー回路81及び82と、PチャネルMOSトランジスターQP1〜QP4と、抵抗R1とを含んでいる。バッファー回路81は、PチャネルMOSトランジスターQP11及びNチャネルMOSトランジスターQN11で構成される第1のインバーターと、PチャネルMOSトランジスターQP12及びNチャネルMOSトランジスターQN12で構成される第2のインバーターとを含んでいる。
また、バッファー回路82は、PチャネルMOSトランジスターQP21及びNチャネルMOSトランジスターQN21で構成される第3のインバーターと、PチャネルMOSトランジスターQP22及びNチャネルMOSトランジスターQN22で構成される第4のインバーターとを含んでいる。バッファー回路81及び82は、高電位側の電源電位VDD(例えば、2V)及び低電位側の電源電位VSS(例えば、接地電位0V)が供給されて動作する。
バッファー回路81の入力端子は、信号入力端子に接続されている。また、トランジスターQP1〜QP4は、信号入力端子とバッファー回路82の入力端子との間に直列に接続されており、抵抗R1は、バッファー回路82の入力端子と電源電位VSSの配線との間に接続されている。
通常動作モードにおいて、信号入力端子に印加される信号は、電源電位VDDと電源電位VSSとの間で遷移する。従って、図13に示すように、バッファー回路81は、信号入力端子に印加される信号をバッファーして、通常動作時の内部信号(a)を出力する。一方、トランジスターQP1〜QP4がオフしているので、バッファー回路82の入力端子には、電源電位VSSが印加される。従って、バッファー回路82は、ローレベルに非活性化された制御信号(b)を出力する。
テストモードにおいて、信号入力端子に印加される電位VINと高電位側の電源電位VDDとの差を所定の値(例えば、約0.4V)よりも大きくすると、トランジスターQP1〜QP4がオンする。それにより、バッファー回路82の入力端子にハイレベルの電位が印加される。従って、図13に示すように、バッファー回路82は、ハイレベルに活性化された制御信号(b)を出力する。
<制御信号生成回路の第2の例>
図14は、制御信号生成回路の第2の例を示す回路図であり、図15は、図14に示す制御信号生成回路の動作を説明するための図である。第2の例においては、低電位側の電源電位VSSと信号入力端子(例えば、図1に示す入力端子P1〜P3)に印加される電位VINとの差が所定の値よりも大きいときに、制御信号生成回路が、制御信号を活性化する。
図14に示すように、制御信号生成回路は、例えば、バッファー回路81及び82と、NチャネルMOSトランジスターQN1〜QN4と、抵抗R1とを含んでいる。バッファー回路81及び82は、高電位側の電源電位VDD(例えば、2V)及び低電位側の電源電位VSS(例えば、接地電位0V)が供給されて動作する。
バッファー回路81の入力端子は、信号入力端子に接続されている。また、トランジスターQN1〜QN4は、信号入力端子とバッファー回路82の入力端子との間に直列に接続されており、抵抗R1は、バッファー回路82の入力端子と電源電位VDDの配線との間に接続されている。
通常動作モードにおいて、信号入力端子に印加される信号は、電源電位VDDと電源電位VSSとの間で遷移する。図15に示すように、バッファー回路81は、信号入力端子に印加される信号をバッファーして、通常動作時の内部信号(a)を出力する。一方、トランジスターQN1〜QN4がオフしているので、バッファー回路82の入力端子には、電源電位VDDが印加される。従って、バッファー回路82は、ハイレベルに非活性化された制御信号(b)を出力する。
テストモードにおいて、低電位側の電源電位VSSと信号入力端子に印加される電位VINとの差を所定の値(例えば、約0.4V)よりも大きくすると、トランジスターQN1〜QN4がオンして、バッファー回路82の入力端子にローレベルの電位が印加される。従って、図15に示すように、バッファー回路82は、ローレベルに活性化された制御信号(b)を出力する。
このように、制御信号生成回路の第1又は第2の例によれば、制御信号入力端子を新たに設けなくても、既にある信号入力端子に印加される電位を制御するだけで、半導体集積回路装置をテストモードに移行させることができる。
<制御信号生成回路の第3の例>
図16は、制御信号生成回路の第3の例を示す回路図であり、図17は、図16に示す制御信号生成回路の動作を説明するための図である。第3の例においては、印加される電源電圧(VDD−VSS)が所定の値よりも大きいときに、制御信号生成回路が、制御信号を活性化する。
図16に示すように、制御信号生成回路は、例えば、バッファー回路82と、PチャネルMOSトランジスターQP1〜QP4と、抵抗R1とを含んでいる。バッファー回路81及び82は、高電位側の電源電位VDD(例えば、2V)及び低電位側の電源電位VSS(例えば、接地電位0V)が供給されて動作する。トランジスターQP1〜QP4は、電源電位VDDの配線とバッファー回路82の入力端子との間に直列に接続されており、抵抗R1は、バッファー回路82の入力端子と電源電位VSSの配線との間に接続されている。
通常動作モードにおいて、電源電圧(VDD−VSS)は規定値(例えば、2V)となっている。トランジスターQP1〜QP4がオフしているので、バッファー回路82の入力端子には、電源電位VSSが印加される。従って、図17に示すように、バッファー回路82は、ローレベルに非活性化された制御信号を出力する。
テストモードにおいて、電源電圧(VDD−VSS)を、所定の値(例えば、PチャネルMOSトランジスターの閾値電圧の4倍である約2.4V)よりも大きくすると、トランジスターQP1〜QP4がオンして、バッファー回路82の入力端子にハイレベルの電位が印加される。従って、図17に示すように、バッファー回路82は、ハイレベルに活性化された制御信号を出力する。このように、制御信号生成回路の第3の例によれば、制御信号入力端子を新たに設けなくても、電源電圧を制御するだけで、半導体集積回路装置をテストモードに移行させることができる。
<電子機器>
次に、本発明の一実施形態に係る電子機器について、図18を参照しながら説明する。
図18は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。電子機器100は、本発明の一実施形態に係る半導体集積回路装置110と、CPU120と、操作部130と、ROM(リードオンリー・メモリー)140と、RAM(ランダムアクセス・メモリー)150と、通信部160と、表示部170と、音声出力部180とを含んでも良い。なお、図18に示す構成要素の一部を省略又は変更しても良いし、あるいは、図18に示す構成要素に他の構成要素を付加しても良い。
半導体集積回路装置110は、少なくとも1つのマクロにおいて不揮発性メモリーを含んでおり、CPU120からのコマンドに応じて各種の処理を行う。例えば、半導体集積回路装置110は、不揮発性メモリーに記憶されているパラメーターに基づいて、入力されたデータを補正したり、データのフォーマットを変換したりする。
CPU120は、ROM140等に記憶されているプログラムに従って、半導体集積回路装置110から供給されるデータ等を用いて各種の演算処理や制御処理を行う。例えば、CPU120は、操作部130から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部160を制御したり、表示部170に各種の画像を表示させるための画像信号を生成したり、音声出力部180に各種の音声を出力させるための音声信号を生成したりする。
操作部130は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をCPU120に出力する。ROM140は、CPU120が各種の演算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、RAM150は、CPU120の作業領域として用いられ、ROM140から読み出されたプログラムやデータ、操作部130を用いて入力されたデータ、又は、CPU120がプログラムに従って実行した演算結果等を一時的に記憶する。
通信部160は、例えば、アナログ回路及びデジタル回路で構成され、CPU120と外部装置との間のデータ通信を行う。表示部170は、例えば、LCD(液晶表示装置)等を含み、CPU120から供給される表示信号に基づいて各種の情報を表示する。また、音声出力部180は、例えば、スピーカー等を含み、CPU120から供給される音声信号に基づいて音声を出力する。
電子機器100としては、例えば、電卓、電子辞書、電子ゲーム機器、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器(例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡)等が該当する。
本実施形態によれば、半導体集積回路装置110に内蔵されたマクロ(不揮発性メモリーを含む)のシリアルインターフェース動作の制御を容易にした電子機器を提供することができる。例えば、半導体集積回路装置110の不揮発性メモリーにプログラムを記憶させることによりROM140を省略したり、半導体集積回路装置110の不揮発性メモリーにデータを記憶させることによりRAM150を省略したりすることができる。
上記の実施形態においては、半導体集積回路装置に内蔵されたマクロがメモリーを含む場合について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
1、2…メモリー、3、3a、4…シリアルI/F回路、10、10a…シリアルI/F制御回路、11…OR回路、12…ENOR回路、13…NOR回路、14…OR回路、15、16…ENOR回路、17、18…AND回路、19…NOR回路、20…ロジック回路、31、32…マクロ、40…セレクター回路、51〜53、61〜63…AND回路、54、55…フリップフロップ、56〜58…ENOR回路、64〜66…インバーター、70〜72、81、82…バッファー回路、100…電子機器、110…半導体集積回路装置、120…CPU、130…操作部、140…ROM、150…RAM、160…通信部、170…表示部、180…音声出力部、P1…リセット信号入力端子、P2…シリアル信号入力端子、P3…クロック信号入力端子、P4…データ出力端子、P5…制御信号入力端子、F10〜F39…フリップフロップ、QP1〜QP22…PチャネルMOSトランジスター、QN1〜QN22…NチャネルMOSトランジスター、R1…抵抗、

Claims (10)

  1. イネーブル信号が活性化されたときにビジー信号を活性化し、前記イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、前記識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間において前記ビジー信号の活性化を維持すると共に、前記コマンドによって指定された動作を行う回路ブロックと、
    制御信号が活性化されたときに前記イネーブル信号を活性化すると共に、前記ビジー信号が非活性化されたときに前記イネーブル信号を非活性化する制御回路と、
    を備える半導体集積回路装置。
  2. イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、前記識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号を活性化すると共に、前記コマンドによって指定された動作を行う回路ブロックと、
    制御信号が活性化されたときに前記イネーブル信号を活性化すると共に、前記ビジー信号が非活性化されたときに前記イネーブル信号を非活性化する制御回路と、
    を備える半導体集積回路装置。
  3. 前記回路ブロックが、前記識別コードによって選択されていると判定した場合に、一連のシリアル信号が入力される期間の経過後に前記ビジー信号を非活性化する、請求項1又は2記載の半導体集積回路装置。
  4. 前記回路ブロックが、前記識別コードによって選択されていると判定した場合に、前記コマンドによって指定された動作を終了した後に前記ビジー信号を非活性化する、請求項1又は2記載の半導体集積回路装置。
  5. 前記回路ブロックが、前記識別コードによって選択されていると判定した場合に、前記イネーブル信号が活性化されているときに、前記シリアル信号入力端子に入力される第2のコマンドに含まれている第2の識別コードによって選択されているか否かを判定し、前記第2の識別コードによって選択されていないと判定した場合に、前記ビジー信号を非活性化する、請求項1又は2記載の半導体集積回路装置。
  6. それぞれのイネーブル信号が活性化されているときに、前記識別コードによって選択されているか否かを判定し、前記識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてそれぞれのビジー信号を活性化すると共に、前記コマンドによって指定された動作を行う複数の回路ブロックを備え、
    前記制御回路が、前記複数の回路ブロックの内のいずれか1つの回路ブロックがビジー信号を活性化したときに、他の回路ブロックに供給するイネーブル信号を非活性化する、請求項2〜5のいずれか1項記載の半導体集積回路装置。
  7. 前記制御回路が、通常動作モードにおいて前記制御信号の活性化を検出しない、請求項1〜6のいずれか1項記載の半導体集積回路装置。
  8. 信号入力端子に印加される電位と高電位側の電源電位との差が所定の値よりも大きいか、又は、低電位側の電源電位と信号入力端子に印加される電位との差が所定の値よりも大きいときに、前記制御信号を活性化する制御信号生成回路をさらに備える、請求項1〜7のいずれか1項記載の半導体集積回路装置。
  9. 印加される電源電圧が所定の値よりも大きいときに、前記制御信号を活性化する制御信号生成回路をさらに備える、請求項1〜7のいずれか1項記載の半導体集積回路装置。
  10. 請求項1〜9のいずれか1項記載の半導体集積回路装置を備える電子機器。
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