JP2004272638A - マイクロコンピュータ - Google Patents
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Abstract
【課題】ＣＰＵの信号を伝達するワード線等の複数の信号線における不良を検出することが可能な、低コストのマイクロコンピュータを提供する。
【解決手段】バス配線１１〜１６に対して、ストップモード時に電位を設定するシフトレジスタ２０を備えており、シフトレジスタ２０は外部クロック入力部７０からの外部クロックに同期して、外部データ入力部６０から設定データ用の信号をシリアルに入力することにより、設定データを保持することができる。シフトレジスタ２０内の設定データは活性状態のバッファ５１〜５６を介してバス配線１１〜１６に付与される。バッファ５１〜５６はモード信号が“Ｌ”（ストップモードを指示）のとき活性状態となる。
【選択図】 図１
【解決手段】バス配線１１〜１６に対して、ストップモード時に電位を設定するシフトレジスタ２０を備えており、シフトレジスタ２０は外部クロック入力部７０からの外部クロックに同期して、外部データ入力部６０から設定データ用の信号をシリアルに入力することにより、設定データを保持することができる。シフトレジスタ２０内の設定データは活性状態のバッファ５１〜５６を介してバス配線１１〜１６に付与される。バッファ５１〜５６はモード信号が“Ｌ”（ストップモードを指示）のとき活性状態となる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、マイクロコンピュータに関し、特に、アドレスバス、データバス等のバス配線や内蔵ＲＯＭ等のワード線やビット線等の配線の不良を検出するための技術に関する。
【０００２】
【従来の技術】
従来より、マイクロコンピュータにおける、クロックの発振を停止する特殊な動作モード（ストップモード）において、所定のワード線パターンを与えるテスト信号を選択し、ＲＯＭ等のメモリに対してテスト信号出力することにより、すべてのワード線の信号レベルを同時に設定して、容易に、短時間で、かつ精度よくリーク不良の検出が行える技術として特許文献１の技術が知られている。
【０００３】
【特許文献１】
特開平１０−３８９７８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、かかる従来技術においては、ストップモードにおいて、所定のワード線パターンを与えるテスト信号を用いているため、テスト信号供給源を別途設ける必要があり、コストが増大していた。
【０００５】
この発明は上記問題点を解決するためになされたもので、ＣＰＵの信号を伝達するワード線等の複数の信号線における不良を検出することが可能な、低コストのマイクロコンピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る請求項１記載のマイクロコンピュータは、ＣＰＵと、前記ＣＰＵの出力信号に対応して設けられる複数の信号線と、外部信号に基づき、前記複数の信号線に対応する設定データを格納可能なデータ記憶部と、活性状態時に、前記ＣＰＵの出力信号を前記複数の信号線に伝達する第１の信号伝達手段と、活性状態時に、前記データ記憶部の前記設定データを前記複数の信号線に伝達する第２の信号伝達手段と、前記第１及び第２の信号伝達手段の活性／非活性を制御する信号伝達制御手段とを備え、前記信号伝達制御手段は、モード信号を受け、該モード信号が通常状態を指示するとき前記第１の信号伝達手段のみを活性状態とし、前記モード信号が特殊状態を指示するとき前記第２の信号伝達手段のみを活性状態としている。
【０００７】
この発明に係る請求項６記載のマイクロコンピュータは、複数ビットのアドレス信号を出力するＣＰＵと、複数のワード線を有するメモリ部と、前記アドレス信号のうち最下位ビットのアドレス信号を除くメインアドレス信号に基づきデコード処理を行いメインデコード結果を得るメインデコーダと、前記メインデコード結果、前記最下位ビットのアドレス信号及びモード信号を受け、前記複数のワード線の電位設定を行うサブデコード部とを備え、前記サブデコード部は、前記モード信号が通常状態を指示するとき、前記メインデコード結果と前記最下位ビットのアドレス信号に基づき、前記複数のワード線のうちのいずれかを選択状態の電位に設定し、前記モード信号が特殊状態を指示するとき、前記最下位ビットのアドレス信号のみに基づき前記複数のワード線の電位設定を行っている。
【０００８】
この発明に係る請求項７記載のマイクロコンピュータは、複数ビットのアドレス信号を出力するＣＰＵと、複数のワード線及び複数のビット線を有するメモリ部と、モード信号を受け、該モード信号が通常状態を指示するとき、前記アドレス信号に基づき複数のワード線のいずれかを選択し、前記モード信号が特殊状態を指示するとき前記複数のワード線を全て非選択状態にするワード線選択手段と、モード信号を受け、該モード信号が特殊状態を指示するときに活性状態となり、前記複数のビット線の電位設定を予め定められた態様で行うビット線電位設定部とを備える。
【０００９】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１であるマイクロコンピュータにおける主要部の構成を示す回路図である。この実施の形態に係るマイクロコンピュータは制御手段であるＣＰＵ１と、プログラムカウンタ（図示省略）、デコーダ（図示省略）、ＲＯＭ（図示省略）その他の周辺機器を備え、並列に配置されるアドレスバス、データバス等のバス配線１１，１２，１３，１４，１５，１６，…（以下、「バス配線１１〜１６」と略記）によりＣＰＵ１とＲＯＭ等の周辺機器が情報をやり取りする。このバス配線１１〜１６がＣＰＵの出力信号に対応して設けられる複数の信号線に相当する。
【００１０】
また、このマイクロコンピュータは、クロック発振に基づいて通常の演算処理を行う通常モードと、クロック発振を停止してＣＰＵ１を停止させ、消費電流を低減するストップモードとを有している。これらのモード指示はモード信号設定部５より与えられるモード信号によって決定する。
【００１１】
マイクロコンピュータは内部に内部クロック発生回路８を有しており、内部クロック発生回路８はモード信号設定部５からのモード信号を受け、モード信号がストップモードを指示するとき内部クロックの発生（発振）を停止する。
【００１２】
このマイクロコンピュータの出力信号はバッファ６１，６２，６３，６４，６５，６６，…（以下、「バッファ６１〜６６」と略記）に与えられ、バッファ６１〜６６（第１の信号伝達手段に相当）は活性状態時に上記出力信号を増幅してバス配線１１〜１６に供給する。
【００１３】
バス配線１１〜１６に対して、ストップモード時に電位を設定するシフトレジスタ２０（データ記憶部に相当）を備えており、シフトレジスタ２０は１ビットラッチ部２１，２２，２３，２４，２５，２６，…（以下、「１ビットラッチ部２１〜２６と略記」）で構成される。１ビットラッチ部２１〜２６はそれぞれフリップフロップで構成され、クロック入力に入力されるクロックに同期して前段の入力信号を取り込む。このシフトレジスタ２０に格納されたデータがストップモード時におけるバス配線１１〜１６に対する設定データとなる。
【００１４】
１ビットラッチ部２１〜２６は、配線４１，４２，４３，４４，４５，４６，…（以下、「配線４１〜４６」と略記）及びバッファ５１，５２，５３，５４，５５，５６，…（以下、「バッファ５１〜５６」と略記）を介してバス配線１１〜１６に接続される。
【００１５】
バッファ５１〜５６（第２の信号伝達手段に相当）は活性状態時に１ビットラッチ部２１〜２６に格納されたデータを増幅してバス配線１１〜１６に供給する。
【００１６】
また、上記のようにシフトレジスタ２０に対し、ストップモード時に各バス配線１１〜１６に設定すべき電位パターン（設定データに相当）をオペレータが設定可能であり、その電位パターンを入力するための外部データ入力部６０と、ストップモード時においてシフトレジスタ２０のデータ入力制御用の外部クロックを入力する外部クロック入力部７０を備えている。そして、通常モードであるかストップモードであるかを指示するモード信号入力用にモード信号設定部５が設けられる。
【００１７】
モード信号設定部５は内部の信号線３１に接続され、信号線３１はバッファ５１〜５６それぞれの制御入力に電気的に接続されるともに、インバータ５０の入力部に接続される。インバータ５０の出力はバッファ６１，６２，６３，６４，６５，６６，…（以下、「バッファ６１〜６６」と略記）それぞれの制御入力に与えられる。
【００１８】
信号線３１及びインバータ５０からなる信号伝達制御手段は、バッファ５１〜５６及びバッファ６１〜６６のうち、モード信号が“Ｌ”（通常モードを指示）のときバッファ６１〜６６を選択的に活性状態に、モード信号が“Ｈ”（ストップモードを指示）のときバッファ５１〜５６を選択的に活性状態とする。
【００１９】
バッファ５１〜５６及びバッファ６１〜６６はそれぞれ制御入力が“Ｈ”のとき活性状態となりバス配線１１〜１６に信号を出力し、制御入力が“Ｌ”のとき非活性状態となりフローティング状態となり、バス配線１１〜１６には信号を出力しない。
【００２０】
外部データ入力部６０は信号線３２を介してシフトレジスタ２０の初段の１ビットラッチ部２１の入力に接続される。外部クロック入力部７０は信号線３３を介して１ビットラッチ部２１〜２６のクロック入力部に与えられる。
【００２１】
このような構成において、マイクロコンピュータにおいて、モード信号設定部５に“Ｌ”の通常モードを指示するモード信号が入力されると、前述したように、バッファ６１〜６６が活性状態、バッファ５１〜５６が非活性状態となる。したがって、シフトレジスタ２０内のデータはバス配線１１〜１６に与えられることなく、ＣＰＵ１からの出力信号がバッファ６１〜６６を介してバス配線１１〜１６に与えられる。すなわち、通常のＣＰＵ１によるバス配線１１〜１６の電位設定が行われる。
【００２２】
一方、モード信号設定部５に“Ｈ”のストップモードを指示するモード信号が入力されると、内部クロック発生回路８は内部クロックの発生を停止し、バッファ６１〜６６が非活性状態、バッファ５１〜５６が活性状態となる。したがって、シフトレジスタ２０内のデータがバス配線１１〜１６に与えられ、ＣＰＵ１からの出力信号がバス配線１１〜１６に与えられない。
【００２３】
すなわち、シフトレジスタ２０の各１ビットラッチ部２１〜２６に保持されている設定データが配線４１〜４６及びバッファ５１〜５６を介してバス配線１１〜１６に与えられる。この設定データは、ストップモード時にオペレータが外部データ入力部６０を介して所望のデータをシフトレジスタ２０に保持させたデータである。
【００２４】
具体的には、外部クロック入力部７０からの外部クロックをシフトレジスタ２０の１ビットラッチ部２１〜２６それぞれのクロック入力に与えながら、外部データ入力部６０から設定データ用の信号をシリアルに順次与えることにより、各１ビットラッチ部２１〜２６に設定データが保持される。このように、このマイクロコンピュータでは、ストップモード中にオペレータが外部データ入力部６０への設定データの指定を変更することにより、各バス配線１１〜１６への設定データを変更することができる。
【００２５】
ところで、従来のマイクロコンピュータにおいては、発振を全て停止させた時、アドレスバス、データバス等のバス配線やＲＯＭ等のアドレス線はストップモードにエントリする直前の状態を保持していた。そのため、例えば、ある特定のアドレスバスが“Ｈ”レベルの状態でしか電流が流れないような欠陥がそのアドレスバス上に存在した場合には、出荷テストで用いるテスト用のデータによってはその不良を検出できない可能性があった。また、隣接するバス配線間の絶縁不良により、それらの配線間に電流が流れるリーク不良も、テスト用のデータによっては検出できない場合があった。さらに、複数のテストパターンを用いて、いろいろな組み合わせでテストを実施できたとしても、テスト時間が増大するという問題があった。
【００２６】
これに対し、この実施の形態のマイクロコンピュータにおいては、ストップモードにおいて外部データ入力部６０を通じて任意に設定データを指定することができるため、バス配線の設定データを様々に設定変更して電源電流（電源から接地に流れる電流）値等を測定することにより、複数のテストパターンを用いたテストを迅速に実施できる。特に、隣接するバス配線間で電位が異なる設定データを設定して電源電流値等を測定することにより、リークテストを容易に行うことができる。
【００２７】
さらに、シフトレジスタ２０に設定データの信号を保持することにより、それをバス配線１１〜１６へのデータ設定を実現したため、設定データのシフトレジスタ２０への設定のための回路構成を簡単なものとすることができる。
【００２８】
＜実施の形態２＞
図２はこの発明の実施の形態２であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【００２９】
実施の形態２では、図１で示した実施の形態１の構成と比較した場合、シフトレジスタ２０に代えてインクリメントカウンタ１２０を設けた点、外部データ入力部６０を省略した点、外部クロック入力部７０を信号線３３を介してインクリメントカウンタ１２０のカウント入力部に付与した点が異なる。そして、１ビットカウント部１２１，１２２，１２３，１２４，１２５，１２６，…（以下、「１ビットカウント部１２１〜１２６」と略記）は配線４１〜４６を介してバッファ５１〜５６に接続される。なお、１ビットカウント部１２１〜１２６はそれぞれフリップフロップ等で構成される。なお、他の構成は図１で示した実施の形態１の構成と同様であるため、説明を省略する。
【００３０】
インクリメントカウンタ１２０は外部クロック入力部７０より入力される外部クロックの所定の信号遷移変化（立ち上がりエッジ、立ち下がりエッジ）を検出すると“１”インクリメントするカウント動作を実行する。
【００３１】
このような構成において、マイクロコンピュータにおいて、モード信号設定部５に“Ｌ”の通常モードを指示するモード信号が入力されると、バッファ６１〜６６が活性状態、バッファ５１〜５６が非活性状態となる。したがって、インクリメントカウンタ１２０内のデータはバス配線１１〜１６に与えられることなく、ＣＰＵ１からの出力信号がバッファ６１〜６６を介してバス配線１１〜１６に与えられる。
【００３２】
一方、モード信号設定部５に“Ｈ”のストップモードを指示するモード信号が入力されると、内部クロック発生回路８は内部クロックの発生を停止し、バッファ６１〜６６が非活性状態、バッファ５１〜５６が活性状態となる。したがって、インクリメントカウンタ１２０内の設定データがバス配線１１〜１６に与えられ、ＣＰＵ１からの出力信号がバス配線１１〜１６に与えられない。
【００３３】
すなわち、インクリメントカウンタ１２０の各１ビットカウント部１２１〜１２６に保持されている設定データが配線４１〜４６及びバッファ５１〜５６を介してバス配線１１〜１６に与えられる。この設定データは、ストップモード時にオペレータが外部クロック入力部７０を介して所望のデータをインクリメントカウンタ１２０に保持させたデータである。
【００３４】
具体的には、外部クロック入力部７０からの所望のデータに相当するクロック数の外部クロックをインクリメントカウンタ１２０のカウント入力部に与えることにより、インクリメントカウンタ１２０の各１ビットカウント部１２１〜１２６にカウント値が設定データとして保持される。このように、実施の形態２のマイクロコンピュータでは、ストップモード中にオペレータが外部クロック入力部７０を介して設定データの内容を変更することにより、各バス配線１１〜１６への設定データを変更することができる。
【００３５】
この実施の形態のマイクロコンピュータにおいては、ストップモードにおいて外部クロック入力部７０を通じて任意に設定データを指定することができるため、バス配線の設定データを様々に設定変更して電源電流値等を測定することにより、複数のテストパターンを用いたテストを迅速に実施できる。
【００３６】
さらに、インクリメントカウンタ１２０に設定データの信号を保持することにより、それをバス配線１１〜１６へのデータ設定を実現したるため、設定データのインクリメントカウンタ１２０への設定のための回路構成を簡単なものとすることができる。
【００３７】
＜実施の形態３＞
図３はこの発明の実施の形態３であるマイクロコンピュータにおける主要部の構成を示す回路図である。同図に示すように、シフトレジスタ２０に置き換えて、マイクロコンピュータに元々内蔵されている内蔵シリアルＩ／Ｏ２２０を用い、これに伴い内蔵シリアルＩ／Ｏ２２０に対応して設けられているシリアルデータ入力部７をステップモード時の外部データ入力部としても用いている点が異なる。したがって、実施の形態１のように専用の外部データ入力部６０は不要となる。
【００３８】
内蔵シリアルＩ／Ｏ２２０は１ビットラッチ部１２１，１２２，１２３，１２４，１２５，１２６，…（以下、「１ビットラッチ部１２１〜１２６と略記」）で構成され、外部クロック入力部７０から受ける外部クロックに同期して、シリアルデータ入力部７より受ける外部シリアルデータを入力し、１ビットラッチ部２２１から１ビットラッチ部２２６にかけてシリアルに転送する。
【００３９】
１ビットラッチ部１２１〜１２６は、配線４１〜４６及びバッファ５１〜５６を介してバス配線１１〜１６に接続される。他の構成は図１で示した実施の形態１の構成と同様であるため、説明を省略する。
【００４０】
このような構成において、モード信号設定部５に“Ｌ”の通常モードを指示するモード信号が入力されると、バッファ６１〜６６が活性状態、バッファ５１〜５６が非活性状態となる。したがって、内蔵シリアルＩ／Ｏ２２０内のデータはバス配線１１〜１６に与えられることなく、ＣＰＵ１からの出力信号がバッファ６１〜６６を介してバス配線１１〜１６に与えられる。
【００４１】
一方、モード信号設定部５に“Ｈ”のストップモードを指示するモード信号が入力されると、内部クロック発生回路８は内部クロックの発生を停止し、バッファ６１〜６６が非活性状態、バッファ５１〜５６が活性状態となる。したがって、内蔵シリアルＩ／Ｏ２２０内の設定データがバス配線１１〜１６に与えられ、ＣＰＵ１からの出力信号がバス配線１１〜１６に与えられない。
【００４２】
すなわち、内蔵シリアルＩ／Ｏ２２０の各１ビットラッチ部１２１〜１２６に保持されている設定データが配線４１〜４６及びバッファ５１〜５６を介してバス配線１１〜１６に与えられる。この設定データは、ストップモード時にオペレータがシリアルデータ入力部７を介して所望のデータを内蔵シリアルＩ／Ｏ２２０に保持させたデータである。内蔵シリアルＩ／Ｏ２２０へのデータ設定は、実施の形態１のシフトレジスタ２０に対するデータ設定と同様に行われる。
【００４３】
したがって、この実施の形態のマイクロコンピュータにおいては、ストップモードにおいてシリアルデータ入力部７を通じて任意に設定データを指定することができるため、バス配線の設定データを様々に設定変更して電源電流値等を測定することにより、複数のテストパターンを用いたテストを迅速に実施できる。特に、隣接するバス配線間で電位が異なる設定データを設定して電源電流値等を測定することにより、リークテストを容易に行うことができる。
【００４４】
さらに、例えば、内蔵シリアルＩ／Ｏ２２０の初期値が２進数表示で「１０１０１０１０」であった場合、ストップモードヘ移行後、信号線３３に「０」を１クロック入力するだけでシリアルインターフェイスの値は「０１０１０１０１」となり、全てのバス配線に異なった値を容易かつ迅速に設定可能である。また、内蔵の内蔵シリアルＩ／Ｏ２２０を用いて各バス配線１１〜１６に設定データを設定するので、新規に追加する部材を少なく抑えつつ（実施の形態１のシフトレジスタ２０、外部データ入力部６０等を省略しつつ）、上記効果を得ることができる。
【００４５】
＜実施の形態４＞
図４はこの発明の実施の形態４であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【００４６】
実施の形態４では、図４で示した実施の形態２の構成と比較した場合、インクリメントカウンタ１２０に代えて内蔵タイマー３２０を設けた点、外部クロック入力部７０に代えてイベント入力部３６０を設けた点が主として異なる。
【００４７】
内蔵タイマー３２０のカウントビット部３２１，３２２，３２３，３２４，３２５，３２６，…（以下、「カウントビット部３２１〜３２６」と略記）による複数ビット分のカウント値が時間計測値として設定可能である。すなわち、内蔵タイマー３２０は、イベント入力部３６０より入力されるイベント信号において所定時間間隔で生じる所定の信号遷移変化（立ち上がりエッジあるいは立ち下がりエッジ）に基づき、カウント値をアップカウントまたはダウンカウントする。
【００４８】
内蔵タイマー３２０のカウントビット部３２１〜３２６は配線４１〜４６を介してバッファ５１〜５６に接続される。なお、他の構成は図２で示した実施の形態２と同様であるため説明を省略する。
【００４９】
このような構成において、モード信号設定部５に“Ｌ”の通常モードを指示するモード信号が入力されると、バッファ６１〜６６が活性状態、バッファ５１〜５６が非活性状態となる。したがって、内蔵タイマー３２０内の設定データ（カウント値）はバス配線１１〜１６に与えられることなく、ＣＰＵ１からの出力信号がバッファ６１〜６６を介してバス配線１１〜１６に与えられる。
【００５０】
一方、モード信号設定部５に“Ｈ”のストップモードを指示するモード信号が入力されると、内部クロック発生回路８は内部クロックの発生を停止し、バッファ６１〜６６が非活性状態、バッファ５１〜５６が活性状態となる。したがって、内蔵タイマー３２０内の設定データ（カウント値）がバス配線１１〜１６に与えられ、ＣＰＵ１からの出力信号がバス配線１１〜１６に与えられない。
【００５１】
すなわち、内蔵タイマー３２０の各カウントビット部３２１〜３２６に保持されている設定データが配線４１〜４６及びバッファ５１〜５６を介してバス配線１１〜１６に与えられる。この設定データは、ストップモード時にオペレータが外部クロック入力部７０を介して所望のデータを内蔵タイマー３２０に保持させたデータである。
【００５２】
具体的には、イベント入力部３６０からの所望のデータに相当するイベント信号のエッジ変化を内蔵タイマー３２０のカウント入力部に与えることにより、内蔵タイマー３２０の各カウントビット部３２１〜３２６に設定データが保持される。このように、このマイクロコンピュータでは、ストップモード中にオペレータがイベント入力部３６０を介して設定データの内容を変更することにより、各バス配線１１〜１６への設定データを変更することができる。
【００５３】
この実施の形態のマイクロコンピュータにおいては、ストップモードにおいてイベント入力部３６０を通じて任意に設定データを指定することができるため、バス配線の設定データを様々に設定変更して電源電流値等を測定することにより、複数のテストパターンを用いたテストを迅速に実施できる。
【００５４】
さらに、内蔵の内蔵タイマー３２０を用いて各バス配線１１〜１６に設定データを設定するので、新規に追加する部材を少なく抑えつつ（実施の形態２の外部クロック入力部７０、インクリメントカウンタ１２０等の省略しつつ）、上記効果を得ることができる。
【００５５】
＜実施の形態５＞
図５はこの発明の実施の形態５であるマイクロコンピュータの主要部の構成を示すブロック図である。
【００５６】
同図に示すように、ＣＰＵ１から出力されるワード線を選択するためのアドレス信号のうち最下位（ビット）アドレスを除くメインアドレス信号ＡＤ１がメインデコーダ４００Ａに出力され、最下位アドレス信号ＡＤ２が最下位アドレス加工部４００Ｄに出力される。
【００５７】
メインデコーダ４００Ａはメインアドレス信号ＡＤ１に基づきデコード処理を行いメインデコード結果Ｓ１を出力する。
【００５８】
モード切替部４００Ｂはモード信号設定部５より得られるモード信号に基づき、モード信号が通常モードを指示するときメインデコード結果Ｓ１をそのまま選択デコード結果Ｓ２として出力し、モード信号がストップモードを指示するとき固定データ（オール“０”（“Ｌ”））を選択デコード結果Ｓ２として出力する。
【００５９】
一方、最下位アドレス加工部４００Ｄは最下位アドレス信号ＡＤ２に基づき、最下位アドレスビット信号Ｂ及び反転最下位アドレスビット信号バーＢのうち、一方を“Ｈ”、他方を“Ｌ”に設定する。
【００６０】
サブデコーダ４００Ｃは選択デコード結果Ｓ２及び最下位アドレスビット信号対Ｂ，バーＢに基づき、メモリセル群５０１のワード線４９１，４９２，…，４９８，…（以下、「ワード線４９１〜４９８」と略記）の電位設定を行う。
【００６１】
上述したメインデコーダ４００Ａ、モード切替部４００Ｂ、サブデコーダ４００Ｃ及び最下位アドレス加工部４００Ｄによって、ワード線アドレスデコード回路４００が構成され、モード切替部４００Ｂ、サブデコーダ４００Ｃ及び最下位アドレス加工部４００Ｄによってサブデコード部が構成される。
【００６２】
図６は図５で示したワード線アドレスデコード回路４００の主要部の構成を示す回路図である。なお、図６において最下位アドレス加工部４００Ｄの図示は省略している。
【００６３】
ワード線アドレスデコード回路４００の入力端はアドレスバスによって不図示のＣＰＵ１のプログラムカウンタ等と接続されるとともに、出力端はワード線４９１〜４９８によってＲＯＭ等のメモリ部のメモリセル群５０１と接続されている。
【００６４】
そして、メインデコーダ４００Ａは、ワード線を選択するアドレスの最下位ビット以外を除くメインアドレス信号ＡＤ１に対してそれぞれデコードを行うデコーダ４０１，４０２，４０３，４０４，…（以下、「デコーダ４０１〜４０４」と略記）を備えている。
【００６５】
デコーダ４０１は第１段にＮＡＮＤゲートＧ１１〜Ｇ１３、第２段にインバータＧ２１〜Ｇ２３、第３段にＮＡＮＤゲートＧ３０を有し、予め対応づけられたメインアドレス信号ＡＤ１（最下位ビット除くアドレス信号）が入力されると“Ｈ”を出力し、それ以外の場合は“Ｌ”を出力する。なお、図６においてデコーダ４０２〜４０４には詳細を示さないが、デコーダ４０１に図示したのと同様の回路が設けられている。したがって、メインアドレス信号ＡＤ１に基づきデコーダ４０１〜４０８のうち一のデコーダな出力のみ“Ｌ”となる。
【００６６】
モード切替部４００Ｂは、ＮＡＮＤゲート４１１，４１２，４１３，４１４，…（以下、「ＮＡＮＤゲート４１１〜４１４」と略記）、インバータ４２１，４２２，４２３，４２４，…（以下、「インバータ４２１〜４２４」と略記）、ＮＯＲゲート４３１，４３２，…，４２８，…（以下、「ＮＯＲゲート４３１〜４３８」と略記）、及び信号線４１０及びインバータ４２０を備えている。
【００６７】
具体的には、モード信号設定部５より与えられるモード信号がインバータ４２０を介して信号線４１０に付与される。そして、ＮＡＮＤゲート４１１〜４１４の一方入力にデコーダ４０１〜４０４の出力が接続され他方入力に信号線４１０が共通に接続される。ＮＡＮＤゲート４１１〜４１４の出力がインバータ４２１〜４２４の入力に与えられる。
【００６８】
サブデコーダ４００Ｃにおいて、ＮＯＲゲート４３１，４３３，４３５，５３７の一方入力が信号線４５３に共通に接続され、他方入力にインバータ４２１〜４２４の出力が接続される。ＮＯＲゲート４３２，４３４，４３６，５３８の一方入力が信号線４５２に共通に接続され、他方入力にインバータ４２１〜４２４の出力が接続される。
【００６９】
そして、サブデコーダ４００Ｃの信号線４５２には最下位アドレスビット信号Ｂが付与され、信号線４５３に反転最下位アドレスビット信号バーＢが付与される。
【００７０】
このような構成において、モード信号設定部５に通常モードを指示する“Ｌ”のモード信号が与えられると、信号線４１０は“Ｈ”となるため、メインデコーダ４００Ａの出力（図５のメインデコード結果Ｓ１）が有効となり、ＮＯＲゲート４３１〜４３８の一方入力に与えられる。その結果、デコーダ４０１〜４０４のうち“Ｌ”（選択状態）を出力信号と、最下位アドレスビット信号対Ｂ，バーＢの“Ｈ”／“Ｌ”によって、ワード線４９１〜４９８のうちのいずれか一本が選択されるという通常のワード線選択動作が実行される。
【００７１】
一方、ストップモード時にモード信号設定部５にストップモードを指示する“Ｈ”のモード信号が与えられると、信号線４１０は“Ｌ”となるため、メインデコーダ４００Ａの出力は全て無効となり、ＮＯＲゲート４３１〜４３８の一方入力は全て“Ｌ”に固定される（図５の選択デコード結果Ｓ２がオール“０”）。その結果、信号線４５２，４５３に与えられる最下位アドレスビット信号対Ｂ，ーＢによって、隣接するワード線４９１〜４９８は必ず交互に“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”に設定される。
【００７２】
以上のような構成であるので、実施の形態５に係るマイクロコンピュータによれば、ストップモードにおいてはワード線に１本おきに異なった電位が設定され、この状態で電源電流を測定することにより、ワード線のショート等の不良（リーク不良）を精度良く検出することが可能である。
【００７３】
また、ワード線に値を設定するための信号源として通常動作時と同じ信号、すなわち、ワード線を選択するアドレス信号をそのまま使用している。したがって、ワード線アドレスデコード回路を通常モードとストップモードで共通に使用できるため、追加回路を低減して製造コストを抑えることが可能である。
【００７４】
＜実施の形態６＞
図７はこの発明の実施の形態６であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【００７５】
同図において、ＲＯＭ等のメモリ部のメモリセル群５０１内の複数のメモリセル（図示せず）はマトリクス状に配置され、行単位にワード線４９１〜４９８に接続され、列単位にビット線５４０，５４１，…，５４９，…（以下、「ビット線５４０〜５４９」と略記）に接続される。
【００７６】
ワード線４９１〜４９８は、ワード線選択回路であるワード線アドレスデコード回路５００によりデコードされる。ワード線アドレスデコード回路５００は実施の形態５のワード線アドレスデコード回路４００と同様、メインデコーダ４００Ａ、サブデコーダ４００Ｃ及び最下位アドレス加工部４００Ｄ（図７では図示せず）を有するとともに、モード切替部４００Ｂに替えてモード切替部５００Ｂを有している。
【００７７】
モード切替部５００Ｂは、インバータ５２１，５２２，５２３，５２４，…（以下、「インバータ５２１〜５２４」と略記）、ＮＡＮＤゲート５１１，５１２，５１３，５１４，…（以下、「ＮＡＮＤゲート５１１〜５１４」と略記）、信号線４１０及びインバータ４２０から構成される。
【００７８】
モード信号設定部５より与えられるモード信号がインバータ４２０を介して信号線４１０に付与される。インバータ５２１〜５２４はデコーダ４０１〜４０４の出力を受け、ＮＡＮＤゲート５１１〜５１４は一方入力にインバータ５２１〜５２４の出力を受け、他方入力が信号線４１０に共通に接続される。なお、ワード線アドレスデコード回路５００の他の構成は実施の形態５のワード線アドレスデコード回路４００と同様であるため、説明を省略する。
【００７９】
一方、ビット線５４０〜５４９は読み書き用の図示しない入出力バッファ等に接続されるともに、ビット線電位設定部に相当するスイッチ回路群５６０に接続される。
【００８０】
スイッチ回路群５６０はビット線５４０〜５４９に電気的に接続されるスイッチ回路５５０，５５１，…、５５９，…（以下、「スイッチ回路５５０〜５５９」と略記）を有しており、これらスイッチ回路５５０〜５５９は、モード信号設定部５から与えられるモード信号が“Ｈ”のときに共通にオン状態となり、“Ｌ”の時に共通にオフ状態となる。
【００８１】
スイッチ回路５５０，５５２，５５４，５５６，５５８はオン状態時にグランド配線Ｌ０に電気的に接続され、スイッチ回路５５１，５５３，５５５，５５５，５５９はオン状態時に電源配線Ｌ１に電気的に接続される。
【００８２】
このような構成において、通常モード時にモード信号設定部５に“Ｌ”のモード信号が与えられると、デコーダ４０１〜４０４のうち一の出力が“Ｌ”となるＭため、ＮＡＮＤゲート５１１〜５１４のうち一の出力が“Ｌ”となり、結果として、ワード線４９１〜４９８のうちのいずれか一本が選択され、通常の読み出し書込み動作を伴う通常のワード線選択動作がメモリセル群５０１に対して実行される。この際、スイッチ回路群５６０のスイッチ回路５５０〜５５９は全てオフ状態である。
【００８３】
一方、ストップモード時にモード信号設定部５に“Ｌ”のモード信号が与えられると、メインデコーダ４００Ａのデコード結果が無効化され、ＮＡＮＤゲート５１１〜５１４は強制的に“Ｈ”となる。その結果、最下位アドレスビット信号対Ｂ，バーＢも無効化され、ワード線５９１〜５９８全ては強制的に“Ｌ”に固定されることにより非選択状態となる。
【００８４】
そして、スイッチ回路群５６０内の全てのスイッチ回路５５０〜５５９がオン状態となり、隣接するビット線５４０〜５４９が交互に“Ｈ”，“Ｌ”に設定される。
【００８５】
以上のような構成であるので、実施の形態６に係るマイクロコンピュータによれば、ストップモードにおいては、隣接するビット線５４０〜５４９に１本おきに異なった電位が設定され、この状態で電源電流を測定することにより、ビット線５４０〜５４９のショート等の不良（リーク不良）を精度良く検出することが可能である。
【００８６】
また、ワード線に値を設定するための信号源として通常動作時と同じ信号、すなわち、ワード線を選択するアドレス信号を使用しているため、ワード線アドレスデコード回路５００に関しては、実施の形態５と同様、追加回路を低減して製造コストを抑えることが可能である。
【００８７】
【発明の効果】
以上説明したように、この発明における請求項１記載のマイクロコンピュータは、特殊状態時にデータ記憶部に格納された設定データによる電位設定を複数の信号線に対して行うことができるため、別途、テスト信号供給源を備えることなく、複数の信号線に対するテスト用の電位設定を行える。その結果、ＣＰＵの信号を伝達する複数の信号線における不良を検出することが可能な、低コストのマイクロコンピュータを得ることができる。
【００８８】
この発明のおける請求項６記載のマイクロコンピュータは、特殊状態時に、最下位ビットのアドレス信号のみに基づき複数のワード線の電位設定を行うことにより、通常アドレス順に配置される複数のワード線に対し交互に“Ｈ”，“Ｌ”の電位設定を行うことができ、その結果、この状態で電源電流を測定することにより、ワード線のショート等の不良を精度良く検出することができる。
【００８９】
さらに、通常状態時は、メインデコーダとサブデコード部とによって、メインデコード結果と最下位ビットのアドレス信号に基づき、複数のワード線のうちのいずれかを選択状態の電位に設定する通常のワード線選択動作が行えるため、ワード線選択手段に関し、追加回路を低減して製造コストを抑えることが可能である。
【００９０】
この発明のおける請求項７記載のマイクロコンピュータは、特殊状態時において、ワード線選択手段によって複数のワード線が全て非選択状態とされ、ビット線電位設定部によって、複数のビット線の電位設定が予め定められた態様で行われる。したがって、例えば、複数のビット線に対し交互に“Ｈ”，“Ｌ”の電位設定が行われるように予め定められた態様を設定し、この状態で電源電流を測定することにより、ビット線のショート等の不良を精度良く検出することができる。
【００９１】
さらに、通常状態時は、ワード線選択手段はアドレス信号に基づき、複数のワード線のうちのいずれかを選択する通常のワード線選択動作が行えるため、ワード線選択手段に関し、追加回路を低減して製造コストを抑えることが可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【図２】この発明の実施の形態２であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【図３】この発明の実施の形態３であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【図４】この発明の実施の形態４であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【図５】この発明の実施の形態５であるマイクロコンピュータの主要部の構成を示すブロック図である。
【図６】図５のワード線アドレスデコード回路の構成を示す回路図である。
【図７】この発明の実施の形態６であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【符号の説明】
１ ＣＰＵ、５ モード信号設定部、７ シリアルデータ入力部、１１〜１６バス配線、２０ シフトレジスタ、５０ インバータ、５１〜５６、６１〜６６ バッファ、６０ 外部データ入力部、７０ 外部クロック入力部、１２０ インクリメントカウンタ、２２０ シリアルＩ／Ｏ、３２０ タイマー、３６０イベント入力部、４００ ワード線アドレスデコード回路、４００Ａ メインデコーダ、４００Ｂ，５００Ｂ モード切替部、４００Ｃ サブデコーダ、４００Ｄ 最下位アドレス信号加工部、４９１〜４９８ ワード線、５４０〜５４９ビット線、５０１ メモリセル群、５６０ スイッチ回路群。
【発明の属する技術分野】
この発明は、マイクロコンピュータに関し、特に、アドレスバス、データバス等のバス配線や内蔵ＲＯＭ等のワード線やビット線等の配線の不良を検出するための技術に関する。
【０００２】
【従来の技術】
従来より、マイクロコンピュータにおける、クロックの発振を停止する特殊な動作モード（ストップモード）において、所定のワード線パターンを与えるテスト信号を選択し、ＲＯＭ等のメモリに対してテスト信号出力することにより、すべてのワード線の信号レベルを同時に設定して、容易に、短時間で、かつ精度よくリーク不良の検出が行える技術として特許文献１の技術が知られている。
【０００３】
【特許文献１】
特開平１０−３８９７８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、かかる従来技術においては、ストップモードにおいて、所定のワード線パターンを与えるテスト信号を用いているため、テスト信号供給源を別途設ける必要があり、コストが増大していた。
【０００５】
この発明は上記問題点を解決するためになされたもので、ＣＰＵの信号を伝達するワード線等の複数の信号線における不良を検出することが可能な、低コストのマイクロコンピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る請求項１記載のマイクロコンピュータは、ＣＰＵと、前記ＣＰＵの出力信号に対応して設けられる複数の信号線と、外部信号に基づき、前記複数の信号線に対応する設定データを格納可能なデータ記憶部と、活性状態時に、前記ＣＰＵの出力信号を前記複数の信号線に伝達する第１の信号伝達手段と、活性状態時に、前記データ記憶部の前記設定データを前記複数の信号線に伝達する第２の信号伝達手段と、前記第１及び第２の信号伝達手段の活性／非活性を制御する信号伝達制御手段とを備え、前記信号伝達制御手段は、モード信号を受け、該モード信号が通常状態を指示するとき前記第１の信号伝達手段のみを活性状態とし、前記モード信号が特殊状態を指示するとき前記第２の信号伝達手段のみを活性状態としている。
【０００７】
この発明に係る請求項６記載のマイクロコンピュータは、複数ビットのアドレス信号を出力するＣＰＵと、複数のワード線を有するメモリ部と、前記アドレス信号のうち最下位ビットのアドレス信号を除くメインアドレス信号に基づきデコード処理を行いメインデコード結果を得るメインデコーダと、前記メインデコード結果、前記最下位ビットのアドレス信号及びモード信号を受け、前記複数のワード線の電位設定を行うサブデコード部とを備え、前記サブデコード部は、前記モード信号が通常状態を指示するとき、前記メインデコード結果と前記最下位ビットのアドレス信号に基づき、前記複数のワード線のうちのいずれかを選択状態の電位に設定し、前記モード信号が特殊状態を指示するとき、前記最下位ビットのアドレス信号のみに基づき前記複数のワード線の電位設定を行っている。
【０００８】
この発明に係る請求項７記載のマイクロコンピュータは、複数ビットのアドレス信号を出力するＣＰＵと、複数のワード線及び複数のビット線を有するメモリ部と、モード信号を受け、該モード信号が通常状態を指示するとき、前記アドレス信号に基づき複数のワード線のいずれかを選択し、前記モード信号が特殊状態を指示するとき前記複数のワード線を全て非選択状態にするワード線選択手段と、モード信号を受け、該モード信号が特殊状態を指示するときに活性状態となり、前記複数のビット線の電位設定を予め定められた態様で行うビット線電位設定部とを備える。
【０００９】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１であるマイクロコンピュータにおける主要部の構成を示す回路図である。この実施の形態に係るマイクロコンピュータは制御手段であるＣＰＵ１と、プログラムカウンタ（図示省略）、デコーダ（図示省略）、ＲＯＭ（図示省略）その他の周辺機器を備え、並列に配置されるアドレスバス、データバス等のバス配線１１，１２，１３，１４，１５，１６，…（以下、「バス配線１１〜１６」と略記）によりＣＰＵ１とＲＯＭ等の周辺機器が情報をやり取りする。このバス配線１１〜１６がＣＰＵの出力信号に対応して設けられる複数の信号線に相当する。
【００１０】
また、このマイクロコンピュータは、クロック発振に基づいて通常の演算処理を行う通常モードと、クロック発振を停止してＣＰＵ１を停止させ、消費電流を低減するストップモードとを有している。これらのモード指示はモード信号設定部５より与えられるモード信号によって決定する。
【００１１】
マイクロコンピュータは内部に内部クロック発生回路８を有しており、内部クロック発生回路８はモード信号設定部５からのモード信号を受け、モード信号がストップモードを指示するとき内部クロックの発生（発振）を停止する。
【００１２】
このマイクロコンピュータの出力信号はバッファ６１，６２，６３，６４，６５，６６，…（以下、「バッファ６１〜６６」と略記）に与えられ、バッファ６１〜６６（第１の信号伝達手段に相当）は活性状態時に上記出力信号を増幅してバス配線１１〜１６に供給する。
【００１３】
バス配線１１〜１６に対して、ストップモード時に電位を設定するシフトレジスタ２０（データ記憶部に相当）を備えており、シフトレジスタ２０は１ビットラッチ部２１，２２，２３，２４，２５，２６，…（以下、「１ビットラッチ部２１〜２６と略記」）で構成される。１ビットラッチ部２１〜２６はそれぞれフリップフロップで構成され、クロック入力に入力されるクロックに同期して前段の入力信号を取り込む。このシフトレジスタ２０に格納されたデータがストップモード時におけるバス配線１１〜１６に対する設定データとなる。
【００１４】
１ビットラッチ部２１〜２６は、配線４１，４２，４３，４４，４５，４６，…（以下、「配線４１〜４６」と略記）及びバッファ５１，５２，５３，５４，５５，５６，…（以下、「バッファ５１〜５６」と略記）を介してバス配線１１〜１６に接続される。
【００１５】
バッファ５１〜５６（第２の信号伝達手段に相当）は活性状態時に１ビットラッチ部２１〜２６に格納されたデータを増幅してバス配線１１〜１６に供給する。
【００１６】
また、上記のようにシフトレジスタ２０に対し、ストップモード時に各バス配線１１〜１６に設定すべき電位パターン（設定データに相当）をオペレータが設定可能であり、その電位パターンを入力するための外部データ入力部６０と、ストップモード時においてシフトレジスタ２０のデータ入力制御用の外部クロックを入力する外部クロック入力部７０を備えている。そして、通常モードであるかストップモードであるかを指示するモード信号入力用にモード信号設定部５が設けられる。
【００１７】
モード信号設定部５は内部の信号線３１に接続され、信号線３１はバッファ５１〜５６それぞれの制御入力に電気的に接続されるともに、インバータ５０の入力部に接続される。インバータ５０の出力はバッファ６１，６２，６３，６４，６５，６６，…（以下、「バッファ６１〜６６」と略記）それぞれの制御入力に与えられる。
【００１８】
信号線３１及びインバータ５０からなる信号伝達制御手段は、バッファ５１〜５６及びバッファ６１〜６６のうち、モード信号が“Ｌ”（通常モードを指示）のときバッファ６１〜６６を選択的に活性状態に、モード信号が“Ｈ”（ストップモードを指示）のときバッファ５１〜５６を選択的に活性状態とする。
【００１９】
バッファ５１〜５６及びバッファ６１〜６６はそれぞれ制御入力が“Ｈ”のとき活性状態となりバス配線１１〜１６に信号を出力し、制御入力が“Ｌ”のとき非活性状態となりフローティング状態となり、バス配線１１〜１６には信号を出力しない。
【００２０】
外部データ入力部６０は信号線３２を介してシフトレジスタ２０の初段の１ビットラッチ部２１の入力に接続される。外部クロック入力部７０は信号線３３を介して１ビットラッチ部２１〜２６のクロック入力部に与えられる。
【００２１】
このような構成において、マイクロコンピュータにおいて、モード信号設定部５に“Ｌ”の通常モードを指示するモード信号が入力されると、前述したように、バッファ６１〜６６が活性状態、バッファ５１〜５６が非活性状態となる。したがって、シフトレジスタ２０内のデータはバス配線１１〜１６に与えられることなく、ＣＰＵ１からの出力信号がバッファ６１〜６６を介してバス配線１１〜１６に与えられる。すなわち、通常のＣＰＵ１によるバス配線１１〜１６の電位設定が行われる。
【００２２】
一方、モード信号設定部５に“Ｈ”のストップモードを指示するモード信号が入力されると、内部クロック発生回路８は内部クロックの発生を停止し、バッファ６１〜６６が非活性状態、バッファ５１〜５６が活性状態となる。したがって、シフトレジスタ２０内のデータがバス配線１１〜１６に与えられ、ＣＰＵ１からの出力信号がバス配線１１〜１６に与えられない。
【００２３】
すなわち、シフトレジスタ２０の各１ビットラッチ部２１〜２６に保持されている設定データが配線４１〜４６及びバッファ５１〜５６を介してバス配線１１〜１６に与えられる。この設定データは、ストップモード時にオペレータが外部データ入力部６０を介して所望のデータをシフトレジスタ２０に保持させたデータである。
【００２４】
具体的には、外部クロック入力部７０からの外部クロックをシフトレジスタ２０の１ビットラッチ部２１〜２６それぞれのクロック入力に与えながら、外部データ入力部６０から設定データ用の信号をシリアルに順次与えることにより、各１ビットラッチ部２１〜２６に設定データが保持される。このように、このマイクロコンピュータでは、ストップモード中にオペレータが外部データ入力部６０への設定データの指定を変更することにより、各バス配線１１〜１６への設定データを変更することができる。
【００２５】
ところで、従来のマイクロコンピュータにおいては、発振を全て停止させた時、アドレスバス、データバス等のバス配線やＲＯＭ等のアドレス線はストップモードにエントリする直前の状態を保持していた。そのため、例えば、ある特定のアドレスバスが“Ｈ”レベルの状態でしか電流が流れないような欠陥がそのアドレスバス上に存在した場合には、出荷テストで用いるテスト用のデータによってはその不良を検出できない可能性があった。また、隣接するバス配線間の絶縁不良により、それらの配線間に電流が流れるリーク不良も、テスト用のデータによっては検出できない場合があった。さらに、複数のテストパターンを用いて、いろいろな組み合わせでテストを実施できたとしても、テスト時間が増大するという問題があった。
【００２６】
これに対し、この実施の形態のマイクロコンピュータにおいては、ストップモードにおいて外部データ入力部６０を通じて任意に設定データを指定することができるため、バス配線の設定データを様々に設定変更して電源電流（電源から接地に流れる電流）値等を測定することにより、複数のテストパターンを用いたテストを迅速に実施できる。特に、隣接するバス配線間で電位が異なる設定データを設定して電源電流値等を測定することにより、リークテストを容易に行うことができる。
【００２７】
さらに、シフトレジスタ２０に設定データの信号を保持することにより、それをバス配線１１〜１６へのデータ設定を実現したため、設定データのシフトレジスタ２０への設定のための回路構成を簡単なものとすることができる。
【００２８】
＜実施の形態２＞
図２はこの発明の実施の形態２であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【００２９】
実施の形態２では、図１で示した実施の形態１の構成と比較した場合、シフトレジスタ２０に代えてインクリメントカウンタ１２０を設けた点、外部データ入力部６０を省略した点、外部クロック入力部７０を信号線３３を介してインクリメントカウンタ１２０のカウント入力部に付与した点が異なる。そして、１ビットカウント部１２１，１２２，１２３，１２４，１２５，１２６，…（以下、「１ビットカウント部１２１〜１２６」と略記）は配線４１〜４６を介してバッファ５１〜５６に接続される。なお、１ビットカウント部１２１〜１２６はそれぞれフリップフロップ等で構成される。なお、他の構成は図１で示した実施の形態１の構成と同様であるため、説明を省略する。
【００３０】
インクリメントカウンタ１２０は外部クロック入力部７０より入力される外部クロックの所定の信号遷移変化（立ち上がりエッジ、立ち下がりエッジ）を検出すると“１”インクリメントするカウント動作を実行する。
【００３１】
このような構成において、マイクロコンピュータにおいて、モード信号設定部５に“Ｌ”の通常モードを指示するモード信号が入力されると、バッファ６１〜６６が活性状態、バッファ５１〜５６が非活性状態となる。したがって、インクリメントカウンタ１２０内のデータはバス配線１１〜１６に与えられることなく、ＣＰＵ１からの出力信号がバッファ６１〜６６を介してバス配線１１〜１６に与えられる。
【００３２】
一方、モード信号設定部５に“Ｈ”のストップモードを指示するモード信号が入力されると、内部クロック発生回路８は内部クロックの発生を停止し、バッファ６１〜６６が非活性状態、バッファ５１〜５６が活性状態となる。したがって、インクリメントカウンタ１２０内の設定データがバス配線１１〜１６に与えられ、ＣＰＵ１からの出力信号がバス配線１１〜１６に与えられない。
【００３３】
すなわち、インクリメントカウンタ１２０の各１ビットカウント部１２１〜１２６に保持されている設定データが配線４１〜４６及びバッファ５１〜５６を介してバス配線１１〜１６に与えられる。この設定データは、ストップモード時にオペレータが外部クロック入力部７０を介して所望のデータをインクリメントカウンタ１２０に保持させたデータである。
【００３４】
具体的には、外部クロック入力部７０からの所望のデータに相当するクロック数の外部クロックをインクリメントカウンタ１２０のカウント入力部に与えることにより、インクリメントカウンタ１２０の各１ビットカウント部１２１〜１２６にカウント値が設定データとして保持される。このように、実施の形態２のマイクロコンピュータでは、ストップモード中にオペレータが外部クロック入力部７０を介して設定データの内容を変更することにより、各バス配線１１〜１６への設定データを変更することができる。
【００３５】
この実施の形態のマイクロコンピュータにおいては、ストップモードにおいて外部クロック入力部７０を通じて任意に設定データを指定することができるため、バス配線の設定データを様々に設定変更して電源電流値等を測定することにより、複数のテストパターンを用いたテストを迅速に実施できる。
【００３６】
さらに、インクリメントカウンタ１２０に設定データの信号を保持することにより、それをバス配線１１〜１６へのデータ設定を実現したるため、設定データのインクリメントカウンタ１２０への設定のための回路構成を簡単なものとすることができる。
【００３７】
＜実施の形態３＞
図３はこの発明の実施の形態３であるマイクロコンピュータにおける主要部の構成を示す回路図である。同図に示すように、シフトレジスタ２０に置き換えて、マイクロコンピュータに元々内蔵されている内蔵シリアルＩ／Ｏ２２０を用い、これに伴い内蔵シリアルＩ／Ｏ２２０に対応して設けられているシリアルデータ入力部７をステップモード時の外部データ入力部としても用いている点が異なる。したがって、実施の形態１のように専用の外部データ入力部６０は不要となる。
【００３８】
内蔵シリアルＩ／Ｏ２２０は１ビットラッチ部１２１，１２２，１２３，１２４，１２５，１２６，…（以下、「１ビットラッチ部１２１〜１２６と略記」）で構成され、外部クロック入力部７０から受ける外部クロックに同期して、シリアルデータ入力部７より受ける外部シリアルデータを入力し、１ビットラッチ部２２１から１ビットラッチ部２２６にかけてシリアルに転送する。
【００３９】
１ビットラッチ部１２１〜１２６は、配線４１〜４６及びバッファ５１〜５６を介してバス配線１１〜１６に接続される。他の構成は図１で示した実施の形態１の構成と同様であるため、説明を省略する。
【００４０】
このような構成において、モード信号設定部５に“Ｌ”の通常モードを指示するモード信号が入力されると、バッファ６１〜６６が活性状態、バッファ５１〜５６が非活性状態となる。したがって、内蔵シリアルＩ／Ｏ２２０内のデータはバス配線１１〜１６に与えられることなく、ＣＰＵ１からの出力信号がバッファ６１〜６６を介してバス配線１１〜１６に与えられる。
【００４１】
一方、モード信号設定部５に“Ｈ”のストップモードを指示するモード信号が入力されると、内部クロック発生回路８は内部クロックの発生を停止し、バッファ６１〜６６が非活性状態、バッファ５１〜５６が活性状態となる。したがって、内蔵シリアルＩ／Ｏ２２０内の設定データがバス配線１１〜１６に与えられ、ＣＰＵ１からの出力信号がバス配線１１〜１６に与えられない。
【００４２】
すなわち、内蔵シリアルＩ／Ｏ２２０の各１ビットラッチ部１２１〜１２６に保持されている設定データが配線４１〜４６及びバッファ５１〜５６を介してバス配線１１〜１６に与えられる。この設定データは、ストップモード時にオペレータがシリアルデータ入力部７を介して所望のデータを内蔵シリアルＩ／Ｏ２２０に保持させたデータである。内蔵シリアルＩ／Ｏ２２０へのデータ設定は、実施の形態１のシフトレジスタ２０に対するデータ設定と同様に行われる。
【００４３】
したがって、この実施の形態のマイクロコンピュータにおいては、ストップモードにおいてシリアルデータ入力部７を通じて任意に設定データを指定することができるため、バス配線の設定データを様々に設定変更して電源電流値等を測定することにより、複数のテストパターンを用いたテストを迅速に実施できる。特に、隣接するバス配線間で電位が異なる設定データを設定して電源電流値等を測定することにより、リークテストを容易に行うことができる。
【００４４】
さらに、例えば、内蔵シリアルＩ／Ｏ２２０の初期値が２進数表示で「１０１０１０１０」であった場合、ストップモードヘ移行後、信号線３３に「０」を１クロック入力するだけでシリアルインターフェイスの値は「０１０１０１０１」となり、全てのバス配線に異なった値を容易かつ迅速に設定可能である。また、内蔵の内蔵シリアルＩ／Ｏ２２０を用いて各バス配線１１〜１６に設定データを設定するので、新規に追加する部材を少なく抑えつつ（実施の形態１のシフトレジスタ２０、外部データ入力部６０等を省略しつつ）、上記効果を得ることができる。
【００４５】
＜実施の形態４＞
図４はこの発明の実施の形態４であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【００４６】
実施の形態４では、図４で示した実施の形態２の構成と比較した場合、インクリメントカウンタ１２０に代えて内蔵タイマー３２０を設けた点、外部クロック入力部７０に代えてイベント入力部３６０を設けた点が主として異なる。
【００４７】
内蔵タイマー３２０のカウントビット部３２１，３２２，３２３，３２４，３２５，３２６，…（以下、「カウントビット部３２１〜３２６」と略記）による複数ビット分のカウント値が時間計測値として設定可能である。すなわち、内蔵タイマー３２０は、イベント入力部３６０より入力されるイベント信号において所定時間間隔で生じる所定の信号遷移変化（立ち上がりエッジあるいは立ち下がりエッジ）に基づき、カウント値をアップカウントまたはダウンカウントする。
【００４８】
内蔵タイマー３２０のカウントビット部３２１〜３２６は配線４１〜４６を介してバッファ５１〜５６に接続される。なお、他の構成は図２で示した実施の形態２と同様であるため説明を省略する。
【００４９】
このような構成において、モード信号設定部５に“Ｌ”の通常モードを指示するモード信号が入力されると、バッファ６１〜６６が活性状態、バッファ５１〜５６が非活性状態となる。したがって、内蔵タイマー３２０内の設定データ（カウント値）はバス配線１１〜１６に与えられることなく、ＣＰＵ１からの出力信号がバッファ６１〜６６を介してバス配線１１〜１６に与えられる。
【００５０】
一方、モード信号設定部５に“Ｈ”のストップモードを指示するモード信号が入力されると、内部クロック発生回路８は内部クロックの発生を停止し、バッファ６１〜６６が非活性状態、バッファ５１〜５６が活性状態となる。したがって、内蔵タイマー３２０内の設定データ（カウント値）がバス配線１１〜１６に与えられ、ＣＰＵ１からの出力信号がバス配線１１〜１６に与えられない。
【００５１】
すなわち、内蔵タイマー３２０の各カウントビット部３２１〜３２６に保持されている設定データが配線４１〜４６及びバッファ５１〜５６を介してバス配線１１〜１６に与えられる。この設定データは、ストップモード時にオペレータが外部クロック入力部７０を介して所望のデータを内蔵タイマー３２０に保持させたデータである。
【００５２】
具体的には、イベント入力部３６０からの所望のデータに相当するイベント信号のエッジ変化を内蔵タイマー３２０のカウント入力部に与えることにより、内蔵タイマー３２０の各カウントビット部３２１〜３２６に設定データが保持される。このように、このマイクロコンピュータでは、ストップモード中にオペレータがイベント入力部３６０を介して設定データの内容を変更することにより、各バス配線１１〜１６への設定データを変更することができる。
【００５３】
この実施の形態のマイクロコンピュータにおいては、ストップモードにおいてイベント入力部３６０を通じて任意に設定データを指定することができるため、バス配線の設定データを様々に設定変更して電源電流値等を測定することにより、複数のテストパターンを用いたテストを迅速に実施できる。
【００５４】
さらに、内蔵の内蔵タイマー３２０を用いて各バス配線１１〜１６に設定データを設定するので、新規に追加する部材を少なく抑えつつ（実施の形態２の外部クロック入力部７０、インクリメントカウンタ１２０等の省略しつつ）、上記効果を得ることができる。
【００５５】
＜実施の形態５＞
図５はこの発明の実施の形態５であるマイクロコンピュータの主要部の構成を示すブロック図である。
【００５６】
同図に示すように、ＣＰＵ１から出力されるワード線を選択するためのアドレス信号のうち最下位（ビット）アドレスを除くメインアドレス信号ＡＤ１がメインデコーダ４００Ａに出力され、最下位アドレス信号ＡＤ２が最下位アドレス加工部４００Ｄに出力される。
【００５７】
メインデコーダ４００Ａはメインアドレス信号ＡＤ１に基づきデコード処理を行いメインデコード結果Ｓ１を出力する。
【００５８】
モード切替部４００Ｂはモード信号設定部５より得られるモード信号に基づき、モード信号が通常モードを指示するときメインデコード結果Ｓ１をそのまま選択デコード結果Ｓ２として出力し、モード信号がストップモードを指示するとき固定データ（オール“０”（“Ｌ”））を選択デコード結果Ｓ２として出力する。
【００５９】
一方、最下位アドレス加工部４００Ｄは最下位アドレス信号ＡＤ２に基づき、最下位アドレスビット信号Ｂ及び反転最下位アドレスビット信号バーＢのうち、一方を“Ｈ”、他方を“Ｌ”に設定する。
【００６０】
サブデコーダ４００Ｃは選択デコード結果Ｓ２及び最下位アドレスビット信号対Ｂ，バーＢに基づき、メモリセル群５０１のワード線４９１，４９２，…，４９８，…（以下、「ワード線４９１〜４９８」と略記）の電位設定を行う。
【００６１】
上述したメインデコーダ４００Ａ、モード切替部４００Ｂ、サブデコーダ４００Ｃ及び最下位アドレス加工部４００Ｄによって、ワード線アドレスデコード回路４００が構成され、モード切替部４００Ｂ、サブデコーダ４００Ｃ及び最下位アドレス加工部４００Ｄによってサブデコード部が構成される。
【００６２】
図６は図５で示したワード線アドレスデコード回路４００の主要部の構成を示す回路図である。なお、図６において最下位アドレス加工部４００Ｄの図示は省略している。
【００６３】
ワード線アドレスデコード回路４００の入力端はアドレスバスによって不図示のＣＰＵ１のプログラムカウンタ等と接続されるとともに、出力端はワード線４９１〜４９８によってＲＯＭ等のメモリ部のメモリセル群５０１と接続されている。
【００６４】
そして、メインデコーダ４００Ａは、ワード線を選択するアドレスの最下位ビット以外を除くメインアドレス信号ＡＤ１に対してそれぞれデコードを行うデコーダ４０１，４０２，４０３，４０４，…（以下、「デコーダ４０１〜４０４」と略記）を備えている。
【００６５】
デコーダ４０１は第１段にＮＡＮＤゲートＧ１１〜Ｇ１３、第２段にインバータＧ２１〜Ｇ２３、第３段にＮＡＮＤゲートＧ３０を有し、予め対応づけられたメインアドレス信号ＡＤ１（最下位ビット除くアドレス信号）が入力されると“Ｈ”を出力し、それ以外の場合は“Ｌ”を出力する。なお、図６においてデコーダ４０２〜４０４には詳細を示さないが、デコーダ４０１に図示したのと同様の回路が設けられている。したがって、メインアドレス信号ＡＤ１に基づきデコーダ４０１〜４０８のうち一のデコーダな出力のみ“Ｌ”となる。
【００６６】
モード切替部４００Ｂは、ＮＡＮＤゲート４１１，４１２，４１３，４１４，…（以下、「ＮＡＮＤゲート４１１〜４１４」と略記）、インバータ４２１，４２２，４２３，４２４，…（以下、「インバータ４２１〜４２４」と略記）、ＮＯＲゲート４３１，４３２，…，４２８，…（以下、「ＮＯＲゲート４３１〜４３８」と略記）、及び信号線４１０及びインバータ４２０を備えている。
【００６７】
具体的には、モード信号設定部５より与えられるモード信号がインバータ４２０を介して信号線４１０に付与される。そして、ＮＡＮＤゲート４１１〜４１４の一方入力にデコーダ４０１〜４０４の出力が接続され他方入力に信号線４１０が共通に接続される。ＮＡＮＤゲート４１１〜４１４の出力がインバータ４２１〜４２４の入力に与えられる。
【００６８】
サブデコーダ４００Ｃにおいて、ＮＯＲゲート４３１，４３３，４３５，５３７の一方入力が信号線４５３に共通に接続され、他方入力にインバータ４２１〜４２４の出力が接続される。ＮＯＲゲート４３２，４３４，４３６，５３８の一方入力が信号線４５２に共通に接続され、他方入力にインバータ４２１〜４２４の出力が接続される。
【００６９】
そして、サブデコーダ４００Ｃの信号線４５２には最下位アドレスビット信号Ｂが付与され、信号線４５３に反転最下位アドレスビット信号バーＢが付与される。
【００７０】
このような構成において、モード信号設定部５に通常モードを指示する“Ｌ”のモード信号が与えられると、信号線４１０は“Ｈ”となるため、メインデコーダ４００Ａの出力（図５のメインデコード結果Ｓ１）が有効となり、ＮＯＲゲート４３１〜４３８の一方入力に与えられる。その結果、デコーダ４０１〜４０４のうち“Ｌ”（選択状態）を出力信号と、最下位アドレスビット信号対Ｂ，バーＢの“Ｈ”／“Ｌ”によって、ワード線４９１〜４９８のうちのいずれか一本が選択されるという通常のワード線選択動作が実行される。
【００７１】
一方、ストップモード時にモード信号設定部５にストップモードを指示する“Ｈ”のモード信号が与えられると、信号線４１０は“Ｌ”となるため、メインデコーダ４００Ａの出力は全て無効となり、ＮＯＲゲート４３１〜４３８の一方入力は全て“Ｌ”に固定される（図５の選択デコード結果Ｓ２がオール“０”）。その結果、信号線４５２，４５３に与えられる最下位アドレスビット信号対Ｂ，ーＢによって、隣接するワード線４９１〜４９８は必ず交互に“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”に設定される。
【００７２】
以上のような構成であるので、実施の形態５に係るマイクロコンピュータによれば、ストップモードにおいてはワード線に１本おきに異なった電位が設定され、この状態で電源電流を測定することにより、ワード線のショート等の不良（リーク不良）を精度良く検出することが可能である。
【００７３】
また、ワード線に値を設定するための信号源として通常動作時と同じ信号、すなわち、ワード線を選択するアドレス信号をそのまま使用している。したがって、ワード線アドレスデコード回路を通常モードとストップモードで共通に使用できるため、追加回路を低減して製造コストを抑えることが可能である。
【００７４】
＜実施の形態６＞
図７はこの発明の実施の形態６であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【００７５】
同図において、ＲＯＭ等のメモリ部のメモリセル群５０１内の複数のメモリセル（図示せず）はマトリクス状に配置され、行単位にワード線４９１〜４９８に接続され、列単位にビット線５４０，５４１，…，５４９，…（以下、「ビット線５４０〜５４９」と略記）に接続される。
【００７６】
ワード線４９１〜４９８は、ワード線選択回路であるワード線アドレスデコード回路５００によりデコードされる。ワード線アドレスデコード回路５００は実施の形態５のワード線アドレスデコード回路４００と同様、メインデコーダ４００Ａ、サブデコーダ４００Ｃ及び最下位アドレス加工部４００Ｄ（図７では図示せず）を有するとともに、モード切替部４００Ｂに替えてモード切替部５００Ｂを有している。
【００７７】
モード切替部５００Ｂは、インバータ５２１，５２２，５２３，５２４，…（以下、「インバータ５２１〜５２４」と略記）、ＮＡＮＤゲート５１１，５１２，５１３，５１４，…（以下、「ＮＡＮＤゲート５１１〜５１４」と略記）、信号線４１０及びインバータ４２０から構成される。
【００７８】
モード信号設定部５より与えられるモード信号がインバータ４２０を介して信号線４１０に付与される。インバータ５２１〜５２４はデコーダ４０１〜４０４の出力を受け、ＮＡＮＤゲート５１１〜５１４は一方入力にインバータ５２１〜５２４の出力を受け、他方入力が信号線４１０に共通に接続される。なお、ワード線アドレスデコード回路５００の他の構成は実施の形態５のワード線アドレスデコード回路４００と同様であるため、説明を省略する。
【００７９】
一方、ビット線５４０〜５４９は読み書き用の図示しない入出力バッファ等に接続されるともに、ビット線電位設定部に相当するスイッチ回路群５６０に接続される。
【００８０】
スイッチ回路群５６０はビット線５４０〜５４９に電気的に接続されるスイッチ回路５５０，５５１，…、５５９，…（以下、「スイッチ回路５５０〜５５９」と略記）を有しており、これらスイッチ回路５５０〜５５９は、モード信号設定部５から与えられるモード信号が“Ｈ”のときに共通にオン状態となり、“Ｌ”の時に共通にオフ状態となる。
【００８１】
スイッチ回路５５０，５５２，５５４，５５６，５５８はオン状態時にグランド配線Ｌ０に電気的に接続され、スイッチ回路５５１，５５３，５５５，５５５，５５９はオン状態時に電源配線Ｌ１に電気的に接続される。
【００８２】
このような構成において、通常モード時にモード信号設定部５に“Ｌ”のモード信号が与えられると、デコーダ４０１〜４０４のうち一の出力が“Ｌ”となるＭため、ＮＡＮＤゲート５１１〜５１４のうち一の出力が“Ｌ”となり、結果として、ワード線４９１〜４９８のうちのいずれか一本が選択され、通常の読み出し書込み動作を伴う通常のワード線選択動作がメモリセル群５０１に対して実行される。この際、スイッチ回路群５６０のスイッチ回路５５０〜５５９は全てオフ状態である。
【００８３】
一方、ストップモード時にモード信号設定部５に“Ｌ”のモード信号が与えられると、メインデコーダ４００Ａのデコード結果が無効化され、ＮＡＮＤゲート５１１〜５１４は強制的に“Ｈ”となる。その結果、最下位アドレスビット信号対Ｂ，バーＢも無効化され、ワード線５９１〜５９８全ては強制的に“Ｌ”に固定されることにより非選択状態となる。
【００８４】
そして、スイッチ回路群５６０内の全てのスイッチ回路５５０〜５５９がオン状態となり、隣接するビット線５４０〜５４９が交互に“Ｈ”，“Ｌ”に設定される。
【００８５】
以上のような構成であるので、実施の形態６に係るマイクロコンピュータによれば、ストップモードにおいては、隣接するビット線５４０〜５４９に１本おきに異なった電位が設定され、この状態で電源電流を測定することにより、ビット線５４０〜５４９のショート等の不良（リーク不良）を精度良く検出することが可能である。
【００８６】
また、ワード線に値を設定するための信号源として通常動作時と同じ信号、すなわち、ワード線を選択するアドレス信号を使用しているため、ワード線アドレスデコード回路５００に関しては、実施の形態５と同様、追加回路を低減して製造コストを抑えることが可能である。
【００８７】
【発明の効果】
以上説明したように、この発明における請求項１記載のマイクロコンピュータは、特殊状態時にデータ記憶部に格納された設定データによる電位設定を複数の信号線に対して行うことができるため、別途、テスト信号供給源を備えることなく、複数の信号線に対するテスト用の電位設定を行える。その結果、ＣＰＵの信号を伝達する複数の信号線における不良を検出することが可能な、低コストのマイクロコンピュータを得ることができる。
【００８８】
この発明のおける請求項６記載のマイクロコンピュータは、特殊状態時に、最下位ビットのアドレス信号のみに基づき複数のワード線の電位設定を行うことにより、通常アドレス順に配置される複数のワード線に対し交互に“Ｈ”，“Ｌ”の電位設定を行うことができ、その結果、この状態で電源電流を測定することにより、ワード線のショート等の不良を精度良く検出することができる。
【００８９】
さらに、通常状態時は、メインデコーダとサブデコード部とによって、メインデコード結果と最下位ビットのアドレス信号に基づき、複数のワード線のうちのいずれかを選択状態の電位に設定する通常のワード線選択動作が行えるため、ワード線選択手段に関し、追加回路を低減して製造コストを抑えることが可能である。
【００９０】
この発明のおける請求項７記載のマイクロコンピュータは、特殊状態時において、ワード線選択手段によって複数のワード線が全て非選択状態とされ、ビット線電位設定部によって、複数のビット線の電位設定が予め定められた態様で行われる。したがって、例えば、複数のビット線に対し交互に“Ｈ”，“Ｌ”の電位設定が行われるように予め定められた態様を設定し、この状態で電源電流を測定することにより、ビット線のショート等の不良を精度良く検出することができる。
【００９１】
さらに、通常状態時は、ワード線選択手段はアドレス信号に基づき、複数のワード線のうちのいずれかを選択する通常のワード線選択動作が行えるため、ワード線選択手段に関し、追加回路を低減して製造コストを抑えることが可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【図２】この発明の実施の形態２であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【図３】この発明の実施の形態３であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【図４】この発明の実施の形態４であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【図５】この発明の実施の形態５であるマイクロコンピュータの主要部の構成を示すブロック図である。
【図６】図５のワード線アドレスデコード回路の構成を示す回路図である。
【図７】この発明の実施の形態６であるマイクロコンピュータにおける主要部の構成を示す回路図である。
【符号の説明】
１ ＣＰＵ、５ モード信号設定部、７ シリアルデータ入力部、１１〜１６バス配線、２０ シフトレジスタ、５０ インバータ、５１〜５６、６１〜６６ バッファ、６０ 外部データ入力部、７０ 外部クロック入力部、１２０ インクリメントカウンタ、２２０ シリアルＩ／Ｏ、３２０ タイマー、３６０イベント入力部、４００ ワード線アドレスデコード回路、４００Ａ メインデコーダ、４００Ｂ，５００Ｂ モード切替部、４００Ｃ サブデコーダ、４００Ｄ 最下位アドレス信号加工部、４９１〜４９８ ワード線、５４０〜５４９ビット線、５０１ メモリセル群、５６０ スイッチ回路群。
Claims (7)
- ＣＰＵと、
前記ＣＰＵの出力信号に対応して設けられる複数の信号線と、
外部信号に基づき、前記複数の信号線に対応する設定データを格納可能なデータ記憶部と、
活性状態時に、前記ＣＰＵの出力信号を前記複数の信号線に伝達する第１の信号伝達手段と、
活性状態時に、前記データ記憶部の前記設定データを前記複数の信号線に伝達する第２の信号伝達手段と、
前記第１及び第２の信号伝達手段の活性／非活性を制御する信号伝達制御手段とを備え、
前記信号伝達制御手段は、モード信号を受け、該モード信号が通常状態を指示するとき前記第１の信号伝達手段のみを活性状態とし、前記モード信号が特殊状態を指示するとき前記第２の信号伝達手段のみを活性状態とする、
マイクロコンピュータ。 - 請求項１記載のマイクロコンピュータであって、
前記外部信号はシリアルデータを含み、
前記データ記憶部は複数ビット構成を有し、前記外部信号をシフトしながら取り込むことにより前記設定データを格納するデータ記憶部を含む、
マイクロコンピュータ。 - 請求項２記載のマイクロコンピュータであって、
前記データ記憶部は前記マイクロコンピュータの通常動作時にシリアルＩ／Ｏとして用いられるデータ記憶部を含む、
マイクロコンピュータ。 - 請求項１記載のマイクロコンピュータであって、
前記外部信号は所定のタイミングで所定の信号遷移変化を行うタイミング用信号を含み、
前記データ記憶部は複数ビット構成を有し、前記タイミング用信号の前記所定の信号遷移変化の回数を前記設定データとしてカウントするデータ記憶部を含む、
マイクロコンピュータ。 - 請求項４記載のマイクロコンピュータであって、
前記データ記憶部は前記マイクロコンピュータの通常動作時にタイマーとして用いられるデータ記憶部を含む、
マイクロコンピュータ。 - 複数ビットのワード線選択用アドレス信号を出力するＣＰＵと、
複数のワード線を有するメモリ部と、
前記アドレス信号のうち最下位ビットのアドレス信号を除くメインアドレス信号に基づきデコード処理を行いメインデコード結果を得るメインデコーダと、
前記メインデコード結果、前記最下位ビットのアドレス信号及びモード信号を受け、前記複数のワード線の電位設定を行うサブデコード部とを備え、
前記サブデコード部は、前記モード信号が通常状態を指示するとき、前記メインデコード結果と前記最下位ビットのアドレス信号に基づき、前記複数のワード線のうちのいずれかを選択状態の電位に設定し、前記モード信号が特殊状態を指示するとき、前記最下位ビットのアドレス信号のみに基づき前記複数のワード線の電位設定を行う、
マイクロコンピュータ。 - 複数ビットのアドレス信号を出力するＣＰＵと、
複数のワード線及び複数のビット線を有するメモリ部と、
モード信号を受け、該モード信号が通常状態を指示するとき、前記アドレス信号に基づき複数のワード線のいずれかを選択し、前記モード信号が特殊状態を指示するとき前記複数のワード線を全て非選択状態にするワード線選択手段と、
モード信号を受け、該モード信号が特殊状態を指示するときに活性状態となり、前記複数のビット線の電位設定を予め定められた態様で行うビット線電位設定部と、
を備えるマイクロコンピュータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003063199A JP2004272638A (ja) | 2003-03-10 | 2003-03-10 | マイクロコンピュータ |
| TW092132218A TW200417912A (en) | 2003-03-10 | 2003-11-18 | Microcomputer |
| US10/718,521 US20040179408A1 (en) | 2003-03-10 | 2003-11-24 | Microcomputer |
| KR1020030096631A KR20040080916A (ko) | 2003-03-10 | 2003-12-24 | 마이크로컴퓨터 |
| CNA2003101244715A CN1530663A (zh) | 2003-03-10 | 2003-12-24 | 微型计算机 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003063199A JP2004272638A (ja) | 2003-03-10 | 2003-03-10 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004272638A true JP2004272638A (ja) | 2004-09-30 |
Family
ID=32959081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003063199A Pending JP2004272638A (ja) | 2003-03-10 | 2003-03-10 | マイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20040179408A1 (ja) |
| JP (1) | JP2004272638A (ja) |
| KR (1) | KR20040080916A (ja) |
| CN (1) | CN1530663A (ja) |
| TW (1) | TW200417912A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102012214798A1 (de) * | 2012-08-21 | 2014-02-27 | BSH Bosch und Siemens Hausgeräte GmbH | Verfahren zum Betreiben eines Hausgeräts, Hausgerät und Elektronikbaugruppe |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4141520B2 (ja) * | 1997-11-14 | 2008-08-27 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
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- 2003-11-18 TW TW092132218A patent/TW200417912A/zh unknown
- 2003-11-24 US US10/718,521 patent/US20040179408A1/en not_active Abandoned
- 2003-12-24 KR KR1020030096631A patent/KR20040080916A/ko active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040179408A1 (en) | 2004-09-16 |
| KR20040080916A (ko) | 2004-09-20 |
| TW200417912A (en) | 2004-09-16 |
| CN1530663A (zh) | 2004-09-22 |
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