JPH0991996A - 半導体集積回路および試験装置 - Google Patents
半導体集積回路および試験装置Info
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- JPH0991996A JPH0991996A JP7241977A JP24197795A JPH0991996A JP H0991996 A JPH0991996 A JP H0991996A JP 7241977 A JP7241977 A JP 7241977A JP 24197795 A JP24197795 A JP 24197795A JP H0991996 A JPH0991996 A JP H0991996A
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- Japan
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- circuit
- test pattern
- test
- semiconductor integrated
- integrated circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【構成】 メモリ回路と論理回路とを内蔵した半導体集
積回路において、メモリ回路のテスト用のパターン（ア
ドレス信号とデータ信号）を発生する回路と、論理回路
用のテストパターンを発生する回路を同一チップ上に設
けるようにした。また、上記テストパターン発生回路か
らのテストパターンと外部からのテストパターンの入力
を切り換え可能に構成した。 【効果】 メモリ回路および論理回路の双方に対するバ
ーンイン試験が容易に行えるとともに、内部で発生した
テストパターンによるバーンインと外部から入力される
テストパターンによる診断試験の両方が可能になり、不
良発見率を向上させることができる。
積回路において、メモリ回路のテスト用のパターン（ア
ドレス信号とデータ信号）を発生する回路と、論理回路
用のテストパターンを発生する回路を同一チップ上に設
けるようにした。また、上記テストパターン発生回路か
らのテストパターンと外部からのテストパターンの入力
を切り換え可能に構成した。 【効果】 メモリ回路および論理回路の双方に対するバ
ーンイン試験が容易に行えるとともに、内部で発生した
テストパターンによるバーンインと外部から入力される
テストパターンによる診断試験の両方が可能になり、不
良発見率を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには半導体集積回路の試験回路に適用して特に有効な
技術に関し、例えばメモリ回路と論理回路とを内蔵した
半導体集積回路に対するバーンイン試験等に利用して有
効な技術に関する。
らには半導体集積回路の試験回路に適用して特に有効な
技術に関し、例えばメモリ回路と論理回路とを内蔵した
半導体集積回路に対するバーンイン試験等に利用して有
効な技術に関する。
【０００２】
【従来の技術】従来、半導体集積回路においては、品質
を安定させかつ性能不安定な製品を除去（スクリーニン
グ）するため高温下で動作させるバーンイン試験が行わ
れている。また、論理ＬＳＩ（大規模半導体集積回路）
では、試験装置（テスタ）から半導体チップにテストパ
ターンを入力し、回路が正常に動作するか検査する診断
が行われている。
を安定させかつ性能不安定な製品を除去（スクリーニン
グ）するため高温下で動作させるバーンイン試験が行わ
れている。また、論理ＬＳＩ（大規模半導体集積回路）
では、試験装置（テスタ）から半導体チップにテストパ
ターンを入力し、回路が正常に動作するか検査する診断
が行われている。
【０００３】
【発明が解決しようとする課題】近年、メモリ回路と論
理回路を内蔵した半導体集積回路ではメモリ回路と論理
回路がますます大規模化する傾向があり、これに伴いメ
モリ回路のみならず論理回路に対してもバーンイン試験
の必要性が高まってきている。また、バーンインを論理
回路に適用する場合、バーンイン動作と外部からの診断
入力とが両立できることが望まれる。
理回路を内蔵した半導体集積回路ではメモリ回路と論理
回路がますます大規模化する傾向があり、これに伴いメ
モリ回路のみならず論理回路に対してもバーンイン試験
の必要性が高まってきている。また、バーンインを論理
回路に適用する場合、バーンイン動作と外部からの診断
入力とが両立できることが望まれる。
【０００４】この発明の目的は、メモリ回路と論理回路
とを内蔵した半導体集積回路の診断試験およびバーンイ
ンを容易に行えるようにすることにある。
とを内蔵した半導体集積回路の診断試験およびバーンイ
ンを容易に行えるようにすることにある。
【０００５】この発明の他の目的は、メモリ回路と論理
回路とを内蔵した半導体集積回路の不良発見率を向上さ
せることにある。
回路とを内蔵した半導体集積回路の不良発見率を向上さ
せることにある。
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００８】すなわち、メモリ回路と論理回路とを内蔵
した半導体集積回路において、メモリ回路のテスト用の
パターン（アドレス信号とデータ信号）を発生する回路
と、論理回路用のテストパターンを発生する回路を同一
チップ上に設けるようにしたものである。
した半導体集積回路において、メモリ回路のテスト用の
パターン（アドレス信号とデータ信号）を発生する回路
と、論理回路用のテストパターンを発生する回路を同一
チップ上に設けるようにしたものである。
【０００９】また、望ましくは、上記テストパターン発
生回路からのテストパターンと外部からのテストパター
ンの入力を切り換え可能に構成する。
生回路からのテストパターンと外部からのテストパター
ンの入力を切り換え可能に構成する。
【００１０】
【作用】上記した手段によれば、メモリ回路および論理
回路の双方に対するバーンイン試験が容易に行えるよう
になる。
回路の双方に対するバーンイン試験が容易に行えるよう
になる。
【００１１】また、内部で発生したテストパターンによ
るバーンインと外部から入力されるテストパターンによ
る診断試験の両方が可能になり、不良発見率を向上させ
るという上記目的を達成することができる。
るバーンインと外部から入力されるテストパターンによ
る診断試験の両方が可能になり、不良発見率を向上させ
るという上記目的を達成することができる。
【００１２】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１３】図１は本発明を適用した半導体集積回路の
一実施例のブロック図を示す。同図において、１はラン
ダム・アクセス・メモリのようなメモリ回路、２は論理
ゲート回路やラッチ回路から構成されるような論理回
路、３は外部から供給されるモード切替信号に基づいて
動作モードを判定するモード判定回路、４はモード判定
回路３からの制御信号に応じて、外部から供給されるク
ロックに基づいて通常動作クロックあるいはこれと異な
るタイミングのテスト用クロックを形成して内部回路に
対して供給するクロック制御回路である。
一実施例のブロック図を示す。同図において、１はラン
ダム・アクセス・メモリのようなメモリ回路、２は論理
ゲート回路やラッチ回路から構成されるような論理回
路、３は外部から供給されるモード切替信号に基づいて
動作モードを判定するモード判定回路、４はモード判定
回路３からの制御信号に応じて、外部から供給されるク
ロックに基づいて通常動作クロックあるいはこれと異な
るタイミングのテスト用クロックを形成して内部回路に
対して供給するクロック制御回路である。
【００１４】また、５ａは上記論理回路２に対するテス
トパターン（スキャンアドレスおよびテストデータ）を
発生する論理回路用パターンジェネレータ、５ｂは上記
メモリ回路１に対するテストパターン（メモリアドレス
および書込みデータ）を発生するメモリ用テストパター
ン発生回路、６ａは上記論理回路２に対するアドレスを
デコードして対応するラッチ回路を指定する信号を形成
するデコーダ、６ｂは上記メモリ回路１に対するアドレ
スをデコードして対応するメモリセルを指定する信号を
形成するデコーダ、７は上記論理回路２に対してテスト
データを書き込むタイミングを制御するライト制御回
路、８ａはテストデータを保持する診断用ラッチ回路、
８ｂは本来の論理機能を実現する一般論理用ラッチ回路
である。
トパターン（スキャンアドレスおよびテストデータ）を
発生する論理回路用パターンジェネレータ、５ｂは上記
メモリ回路１に対するテストパターン（メモリアドレス
および書込みデータ）を発生するメモリ用テストパター
ン発生回路、６ａは上記論理回路２に対するアドレスを
デコードして対応するラッチ回路を指定する信号を形成
するデコーダ、６ｂは上記メモリ回路１に対するアドレ
スをデコードして対応するメモリセルを指定する信号を
形成するデコーダ、７は上記論理回路２に対してテスト
データを書き込むタイミングを制御するライト制御回
路、８ａはテストデータを保持する診断用ラッチ回路、
８ｂは本来の論理機能を実現する一般論理用ラッチ回路
である。
【００１５】この実施例においては、上記論理回路用パ
ターンジェネレータ５ａおよびメモリ用テストパターン
発生回路５ｂに対して診断用入力ピン１０，１１から診
断用テストパターンが入力できるように構成されている
とともに、論理回路用パターンジェネレータ５ａおよび
メモリ用テストパターン発生回路５ｂの動作を外部から
監視できるようにするためセレクタ回路９とモニタピン
１２が設けられている。特に制限されないが、このセレ
クタ回路９を切り替える切替え信号は外部入力ピン１３
から与えられるように構成されている。ただし、セレク
タ回路９の切替え信号をモード判定回路３から与えるよ
うに構成することも可能である。また、この実施例で
は、従来の診断機能付き論理ＬＳＩと同様に、論理回路
２内のラッチ回路８ａにラッチされたデータをスキャン
アウトする出力ピン１４が設けられている。
ターンジェネレータ５ａおよびメモリ用テストパターン
発生回路５ｂに対して診断用入力ピン１０，１１から診
断用テストパターンが入力できるように構成されている
とともに、論理回路用パターンジェネレータ５ａおよび
メモリ用テストパターン発生回路５ｂの動作を外部から
監視できるようにするためセレクタ回路９とモニタピン
１２が設けられている。特に制限されないが、このセレ
クタ回路９を切り替える切替え信号は外部入力ピン１３
から与えられるように構成されている。ただし、セレク
タ回路９の切替え信号をモード判定回路３から与えるよ
うに構成することも可能である。また、この実施例で
は、従来の診断機能付き論理ＬＳＩと同様に、論理回路
２内のラッチ回路８ａにラッチされたデータをスキャン
アウトする出力ピン１４が設けられている。
【００１６】図２は、デコーダ６ａとライト制御回路７
と論理回路２を構成する診断用ラッチ回路８ａおよび一
般用ラッチ回路８ｂの構成例を示す。この実施例の診断
用ラッチ回路８ａはセット／リセット型フリップフロッ
プＲＳ−ＦＦで、また一般用ラッチ回路８ｂはクロック
端子を有するＤ型フリップフロップＤ−ＦＦで構成され
ている。
と論理回路２を構成する診断用ラッチ回路８ａおよび一
般用ラッチ回路８ｂの構成例を示す。この実施例の診断
用ラッチ回路８ａはセット／リセット型フリップフロッ
プＲＳ−ＦＦで、また一般用ラッチ回路８ｂはクロック
端子を有するＤ型フリップフロップＤ−ＦＦで構成され
ている。
【００１７】上記論理回路用パターンジェネレータ５ａ
から供給されるスキャンアドレスをデコードするデコー
ダ６ａは、ワードアドレス用デコーダＤＥＣ１とビット
アドレス用デコーダＤＥＣ２とで構成されている。これ
は、論理回路に点在する複数のラッチ回路を疑似的にマ
トリックス状に配置されているものと見なして、チップ
のＸ方向とＹ方向に沿ってワード線及びビット線をそれ
ぞれ配設し、各ラッチ回路をそれに最も近いワード線と
ビット線に接続して両方の信号線が選択レベル（実施例
はロウレベル）になったラッチ回路を指定ラッチ回路と
してデータのリード・ライトを行なうように構成したも
のである。このような構成によってスキャンアドレスに
よるラッチ回路の選択に必要な信号線のトータルの長さ
を大幅に減らすことができる。
から供給されるスキャンアドレスをデコードするデコー
ダ６ａは、ワードアドレス用デコーダＤＥＣ１とビット
アドレス用デコーダＤＥＣ２とで構成されている。これ
は、論理回路に点在する複数のラッチ回路を疑似的にマ
トリックス状に配置されているものと見なして、チップ
のＸ方向とＹ方向に沿ってワード線及びビット線をそれ
ぞれ配設し、各ラッチ回路をそれに最も近いワード線と
ビット線に接続して両方の信号線が選択レベル（実施例
はロウレベル）になったラッチ回路を指定ラッチ回路と
してデータのリード・ライトを行なうように構成したも
のである。このような構成によってスキャンアドレスに
よるラッチ回路の選択に必要な信号線のトータルの長さ
を大幅に減らすことができる。
【００１８】２つのデコーダのうちワードアドレス用デ
コーダＤＥＣ１には外部から供給されるスキャンイネー
ブル信号ＳＥが入力され、このスキャンイネーブル信号
ＳＥが有効レベルされている場合にデコード動作を行な
ってデコード信号をフリップフロップＦＦの第１の選択
端子Ｗに供給する。ビットアドレス用デコーダＤＥＣ２
のデコード信号はフリップフロップＦＦの第２の選択端
子Ｂに供給され、フリップフロップＦＦは、上記テスト
モード信号がテストモードであることを示しかつ上記２
つのデコーダＤＥＣ１，ＤＥＣ２の出力信号が共に有効
なレベル（実施例ではロウレベル）を示すときにのみ活
性化される。
コーダＤＥＣ１には外部から供給されるスキャンイネー
ブル信号ＳＥが入力され、このスキャンイネーブル信号
ＳＥが有効レベルされている場合にデコード動作を行な
ってデコード信号をフリップフロップＦＦの第１の選択
端子Ｗに供給する。ビットアドレス用デコーダＤＥＣ２
のデコード信号はフリップフロップＦＦの第２の選択端
子Ｂに供給され、フリップフロップＦＦは、上記テスト
モード信号がテストモードであることを示しかつ上記２
つのデコーダＤＥＣ１，ＤＥＣ２の出力信号が共に有効
なレベル（実施例ではロウレベル）を示すときにのみ活
性化される。
【００１９】ライト制御回路７は、上記論理回路用パタ
ーンジェネレータ５ａから供給されるテストデータをト
リガ信号に基づいて取り込んでフリップフロップＲＳ−
ＦＦに入力する論理ゲートＧ１とＧ２とにより構成され
ている。なお、診断用ラッチ回路８ａを構成するフリッ
プフロップＦＦのテストモード端子ＴＭにはインバータ
ＩＮＶを介して上記モード判定回路３から供給されるテ
ストモード信号の反転信号が入力されるように構成され
ている。
ーンジェネレータ５ａから供給されるテストデータをト
リガ信号に基づいて取り込んでフリップフロップＲＳ−
ＦＦに入力する論理ゲートＧ１とＧ２とにより構成され
ている。なお、診断用ラッチ回路８ａを構成するフリッ
プフロップＦＦのテストモード端子ＴＭにはインバータ
ＩＮＶを介して上記モード判定回路３から供給されるテ
ストモード信号の反転信号が入力されるように構成され
ている。
【００２０】テストデータを取り込んでフリップフロッ
プＲＳ−ＦＦに入力する論理ゲートＧ１，Ｇ２は、例え
ばそれぞれＮＡＮＤゲート回路により構成され、ＮＡＮ
ＤゲートＧ１はスキャンイントリガ信号に同期してテス
トデータをフリップフロップＦＦのセット端子に供給し
てラッチさせる。トリガ信号が入って来ない間、ＮＡＮ
ＤゲートＧ２はフリップフロップＦＦのリセット端子を
ハイレベルに固定してこれをリセット状態にさせる。フ
リップフロップＦＦに取り込まれたデータは、出力端子
Ｈｏ，Ｌｏから差動形式で一般論理用ラッチ回路８ｂの
入力端子Ｈｉ，Ｌｉに供給され、テストデータを強制的
に書き込む働きをする。
プＲＳ−ＦＦに入力する論理ゲートＧ１，Ｇ２は、例え
ばそれぞれＮＡＮＤゲート回路により構成され、ＮＡＮ
ＤゲートＧ１はスキャンイントリガ信号に同期してテス
トデータをフリップフロップＦＦのセット端子に供給し
てラッチさせる。トリガ信号が入って来ない間、ＮＡＮ
ＤゲートＧ２はフリップフロップＦＦのリセット端子を
ハイレベルに固定してこれをリセット状態にさせる。フ
リップフロップＦＦに取り込まれたデータは、出力端子
Ｈｏ，Ｌｏから差動形式で一般論理用ラッチ回路８ｂの
入力端子Ｈｉ，Ｌｉに供給され、テストデータを強制的
に書き込む働きをする。
【００２１】一般論理用ラッチ回路８ｂを構成するＤ型
フリップフロップＤ−ＦＦは、本来の論理回路を構成す
る論理ゲート（図示省略）から供給される信号を受ける
入力端子Ｄと、一般論理用の出力端子Ｑ，／Ｑの他に、
テストモード時のデータ出力端子Ｓｏを備えており、こ
のテストデータ出力端子Ｓｏから出力された出力データ
は、上記診断用ラッチ回路８ａのフリップフロップＦＦ
の入力端子Ｓｉに入力され、スキャンアウト端子Ｓｏか
ら共通の論理ゲートＳＧＯに供給されてスキャンアウト
端子１４より外部へ出力されるように構成されている。
フリップフロップＤ−ＦＦは、本来の論理回路を構成す
る論理ゲート（図示省略）から供給される信号を受ける
入力端子Ｄと、一般論理用の出力端子Ｑ，／Ｑの他に、
テストモード時のデータ出力端子Ｓｏを備えており、こ
のテストデータ出力端子Ｓｏから出力された出力データ
は、上記診断用ラッチ回路８ａのフリップフロップＦＦ
の入力端子Ｓｉに入力され、スキャンアウト端子Ｓｏか
ら共通の論理ゲートＳＧＯに供給されてスキャンアウト
端子１４より外部へ出力されるように構成されている。
【００２２】次に、上記論理回路用テストパターン発生
回路５ａおよびメモリ用テストパターン発生回路５ｂの
具体的な回路構成例を図３を用いて説明する。この実施
例のテストパターン発生回路は、診断用入力ピン１０ま
たは１１から入力される信号をラッチするＤ型フリップ
フロップＤ−ＦＦと、クロック制御回路４から供給され
るクロックＣＫによって反転を繰り返すエッジトリガ型
フリップフロップＴ−ＦＦと、該フリップフロップＴ−
ＦＦの出力信号を反転するインバータＩＮＶと、上記フ
リップフロップＤ−ＦＦまたはインバータＩＮＶの出力
信号のいずれかを選択して出力するセレクタＳＥＬとか
らなる単位回路２１ａ〜２１ｐが、各入力ピン１０（１
１）ごとに設けられている。
回路５ａおよびメモリ用テストパターン発生回路５ｂの
具体的な回路構成例を図３を用いて説明する。この実施
例のテストパターン発生回路は、診断用入力ピン１０ま
たは１１から入力される信号をラッチするＤ型フリップ
フロップＤ−ＦＦと、クロック制御回路４から供給され
るクロックＣＫによって反転を繰り返すエッジトリガ型
フリップフロップＴ−ＦＦと、該フリップフロップＴ−
ＦＦの出力信号を反転するインバータＩＮＶと、上記フ
リップフロップＤ−ＦＦまたはインバータＩＮＶの出力
信号のいずれかを選択して出力するセレクタＳＥＬとか
らなる単位回路２１ａ〜２１ｐが、各入力ピン１０（１
１）ごとに設けられている。
【００２３】これらの単位回路２１ａ〜２１ｐのうち２
１ａ〜２１ｌはアドレス用であり、２１ｍ，２１ｎはデ
ータ用、２１ｏ，２１ｐは制御信号用である。上記単位
回路２１ａ〜２１ｎ内のＴ型フリップフロップＴ−ＦＦ
は、直列に接続されてクロックによって動作されるリプ
ルカウンタを構成しており、バーンイン時に必要なアド
レス信号やデータ信号を自動的に発生する。セレクタＳ
ＥＬは、モード判定回路３から供給されるモード切替え
信号ＰＧによって切り替えられるように構成されてお
り、２１ａ〜２１ｌ内のセレクタＳＥＬは、診断時には
外部入力を取り込む上記Ｄ型フリップフロップＤ−ＦＦ
の出力を、またバーンイン時には上記Ｔ型フリップフロ
ップＴ−ＦＦの出力を選択して出力するようにされてい
る。Ｔ型フリップフロップＴ−ＦＦはモード切替え信号
ＰＧの反転信号／ＰＧによってリセットされるように構
成されている。
１ａ〜２１ｌはアドレス用であり、２１ｍ，２１ｎはデ
ータ用、２１ｏ，２１ｐは制御信号用である。上記単位
回路２１ａ〜２１ｎ内のＴ型フリップフロップＴ−ＦＦ
は、直列に接続されてクロックによって動作されるリプ
ルカウンタを構成しており、バーンイン時に必要なアド
レス信号やデータ信号を自動的に発生する。セレクタＳ
ＥＬは、モード判定回路３から供給されるモード切替え
信号ＰＧによって切り替えられるように構成されてお
り、２１ａ〜２１ｌ内のセレクタＳＥＬは、診断時には
外部入力を取り込む上記Ｄ型フリップフロップＤ−ＦＦ
の出力を、またバーンイン時には上記Ｔ型フリップフロ
ップＴ−ＦＦの出力を選択して出力するようにされてい
る。Ｔ型フリップフロップＴ−ＦＦはモード切替え信号
ＰＧの反転信号／ＰＧによってリセットされるように構
成されている。
【００２４】単位回路２１ｏには、Ｔ型フリップフロッ
プＴ−ＦＦの代わりに、単位回路２１ａ，２１ｈ，２１
ｍ，２１ｎ内のＴ型フリップフロップの出力を入力とす
る図４に示すようなイクスクルーシブＯＲゲートＧ１
１，Ｇ１３とＮＡＮＤゲートＧ１２とからなるデータ生
成回路ＤＧが設けられており、このデータ生成回路ＤＧ
の出力が単位回路２１ｍおよび２１ｎ内のセレクタＳＥ
Ｌに供給され、モード切替え信号ＰＧによって、Ｄ型フ
リップフロップＤ−ＦＦの出力と選択的に出力可能にさ
れている。単位回路２１ｏ，２１ｐ内のセレクタＳＥＬ
にはＤ型フリップフロップＤ−ＦＦの出力およびインバ
ータＩＮＶを介して固定レベルの信号が供給されてお
り、診断時には外部入力を取り込む上記Ｄ型フリップフ
ロップＤ−ＦＦの出力を、またバーンイン時には所定レ
ベルの信号をそれそれ制御信号として出力するように構
成されている。単位回路２１ｐ内のＴ型フリップフロッ
プは未使用である。
プＴ−ＦＦの代わりに、単位回路２１ａ，２１ｈ，２１
ｍ，２１ｎ内のＴ型フリップフロップの出力を入力とす
る図４に示すようなイクスクルーシブＯＲゲートＧ１
１，Ｇ１３とＮＡＮＤゲートＧ１２とからなるデータ生
成回路ＤＧが設けられており、このデータ生成回路ＤＧ
の出力が単位回路２１ｍおよび２１ｎ内のセレクタＳＥ
Ｌに供給され、モード切替え信号ＰＧによって、Ｄ型フ
リップフロップＤ−ＦＦの出力と選択的に出力可能にさ
れている。単位回路２１ｏ，２１ｐ内のセレクタＳＥＬ
にはＤ型フリップフロップＤ−ＦＦの出力およびインバ
ータＩＮＶを介して固定レベルの信号が供給されてお
り、診断時には外部入力を取り込む上記Ｄ型フリップフ
ロップＤ−ＦＦの出力を、またバーンイン時には所定レ
ベルの信号をそれそれ制御信号として出力するように構
成されている。単位回路２１ｐ内のＴ型フリップフロッ
プは未使用である。
【００２５】以上説明したように、上記実施例は、メモ
リ回路と論理回路とを内蔵した半導体集積回路におい
て、メモリ回路のテスト用のパターン（アドレス信号と
データ信号）を発生する回路と、論理回路用のテストパ
ターンを発生する回路を同一チップ上に設けるようにし
たので、メモリ回路および論理回路の双方に対するバー
ンイン試験が容易に行えるようになるという効果があ
る。
リ回路と論理回路とを内蔵した半導体集積回路におい
て、メモリ回路のテスト用のパターン（アドレス信号と
データ信号）を発生する回路と、論理回路用のテストパ
ターンを発生する回路を同一チップ上に設けるようにし
たので、メモリ回路および論理回路の双方に対するバー
ンイン試験が容易に行えるようになるという効果があ
る。
【００２６】また、上記テストパターン発生回路からの
テストパターンと外部からのテストパターンの入力を切
り換え可能に構成したので、内部で発生したテストパタ
ーンによるバーンインと外部から入力されるテストパタ
ーンによる診断試験の両方が可能になり、不良発見率を
向上させることができるという効果がある。
テストパターンと外部からのテストパターンの入力を切
り換え可能に構成したので、内部で発生したテストパタ
ーンによるバーンインと外部から入力されるテストパタ
ーンによる診断試験の両方が可能になり、不良発見率を
向上させることができるという効果がある。
【００２７】また、上記テストパターン発生回路は、ク
ロックによってカウント動作するカウンタ回路を備え、
その最上位ビットもしくは上位数ビットがテスト用デー
タ信号として上記メモリ回路もしくは論理回路に供給さ
れ、残りのビットがアドレス信号として上記メモリ回路
もしくは論理回路に供給されるように構成したので、ア
ドレス信号が一巡するごとに異なるテスト用データを発
生して供給することができる。
ロックによってカウント動作するカウンタ回路を備え、
その最上位ビットもしくは上位数ビットがテスト用デー
タ信号として上記メモリ回路もしくは論理回路に供給さ
れ、残りのビットがアドレス信号として上記メモリ回路
もしくは論理回路に供給されるように構成したので、ア
ドレス信号が一巡するごとに異なるテスト用データを発
生して供給することができる。
【００２８】さらに、外部から供給されるモード信号を
判別するモード判定回路と、該モード判定回路からの制
御信号に応じて、外部から供給されるクロックに基づい
て通常動作クロックあるいはこれと異なるタイミングの
テスト用クロックを形成して内部回路に対して供給する
クロック制御回路とを設けたので、通常動作に必要なク
ロックとテストモードに必要なクロックのために別々の
入力ピンを設ける必要がないという効果がある。
判別するモード判定回路と、該モード判定回路からの制
御信号に応じて、外部から供給されるクロックに基づい
て通常動作クロックあるいはこれと異なるタイミングの
テスト用クロックを形成して内部回路に対して供給する
クロック制御回路とを設けたので、通常動作に必要なク
ロックとテストモードに必要なクロックのために別々の
入力ピンを設ける必要がないという効果がある。
【００２９】また、上記メモリ用テストパターン発生回
路または論理回路用テストパターン発生回路の出力を外
部から監視するためのモニタピンと、該モニタピンに対
して上記いずれかのテストパターン発生回路の出力を選
択して供給するセレクタ回路とを設けたので、１つのピ
ンで２つのテストパターン発生回路の動作を監視するこ
とができるという効果がある。
路または論理回路用テストパターン発生回路の出力を外
部から監視するためのモニタピンと、該モニタピンに対
して上記いずれかのテストパターン発生回路の出力を選
択して供給するセレクタ回路とを設けたので、１つのピ
ンで２つのテストパターン発生回路の動作を監視するこ
とができるという効果がある。
【００３０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例の診断用ラッチ回路８ａやテストパターン発生回
路５ａ，５ｂは一例であって、他の構成であっても良
い。また、テストパターン発生回路はカウンタ回路を備
えその上位２ビットをテスト用データとして出力するよ
うにしているが、カウンタの最上位ビットもしくは上位
数ビットをテスト用データとして出力するように構成し
ても良い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例の診断用ラッチ回路８ａやテストパターン発生回
路５ａ，５ｂは一例であって、他の構成であっても良
い。また、テストパターン発生回路はカウンタ回路を備
えその上位２ビットをテスト用データとして出力するよ
うにしているが、カウンタの最上位ビットもしくは上位
数ビットをテスト用データとして出力するように構成し
ても良い。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３２】すなわち、メモリ回路と論理回路とを内蔵
した半導体集積回路の選別試験が簡単に行なえ、半導体
集積回路の選別試験や高温通電試験に要するコストを低
減することができるとともに、不良率を低減し、これに
よって半導体集積回路を使用するシステム全体の品質を
向上させ、製造コストの低減を図ることができる。
した半導体集積回路の選別試験が簡単に行なえ、半導体
集積回路の選別試験や高温通電試験に要するコストを低
減することができるとともに、不良率を低減し、これに
よって半導体集積回路を使用するシステム全体の品質を
向上させ、製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明を適用した半導体集積回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】診断用ラッチ回路の構成例を示す論理構成図で
ある。
ある。
【図３】テストパターン発生回路の具体例を示す論理構
成図である。
成図である。
【図４】データ発生回路の具体例を示す論理構成図であ
る。
る。
１ メモリ回路 ２ 論理回路 ３ モード判定回路 ４ クロック制御回路 ５ａ，５ｂ テストパターン発生回路 ８ａ 診断用ラッチ回路 ８ｂ 一般用ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 １０２Ｊ 27/092 ３２１Ｋ (72)発明者 山口 邦彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (6)
- 【請求項１】 メモリ回路と論理回路とを内蔵した半導
体集積回路において、メモリ回路のテスト用のパターン
を発生する回路と、論理回路用のテストパターンを発生
する回路を同一チップ上に設けるようにしたことを特徴
とする半導体集積回路。 - 【請求項２】 上記テストパターン発生回路からのテス
トパターンと外部からのテストパターンの入力を切り換
え可能に構成したことを特徴とする請求項１に記載の半
導体集積回路。 - 【請求項３】 上記テストパターン発生回路は、クロッ
クによってカウント動作するカウンタ回路を備え、その
最上位ビットもしくは上位数ビットがテスト用データ信
号として上記メモリ回路もしくは論理回路に供給され、
残りのビットがアドレス信号として上記メモリ回路もし
くは論理回路に供給されるように構成したことを特徴と
する請求項１または２に記載の半導体集積回路。 - 【請求項４】 外部から供給されるモード信号を判別す
るモード判定回路と、該モード判定回路からの制御信号
に応じて、外部から供給されるクロックに基づいて通常
動作クロックあるいはこれと異なるタイミングのテスト
用クロックを形成して内部回路に対して供給するクロッ
ク制御回路を備えたことを特徴とする請求項１，２また
は３に記載の半導体集積回路。 - 【請求項５】 上記メモリ用テストパターン発生回路ま
たは論理回路用テストパターン発生回路の出力を外部か
ら監視するためのモニタピンと、該モニタピンに対して
上記いずれかのテストパターン発生回路の出力を選択し
て供給するセレクタ回路とが設けられてなることを特徴
とする請求項１，２，３または４に記載の半導体集積回
路。 - 【請求項６】 試験対象となる半導体集積回路に対して
クロック信号およびモード指定信号を与え、第１のモー
ドでは内部のテストパターン発生回路を活性化して試験
を行なうとともに、第２のモードでは外部からテストパ
ターンを与えて試験を行なうようにしたことを特徴とす
る半導体集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241977A JPH0991996A (ja) | 1995-09-20 | 1995-09-20 | 半導体集積回路および試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241977A JPH0991996A (ja) | 1995-09-20 | 1995-09-20 | 半導体集積回路および試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991996A true JPH0991996A (ja) | 1997-04-04 |
Family
ID=17082412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7241977A Pending JPH0991996A (ja) | 1995-09-20 | 1995-09-20 | 半導体集積回路および試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991996A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004778A (ja) * | 2006-06-22 | 2008-01-10 | Sharp Corp | 半導体装置、半導体装置の検査方法、プローブカード |
| KR100890750B1 (ko) * | 2001-09-05 | 2009-03-26 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 메모리 칩과 로직 칩을 탑재하여, 메모리 칩의 시험을가능하게 한 반도체 장치 |
| KR100900921B1 (ko) * | 2001-09-14 | 2009-06-03 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| CN107045100A (zh) * | 2015-10-07 | 2017-08-15 | 领特贝特林共有限责任两合公司 | 片上测试图案生成 |
| JP2021193366A (ja) * | 2020-07-24 | 2021-12-23 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | チップをテストするための方法、電子デバイス、コンピュータ可読記憶媒体、対応するチップ及びコンピュータプログラム |
-
1995
- 1995-09-20 JP JP7241977A patent/JPH0991996A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100890750B1 (ko) * | 2001-09-05 | 2009-03-26 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 메모리 칩과 로직 칩을 탑재하여, 메모리 칩의 시험을가능하게 한 반도체 장치 |
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| US7902853B2 (en) | 2006-06-22 | 2011-03-08 | Sharp Kabushiki Kaisha | Semiconductor device, semiconductor device testing method, and probe card |
| JP4708269B2 (ja) * | 2006-06-22 | 2011-06-22 | シャープ株式会社 | 半導体装置、及び半導体装置の検査方法 |
| CN107045100A (zh) * | 2015-10-07 | 2017-08-15 | 领特贝特林共有限责任两合公司 | 片上测试图案生成 |
| JP2021193366A (ja) * | 2020-07-24 | 2021-12-23 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | チップをテストするための方法、電子デバイス、コンピュータ可読記憶媒体、対応するチップ及びコンピュータプログラム |
| US11639964B2 (en) | 2020-07-24 | 2023-05-02 | Beijing Baidu Netcom Science And Technology Co., Ltd. | Method, apparatus and storage medium for testing chip, and chip thereof |
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