JPH02245943A

JPH02245943A - バス実行スキヤン・テスト方法及び装置

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Publication number: JPH02245943A
Application number: JP2024594A
Authority: JP
Inventors: Philip W Bullinger; フイリツプ　ウイリアム　ブリンガー; Ii Thomas L Langford; トーマス　リー　ラングフオード，ザ　セカンド; John W Stewart; ジョン　ウエイン　スチュワート
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1989-02-10
Filing date: 1990-02-05
Publication date: 1990-10-01
Anticipated expiration: 2014-10-04
Also published as: US4947395A; DE69019402T2; EP0388001B1; CA1296109C; JP2956850B2; EP0388001A3; EP0388001A2; DE69019402D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は比較的ビン数の少い大規模集積（ＶＬＳＩ）
回路のテストに関する。

〔従来の技術〕

コンピュータ設計及び製造（ＣＡＤ／ＣＡＭ）の使用は
集積回路の技術分野に大きな影響をもたらした。ＣＡＤ
／ＣＡＭはカウンタ、バッファ。

フリップ・フロップ、コントローラなどの個々の回路要
素の開発及び設計に役立つのみでなく、個々の回路機能
をライブラリとして記憶する能力を有する。それらライ
ブラリの各セルは超ＬＳＩ回路を形成するよう組立てら
れ、接続されて複雑な作用を実行する。このようにして
、ＣＡＤ／ＣＡＭは部用な単一機能集積回路を全印刷回
路ボードと交換する単一集積回路の製造を可能にした。

マイクロプロセッサ、ランダム・アクセス−メモリー、
特定応用集積回路（ＡＳＩＣ）は複雑な機能を有する大
規模又は超ＬＳＩ回路の共通な例である。これらＬＳＩ
回路は、屡々、完成したときに、電源及びそれを取付け
たボードに対する信号人出力のための接続ピンを約１４
〜２８０本必要とする。

問題はこの集積回路がボードに取付けられたとき、電源
及び信号入出力のために約１４〜２８０本のピンだけで
、その集積回路内にある１万以上の装置をアクセスする
ということである。複雑な集積回路では、ある隠れたロ
ジック機能はテストすることができず、又他のあるロジ
ック機能は関連するロジックとの組合わせでのみテスト
されるだけである。

この問題解決の１つの方法は集積回路内のデス４ト位置
をアクセスするため内部テスト回路を加えること、及び
テスト信号を人力し及び（又は）出力するためのピン接
続を増加することである。しかし、一方、常にテスト回
路及びピン接続の増加によるコスト増が問題となり、複
雑な回路の動作又はメンテナンス中におけるテスト可能
性によってコストを下げることが望まれてきた。

前の試みの中に、隠れたテスト位置にアクセスすること
ができるテスト回路を集積回路に追加するものがある。

このピン接続の全体数を最少に押えるため、この集積回
路はテスト入出力のためにアクセスする点として通常の
入／出力ピン接続を使用している。しかし、動作する回
路からテストされる回路を分離するため、この型の集積
回路はｄＣ電圧値シフトに応答する特別ゲート装置を使
用する。しかして、テストを行うため、この集積回路は
ｄｃ電圧値を幾分シフトしなければならなかった。その
動作は、ピン接続の数の増加を最少にしてテスト性能を
改良することはできるが、テスト状態と動作状態の切換
により動作を遅（複雑なものにする。その上、ｄａ値シ
フト・テストは、印刷回路ボードに取付けた後はボード
の回路に電圧値のシフトに対する影響を与えるので実行
困難であった。

集積回路産業で出した１つの結論は、集積回路チップの
寸法の増加は隠れたロジックのレベルにアクセスするこ
とがテストを簡単にすることをもたらせばコスト的に有
益であるということである。

この結論は、回路の増加を当然意味するものであっても
、ウェハ当りのチップ数が少くなり、欠陥の増加による
ロット当りの生産量が少くなっても、それは達成可能で
あるというものである。かくして、産業界は、複雑な集
積回路の正しい動作を確保するため、通常動作及びテス
ト・サイクル中に使用するテスト装置及び技術者にかか
るコストは複雑な集積回路に内部テスト回路を組込むコ
ストのわずかな増加によって大きく減少することができ
るということを認めた。

〔発明が解決しようとする問題点〕

集積回路産業が出したもう１つの結論は、テスト回路に
対する入出力アクセスを与えるために集積回路にピン接
続を加えるということである。この結論は、外部の印刷
回路ボードに接続するピン数が増加して設計者に大きな
制限を与えたとしても出された結論である。この結論は
ジヨイント・テスト・アクション・グループ（ＪＴＡＧ
）及びｆＥＥＥ　　Ｐ１１４９スタンダードによる大規
模及び超ＬＳＩ回路のテスト装置としての１又はそれ以
上のテスト・ピン接続を許容するものとして発表された
。

従って、この発明の目的はテスト・ピン接続の追加を必
要とせずに集積回路内の隠れたテスト位置をアクセスす
る方法を提供することである。

この発明の他の目的は、ｌ又は１以上のピン接続のｄｃ
値シフトを必要とせずに、集積回路内の隠れたテスト位
置をアクセスする方法を提供する二とである。

この発明の他の目的は、テストｅピン接続の追加を必要
とせずに隠れたテスト位置をアクセスする装置を提供す
ることである。

この発明の他の目的は、ｌ又は１以上のピン接続のｄｃ
値シフトを必要とせずに、集積回路内の１２れたテスト
位置をアクセスする装置を提供することである。

〔問題を解決するための手段〕

この発明の一面はレジスターアドレス・デコーダ及びデ
ータ・バスを有する集積回路の一部をテストする方法を
提供して上記の問題を解決した。

それは、スキャン路制御ワードを前記データ・バスに接
続されている制御レジスタに記憶し、選ばれたアドレス
に対する複数の書込指令に応答してスキャン・クロック
信号を発生し、前記データ・バスからスキャン・データ
・ワードを受信して該スキャン・データ・ワードをスキ
ャン噛データＣレジスタに記憶し、前記スキャン・クロ
ック信号に応答して、前記スキャン・データ・レジスタ
の前記スキャン・データ・ワードを一部の直列データ・
ビットとしてシフトし、前記スキャン路制御ワードによ
るスキャン路を選択して、前記スキャン路に沿い前記一
群の直列データ・ビットを送信し、前記一群の直列デー
タ・ビットをスキャン・テスト・ワードに組立て、前記
スキャン・テスト・ワードを前記集積回路の一部にスキ
ャンし、前記集積回路の一部からの前記スキャン・テス
ト・ワードに対するテスト結果を受信し、前記テスト結
果を前記データ・バスに送信する各工程を含む集積回路
のテスト方法を提供する。

この発明の他の面によると、それは複数の内部スキャン
・データ入力と、複数のスキャン・データ出力と、デー
タ・バスとを含むディジタルに集積回路用テスト回路で
あって、データ・バスから制御ワードを受信する手段と
、前記制御ワード受信手段に応答してスキャン路を選択
する手段と、データ・バスからスキャン卆データ入力ワ
ードを受信する手段と、前記選ばれたスキャン路を介し
、前記スキャン・データ入力ワードを前記ディジタル集
積回路の複数の内部スキャン・データ入力にスキャンす
る手段と、前記ディジタル集積回路の複数の内部スキャ
ン・データ出力からのスキャン・データ入力ワードに応
答してスキャン・データ出力ワードを受信する手段とを
含むテスト回路を提供することによって上記の問題を解
決した。

〔実施例〕

第１Ａ図及び第１Ｂ図は、従来のＬＳＩ／ＶＬＳＩディ
ジタル装置である集積回路１０を形成するブロック図で
ある。集積回路ＩＯはｌ又は１以上のアドレス・デコー
ダ１３によって内部でデコードされ、集積回路の各レジ
スタをアドレスし、集積回路に送られるメモリー・マツ
ブト指令をデコードするよう配置された複数導体並列ア
ドレス・バス１２を有する。その上、集積回路１０はチ
ップ外プロセッサ及び（又は）コントローラから集積回
路１０内の各レジスタへの複数ビット番データ・ワード
を送信し、集積回路１０の各レジスタの１つから複数導
体データ・バス１４に複数ビット・データ・ワードを受
信する複数導体並列データ・バス１４を有する。

集積回路１０は同期ロジック、非同期ロジック又はそれ
らの組合せを使用する１又は複数の集積ロジック機能１
６を有する。そのあるものはアドレス・バス１２及び（
又は）データーバス（接続は示していない）に直接接続
されるが、これらバス１２．１４に直接接続されている
ロジック機能は比較的テストが簡単であり、テスト回路
の追加は必要がない。かくして、この発明は集積回路１
０内に隠れている集積回路ロジック機能１６に対するも
のである。

バス実行スキャン・テスト装置１８は集積回路ｌＯ内に
隠れている複雑なロジック機能１６とデータ・バス１４
との間の、いわゆるスキャン路と呼ばれるｌ又は複数の
制御されたインタフェースを提供する。各スキャン路は
スキャン制御レジスタ２０に書込まれた一部のワードに
よって規定され、可能化される。この一群のワードは、
テストのために選ばれた回路及びスキャン路のいずれに
も準安定性状態を含まずに同期及び非同期回路で動作す
るために選ばれる。レジスタ及びフリップ・フロップの
ようなメモリー成分はすべてマスク・リセット（ＭＲＥ
ＳＥＴ）が与えられる。プロセッサ／コントローラ（図
に示していない）はデコーダ１３のようなデコーダのメ
モリー・マツブドーアドレスのような制御装置に書込む
ことにより、複雑なロジック機能１６内のマスク・リセ
ット制御レジスタに書込むことによりリセット信号を発
生することができる。マスク・リセット信号を受信する
と、特定の入力又は入力群に応答しであるテストの署名
をテストするようなパターン・テストに必須の選ばれた
状態にほとんどのメモリー成分をリセットする。ある他
のレジスタはマスク・リセットと共に他の制御信号を使
用してメモリーをリセットする。スキャン制御レジスタ
２０に書込まれる第１のワードはスキャン／システム・
クロック・セレクト・ビット群を有し、他のすべての制
御ビットをリセットする。これは、あった場合、システ
ム・クロックからスキャン路の設定前にスキャン・クロ
ックに変更しつるようにする。これは異なるクロックに
変化することによって誘起されるかもしれない準安定状
態を避けうるようにする。

第１Ａ図において、デコーダ１３はライン２２によって
クロック・データ制御ロジック２６に接続されている出
力を持つ。デコーダ１３は、プロセッサ／コントローラ
（図に示していない）がスキャン・クロック信号をメモ
リー・マツブト・アドレスに書込むときはいつでもライ
ン２２を“口”スキャン・クロック信号でストローブす
る。

第２図はスキャン制御レジスタ２０及び、クロック及び
データ制御ロジック２６の実施例を示す。

スキャン制御レジスタ２０はデータ昏バス１４を介して
制御ワードが書込まれるオフタルＤ型フリップ・フロッ
プ・レジスタ２１を有する。制御ワードはロード・スト
ローブとも呼ばれる書込ストローブがインアクティブと
なったときに７リツプ・フロップ（Ｆ　Ｆ）に記憶され
、スキャン制御レジスタ２０の成分はその後、フリップ
・フロップの出力ＩＱ〜８Ｑで使用することができる。

スキャン制御レジスタ２０は、又出力ＩＱ〜８Ｑに取付
けられている入力を有するトライステート・オフタル・
バッファ２３を有する。オフタル・バッファ２３はパル
スでそのリード入力にストローブされるときはいつでも
、データ昏バス１４に８ビツト出力を発生する。か（し
て、スキャン制御レジスタ２０の内容はデーターバス１
４を介してリード及びライトすることができる。

スキャン制御レジスタ２０は単一制御データ拳バイトを
記憶する。各バイトは６つの異なる長さのフィールドを
持ち、各フィールドの各ビットは夫々の出力ＩＱ〜８Ｑ
において制御レベルをドライブする。前述のように、一
群の最初の制御データ・バイトは、セットアツプ時間の
問題発生の可能性を避けるためにセットされる７Ｑに出
力される単一ビット制御フィールドのスキャン／システ
ム・クロック・セレクト・ビット群のみを有する。

そのデータ群の第２の制御バイトはスキャン／システム
・クロック・セレクト・ビット群と、同様に６Ｑに出力
された単一ビット・フィールドであるスキャン／システ
ム魯データ・セレクト制御ビット群を有する。このデー
タ群の第３の制御バイトはスキャン／システム・クロッ
ク・セレクト・ビット、スキャン／システム・データ・
セレクトψビット群及び他のフィールドの１又は複数の
ビット群を有する。

制御バイトの残りの制御フィールドは３Ｑ。

４Ｑ、５Ｑに出力されるスキャン路セレクト・フィール
ドＳ。Ｓ、Ｓ、と、ＩＱに出力される５ＩＰＯ／ＬＦＳ
Ｒセレクトのフィールドと、２Ｑに出力される循環シフ
トのセレクト・フィールドと、８Ｑに出力される並列入
力並列出力（Ｐ　Ｉ　ＰＯ）モード（モニタ・モード）
セレクト壽フィールドとである。

第１Ａ図及び第１Ｂ図は、スキャン路セレクト・フィー
ルドの出力が３導体バス２８によって８−１デマルチプ
レクサ３０．３２と、ｌ−８マルチプレクサ３４のセレ
クト入力に接続される。デマルチプレクサ３０．３２は
単極８位置スイッチとして作用し、そのスイッチは夫々
のスキャン・テスト入力のため、スキャン・フリップ・
７０ツブ４０．　　４０．の夫々の入力に対するスキャ
ン路を選択する。マルチプレクサ３４は、スキャン・フ
リップ串フロップ４０．からマルチプレクサ３４へのス
キャン路を選択することを除き、単極８位置スイッチと
して作用する。点線で示すように、更に多くのスキャン
路を設けるよう他のデマルチプレクサ、マルチプレクサ
及びスキャン・フリップ・フロップを有するようにした
他の実施例でもこの発明の範囲に含まれる。その上、各
デマルチプレクサ３０．３２及びマルチプレクサ３４は
８スキヤン路を有するが図を簡単にするために省略しで
ある。

スキャン路が選ばれた後、スキャン・データは選ばれた
スキャン路に沿ってスキャン・フリップ・フロップ４０
．．４０．、・・・・・・４０ｎにクロックインされる
。この実施例は他のテスト・モードを与えることができ
るが、スキャン・データはデータ・バス１４からスキャ
ン・データ入力レジスタ４６に書き込まれるｌ又は複数
のデータ・バイトから成るものでよい。スキャン・デー
タ入力レジスタ４６は、連続するビットが直列スキャン
・データ出力ライン４８をドライブするというように、
レジスタ内に記憶されているバイトをシフトまたは回転
する並列入力直列出力（ＰＩＳＯ）シフト・レジスタで
ある。

第３図はスキャン・データ入力レジスタ４６の詳細を示
す。可能化ナンド・ゲート４７はデータ・バス１４から
入力されるデータを可能化し、ＭＲＥＳＢＴ又はＷＲＩ
ＴＥ信号が“ロー”にドライブされたときに、スキャン
・データ入力レジスタ４６にストローブする。データ・
バス１４の各ラインは夫々のナンド・ゲート４９．　、
・・・・・・４９．のｌ入力に接続され、可能化ナンド
・ゲート４７の出力は各人々のナンド・ゲート４９１．
・・・・・・４９．の第２の入力であるー、各ｆ−タ・
バス入力から反転された各ナンド・ゲート４９．〜４９
．の出力は夫々のＤ型フリップＳノロツブ５２．〜５２
．の反転非同期群入力に接続される。その上、各ナンド
・ゲート４９．〜４９．の出力はナンド・ゲート５１１
〜５１．の夫ンの最初の入力にも接続される。ナンド・
ゲート５１．〜５１１の第２の入力は夫々可能化ナンド
・ゲート４７の出力に接続される。ナンド・ゲート５１
．〜５１．はナンド・ゲート４７からの“ハイ７レベル
によって可能化されたとき、各大゛／ド・ゲー　ト４９
．〜４９゜からの入力を反転し、夫々のＤ型フリップ・
フロップ５２１〜５２．の反転非同期リセットをドライ
ブする。この構成は、各フリップ・７０ツブ５２１〜５
２．の・非同期セット及びリセット入力が逆ロジック信
号によってドライブされ、データ・バス１４からのスキ
ャン・データ入力バイトに従ってその状態を明白に書込
むことを保証する。

フリップ・フロップ５２．のＤ入力はフリップ・７０ツ
ブ５２７のＱ出力に接続され、フリップ噛フロップ５２
．のＤ入力は次のフリップ・フロップのＱ出力に接続さ
れ、以下同様に接続される。

フリップ・フロップ５２．のＤ入力はフリップ・フロッ
プ５２．のＱ出力に接続される。この配列により、フリ
ップ・７０ツブ（ＦＦ）５２．〜５２＋に非同期に書込
まれるスキャン・データ入力バイトは直列データ出力ラ
インに出力される。

各スキャン・データ入力バイトは並列入力直列出力クロ
ックによってレジスタ４６の最高ビット位置にシフトさ
れる。各ビットが、例えばＦＦ５２゜の最高位にシフト
されたとき、各ビットは直列スキャン・データ出力ライ
ン４８に出力され、例えばＦＦ５２．の最下位ビット位
置に入力される。

このようにして循環シフト・レジスタか形成される。

スキャン・データ入力レジスタ４６は非同期リセット又
はクリヤであるＭ　ＲＥ　Ｓ　Ｅ　Ｔ又はＷＲｉＴＥ入
力を“ロー　レベルにドライブすることによって、デー
タ・バス１４を介して入力された値にリセットしてクリ
ヤ又は初ｊσｊ設定される。これは各５ＩＰＯ／ＬＦＳ
Ｒセレクト・スキャン・テスト前に行われ、容易に反復
可能な明確なレジスタ内容からスタートすることができ
るイニシャライズ又は初期設定である。

第１Ａ図及び第１Ｂ図のスキャン・データ出力レジスタ
５４は８ビット出力バス５６．　　５８゜によってデー
タ・バス１４に接続される。スキャン・データ出力レジ
スタ５４は夫々８位置の２つの等しいグループ（こ区分
された１６記録位置を有する。各記憶位置グループは自
己のリード入力を持ち、第１のグループはり・−ド入力
の１つをストローブすることによって出力バス５６．を
介して読出され、第２のグループは第２のリード入力を
ストローブすることによって出力バス５６．を介して読
出すことができる。

その上、第４図に示すデータ出力レジスタ５４はテスト
を柔軟性にするため、２つのデータ人力ｅ−ドを持つ。

その１つは並列入力並列出力モード（Ｐ　Ｉ　ｐｏ）で
あり、他方は直列入力並列出力そ−ド（ＳＩＰＯ）であ
る。現在のデータ入力モードは５ＩＰＯ／ＬＦＳＲセレ
クト・ビット及びＦＩＦＯビットによって制御される。

スキャン制御レジスタ２０（第１Ａ図、第２図）の５Ｉ
ＰＯ／ＬＦＳＲセレクト出力はライン５８によりスキャ
ン書データ出力レジスタ５ＩＰＯ／ＬＦＳＲ人力に接続
される。この制御ビットは実行オア・ゲート５５．〜５
５　、、　Ｃ第４図）を可能化又はディセーブルし、デ
ータ圧縮を行う。５ＩＰＯ／ＬＰＳＲセレクト出力はラ
イン５９を介してクロック及びデータ制御ロジック・ユ
ニット２６のトリが回路６０（第２図）に接続される。

このトリが回路６０は、５ＩＰＯ／ＬＦＳＲ，セレクト
信号が５ＩＰＯセレクト番レベルからＬＦＳＲセレクト
Φレベルに変化する各ときにスキャン・データ出力レジ
スタ５４　（第４図）の１６メモリ一位置を非同期リセ
ットする直線性（リニヤ）フィードバック・シフト・レ
ジスタ（Ｌ　Ｆ　Ｓ　Ｒ）リセット信号を発生する。こ
のトリガ回路６０のＬＦＳＲリセット出力はライン６２
（第１Ｂ図）を介してスキャン・データ出力レジスタ５
４のＬＦＳＲリセット入力に接続される。トリガ回路６
０（第２図）は、ＬＰＳＲリセット信号が少（ともｌシ
ステム・クロック期間存続することを保証する。ＬＦＳ
Ｒは直列及び（又は）データ圧縮テストのための所定の
固定初期設定シフト・レジスタ値を供給するようリセッ
トされる。

第２図に示すよう、レジスタ２０のＰＩＰＯセレクト・
ビットはライン６６を介してインバータ６４に接続され
る。ＰＩＰＯＳＥＬ’信号であるクロック及びデータ制
御ロジック２６のインバータ６４の出力はライン６８を
介してスキャン・データ出力レジスタ５４　（第１Ｂ図
）の１入力に接続される。スキヤシ・・データ入力レジ
スタ２０のＰＩＰＯセレクト・ビットが“ロー”レベル
にセットされると、インバ・−夕６４で反転されてＰＩ
ＰＯＳＥＬ’（ｉＱがＩｆ　ハイＨとなる。ＰＩＦＯ３
ＥＬ　’か“ハイ”になると、集積回路Ｉ６からスキャ
ン・データ出力レジスタ５４への１６並列入力が選択さ
れる。このｌＧ並列入力は複数導体ライン７０（第１Ｂ
図）を介し゛Ｃ集積回路１６に接続される。このモード
は集積回路１６からの出力を１６まで記憶するので、モ
ニタ・モードとも呼ばれる。ＰＩＰＯセレクト・ビット
が“ハイ“レベルにセットされたときｉ１ユ、ＰＩＰＯ
ＳＥＬ”が“ロー”となるようインバータ６４で反転さ
れ、スキャンＦＦ４０．かきマルチプレクサ３４及び夫
々のライン７３．７４を介し、て直列スキャン出力デー
タ入力に直列にシフトされる直列データを選択する。

第２図において、ＰＩＰＯセレクト・ビットが“ハイ”
レベルのとき、（ワはインバータ６４で反転されてノア
・ゲート６７の入力に接続され、その他の入力はライン
２２を介してスキャン・クロックに接続される。インバ
ータ６４からの゛ロレベルはノア・ゲート６７を可能化
してライノロ９にアクティブハイ”の反転スキャン会ク
ロック信号を供給する。この信号はデマルチプレクサ３
０によってスキャンＦＦ４０．〜４０゜（第１Ａ図）に
スイッチされる。

スキャン・クロック番ライン２２（第２図）はインバー
タ７１の入力に接続され、そこから発生したＰＩＰＯク
ロック出力はライン７２を介してスキャン・データ出力
レジスタ５４のＳ　Ｉ　Ｐ　Ｏクロック入力に接続され
る。

スキャン・データ入力レジスタ２０の２Ｑ出力である循
環シフト・セレクト書ビットはライン７８を介して２−
１マルチプレクサ７６に接続される。第、２のライン７
９は反転循環シフト・セレクト・ビットをノア・ゲート
８０の入力に接続する。ノア・ゲート８０の第２の入力
はデコー・ダ１３のスキャン・クロック出力ライン２２
に接続される。循環シフト・セレクト書ビットは切換え
られるスキャン命クロックのためのエネーブルとして動
作し、循環シフトか選ばれないときにＰＩＳＯクロック
出力となる。クロック及びデータ制御ロジック・ユニッ
ト２６のＰＩＳＯクロック出力はライン８２を介してス
キヤシ・データ人力レジスタ４６に接続される。

循環シフ［・譬ビットはシーｒン８２のＰＩＳＯクロッ
ク出力を制御しないだけでｆ了＜、、ライン４８を介し
てスキャン・データ人力レジスタ４Ｇからの直列データ
出力の選択も、ライ／１４にあるマルチブしフサ３４　
（第１１３図）からの直列テスト・データ出力の制御も
しない。仮名゛の選択は第１．　Ａ図。

第１．　Ｂ図にみられるように、循環シフト−テスト選
択であり、ライ：、、？　？　谷のノステム出力がマル
チプレクサ７Ｇにより入力とし“辷スイッチバックされ
るという事実に特徴４４　’ＲＪ二′６．、？ｌｉ！ｉ
環シフトが可能化され！よい場合、う１゛／δ２の１）
ＩＳＯクロックはライン４８にあるスキャン・・データ
人力レジスタ４６に記憶されている谷デー・ン・ワード
を１度に１ビツトづつマルチプレクサ７６にシフトする
。

循環シフトが可能化されない場合、ライン４８の入力は
ライン４８に対するマルチプレクサ７６の出力として選
択されるものである。

スキャン／システム・クロック・ビットはライン８６（
第１Ａ図、第１Ｂ図）を介し各スキャンＦＦ４０．．・
・・・・・４０．の一部である２−１クロツク会マルチ
プレクサのセレクト入力に接続される。スキャン／シス
テム・クロック・セレクト・ビット出力はＦＦ４０．、
・・・・・・４０、を制御してＦＦクロック入力として
システム自クロックか又はスキャン・クロックのどちら
かを選択する。スキャン自クロック信号はデマルチプレ
クサ３ｏから接続されてＦＦ４０．、・・・・・・４０
．のクロック入力（ライン８８）をスキャンする。シス
テム・クロックはライン８９１．・・・・・・８９．を
介してＦＦ４０．、・・・・・・４０．のシステム・ク
ロック入力に接続される。

スキャン／システム・データ・セレクト制御ビットはラ
イン９０を介して各スキャンＦＦ４０・・・・・・４０
□の一部である２−１データ・マルチプレクサのセレク
ト入力に接続される。スキャン／システム・データ・セ
レクト・ビット出力はＦＦ４０、、・・・・・・４０．
を制御して、ＦＦのデータ入力としてシステム・データ
か、スキャン・データを選択する。スキャン・データ入
力信号はデマルチプレクサ３２からライン９１．を介し
てＦＦ４０１のデータ入力に接続される。各その後のス
キャンＦＦ４０．、・・・・・・４０．は夫々のライン
９１１．・・・・・・９１．を介して直前のスキャンＦ
Ｆ４０１、・・・・・・４０．、のＱ出力に接続される
スキャン・データ入力を有する。ＦＦ４０．　　・・・
・・・４０１に対するシステム拳データ入力はライン９
２１、・・・・・・９２１を介して集積回路ロジック機
能１６の出力に接続される。

その上、スキャンＦＦ４０．、・旧・・４ｏｏの各Ｑ出
力は夫々のライン９４１．・・・・・・９４．、の１つ
を介して集積回路ロジック機能１６の夫々の入力に接続
される。各ライン９４１．・・・・・・９４．、は必要
に応じ集積回路１６の夫々のロジック機能部分に対しｌ
又は複数のテスト・ワード又はベクトルを供給する。

動　　　作バス実行スキャン舎テスト装置１８は外部のプロセッサ
／コントローラ（図に示していない）によって制御され
、集積回路ロジック機能１６の各種テストを実行する。

前述のように、各テスト・シーケンス群はセットアツプ
問題の可能性を避けるため、スキャン／システム・クロ
ック暑セレクト・ビットのみをアクティブにして第１の
制御データ・バイトを書込むことによってスタートされ
る。そのシーケンスの第２の制御バイトか再びスキャン
／システム・クロック拳セレクト・ビットをアクティブ
にし、スキャン／システム・データ・セレクト制御ビッ
トをアクティブにして、スキャンＦＦ４０．、・・・・
・・４０．に対するデータ入力を選択し、マルチプレク
サ７６及びデマルチプレクサ３２を介してスキャン・デ
ータ・レジスタ４６からデータを直列にクロックアウト
する。このシーケンスの第３の制御バイトはスキャン／
システム拳クロック・セレクト・ビット、スキャン／シ
ステム・データ・セレクト・ビット群及び／又は複数の
他のフィールドの１つのビット群を有する。スキャン路
セレクト・フィールドはその３ビツト・フィールドの値
に従って所定の８スキヤン路の１つを選択する。循環セ
レクト・ビットがアクティブの場所、マルチプレクサ７
６はフィードバック入力としてマルチプレクサ３４を通
してスイッチされた（適当なスキャン路が選ばれたもの
と仮定する）ラインのスキャンＦＦ４０ｎの出力を選択
する。１つのテストの結果が循環され、次のスキャン・
テスト入力として使用されるか、テスト中の集積回路１
６の前のテスト状態が診断のために循環され、エラーが
ない場合に前の状態に戻されるようにするため、循環ス
キャン方式は有益である。

循環テストを使用しないスキャン・テスト・モードを選
択した場合、スキャン・テスト・データ入力ワードは選
ばれたスキャン路９！１．・・・９１ｎを介してスキャ
ン入力データ・レジスタ４６から直列にシフトされ、必
要に応じて多くのスキャンＦＦ４０．、・・・・・・４
０．に送られる。必要に応じ、２以上のワードをスキャ
ン・データ入力レジスタ４６に転送し、ＦＦ４０．、・
・・・・・４０．にシフトすることができる。このシフ
トはスキャン・クロックから引出されたＰＩＳＯクロッ
クの制御の下に行われる。入力スキャン・データがスキ
ャンＦＦ４０．、・・・・・・４０．、に組立てられる
と、スキャン／システム・クロックが１又は複数サイク
ル出力され、スキャンＦＦ４０．、・・・・・・４０゜
からデータをクロックアウトすることができ、テスト入
力にシステム応答又は結果を発生することができる。そ
の上、スキャン入力データからライン８９　　・・・・
・・８９．に供給されたシステム・データにスキャンＦ
Ｆ４０．、・・・・・・４０１を切換えることにより、
スキャンＦＦ４０．、・・・・・・４０．に複数ビット
出力を記憶することができる。その複数ビット出力はラ
イン７３にその後スキャンＦＦ４０゜からシフトアウト
され、最後にスキャン番データｅレジスタ４６から直列
にシフトアウトされる方法と同様に、スキャン・データ
出力レジスタ５４の５ＩＰＯ入力に送られる。

スキャン・データ出力レジスタ５４は１６ビツト幅であ
り、１６ビツトまでのテスト結果（応答）を直列に記憶
することができる。スキャン・データ出力レジスタ５４
は、又該レジスタ５４の２以上のビットを現にシフトイ
ンされている第１のビットと組合わされるロジカル・フ
ィードバック装置９９（例えば、マルチプル入力排他的
オア・ゲートの場合として第４図に示しである）を有す
る。

この方法により、多数のテスト−データ・サイクルをそ
のテストの終りで通過／失敗の結果をチエツクする独特
な形に圧縮することができる。このデータ圧縮動作はラ
イン５８の５ＩＰＯ／ＬＰＳＲセレクト入力に対するロ
ジック・レベルによって可能化又はディセーブルされる
。

第１Ａ図及び第１Ｂ図において、５ＩＰＯモードの代り
にＰＩＰＯ／モニタ・モードが選ばれた場合、何がＦＦ
４０．、・・・・・・４０．の入力９４・・・・・・９
４．に供給されていようと、ｌ又は複数のシステム・ク
ロック期間の後、集積回路機能１６内の１６モニタ点か
らの応答結果は複数導体ライン７０を介してスキャン・
データ出力レジスタ５４に送信される。このデータは５
ＩＰＯクロック信号によってスキャン・データ出力レジ
スタにラッチされる。この並列データは独特な形に圧縮
することができる。

各スキャン・テストの結果はそのタイプに関係なく、第
１のリード・ラインをストローブし、出力ビット１〜８
を並列にストローブし、第２のリード・ラインをストロ
ーブし、出力ビット９〜１６を並列にストローブしてス
キャン・データ拳レジスタ５４から読出すことができる
。

以上の説明から、この発明は外部のピン接続を１本も加
えずに、及び１本又は複数の入力／出力ピンのｄｃレベ
ル−シフトを使用せずに、複雑な集積回路に深（隠れた
ロジック回路にアクセスすることができるバス実行スキ
ャン・テスト方法及び装置を提供することであるという
ことがわがつた。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は、この発明によりバス実行スキ
ャン回路が加えられたディジタル集積回路のブロック図
、第２図は、第１Ａ図のスキャン制御レジスタ及びクロッ
ク及び制御ロジックのブロック図、第３図は、第１Ａ図
のスキャン畢データ入力レジスタのブロック図、第４図は、第１Ｂ図のスキャン・データ出力レジスタの
ブロック図である。図中、１０・・・集積回路、１２．１４・・・バス、１
６・・・集積回路、１８・・・バス実行スキャン・テス
ト装置、１３・・・アドレス−デコーダ、２０・・・ス
キャン制御レジスタ、２６・・・クロック及びデータ制
御ロジック、２８・・・３導体バス、３０．３２・・・
８−１デマルチプレクサ、３４・・・１−８マルチプレ
クサ、４００．・・・・・・４０．・・・スキャン・フ
リップ・フロップ、４６・・・スキャン−データ人カレ
ジス夕、４８・・・直列スキャン・データ出力ライン、
４９．　・・・・・・４９１・・・ナンド・ゲート、５
２・・・・・・５２．・・・Ｄ型ＦＦ、５４・・・スキ
ャン・データ出力レジスタ、５６１・・・出力バス、６
０・・・トリガ回路。出願代理人斉藤勲ＦＩＧ、３

Claims

【特許請求の範囲】

（１）複数の内部スキャン・データ入力と、複数のスキ
ャン・データ出力と、データ・バスとを含むディジタル
集積回路に使用するテスト回路であって、データ・バスから制御ワードを受信する手段と、前記制御ワード受信手段に応答してスキャン路を選択する手段と、データ・バスからスキャン・データ入力ワードを受信する手段と、前記選ばれたスキャン路を介し、前記スキャン・データ入力ワードを前記ディジタル集積回路の複
数の内部スキャン・データ入力にスキャンする手段と、前記ディジタル集積回路の複数の内部スキャン・データ出力からのスキャン・データ入力ワードに
応答してスキャン・データ出力ワードを受信する手段と
を含むテスト回路。
（２）アドレス・デコーダ及びデータ・バスを有するデ
ィジタル集積回路に使用するためのテスト回路であって
、データ・バスに接続され、スキャン路制御ワードを受信する制御レジスタと、前記デコーダでデコードされた選ばれたアドレスに対する書込指令に応答してスキャン・クロック
信号を発生するスキャン・クロック手段と、前記データ
・バスに接続され、そこからスキャン・データ・ワードを受信するスキャン・データ入
力レジスタ手段と、前記スキャン・クロック信号に応答して一群の直列ビットとして前記スキャン・データ・ワードを
出力するようにしたシフトされた直列出力を有するスキ
ャン・データ入力レジスタと、前記スキャン・データ・
レジスタ手段に接続され、前記スキャン路制御ワードに応答して前記一群
の直列ビットをその出力に送信するスキャン路を選択す
るスキャン路選択手段と、前記スキャン路選択手段の出力に接続され、前記集積回
路の一部をテストするスキャン・テスト・ワードに前記
一群の直列ビットを組立てる組立手段と、前記組立手段に接続され、前記集積回路の一部に前記スキャン・テスト・ワードをスキャンする手
段と、前記集積回路の一部に接続され、前記スキャン・テスト・ワードに対するテスト結果を受信する出
力手段と、前記出力手段に接続され、前記テスト結果を記憶し、該テスト結果を前記データ・バスに送信する
出力レジスタ手段とを含むテスト回路。
（３）アドレス・デコーダ及びデータ・バスを有する集
積回路の一部をテストする方法であって、スキャン路制
御ワードを前記データ・バスに接続されている制御レジスタに記憶し、選ばれたアドレスに対する複数の書込指令に応答してスキャン・クロック信号を発生し、前記デー
タ・バスからスキャン・データ・ワードを受信して該スキャン・データ・ワードをスキャ
ン・データ・レジスタに記憶し、前記スキャン・クロック信号に応答して、前記スキャン・データ・レジスタの前記スキャン・デー
タ・ワードを一群の直列データ・ビットとしてシフトし
、前記スキャン路制御ワードによるスキャン路を選択して、前記スキャン路に沿い前記一群の直列デ
ータ・ビットを送信し、前記一群の直列データ・ビットをスキャン・テスト・ワードに組立て、前記スキャン・テスト・ワードを前記集積回路の一部にスキャンし、前記集積回路の一部からの前記スキャン・テスト・ワードに対するテスト結果を受信し、前記テス
ト結果を前記データ・バスに送信する各工程から成る集積回路テスト方法。