JP2006510980A - 単一の試験アクセス・ポートを介する複数の試験アクセス・ポート・コントローラの接続 - Google Patents
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Abstract
Description
頭文字ASICは、Application Specific Integrated Circuit(特定用途向け集積回路)を指す。
単一のチップ上の複数の試験アクセス・ポート(TAP)コントローラが、外部観測者に対して単一の試験アクセス・ポートだけを有する外観を維持することによって、IEEE 1149仕様にしたがってアクセスされる。簡単な組合せグルー論理とともに、複数のTAPコントローラのそれぞれのデータ・レジスタに単一のビットを追加することによって、複数のTAPコントローラには、追加のチップ・ピンの必要なしに、かつ追加のTAPコントローラの必要なしにアクセスすることができる。少なくとも1つのTAPコントローラに第2のビットを追加することによって、複数のTAPコントローラの所望の機能を制御するのに適した信号の内部生成が達成されることができる。複数のTAPコントローラの各データ・レジスタにおける追加されたビットの状態のトグルは、複数のTAPコントローラの切り換えまたはデイジー・チェーンにすることに関する制御情報を提供する。
Claims (15)
- 複数の試験アクセス・ポート(TAP)コントローラを単一の外部インターフェースに結合する方法であって、
複数のTAPコントローラのそれぞれにおける第1のビットを既知の状態にリセットすること、
少なくとも一部には、前記複数のTAPコントローラのそれぞれにおける前記第1のビットの状態に基づいて第1の信号を生成すること、
少なくとも一部には、前記第1の信号に基づいて前記複数のTAPコントローラの1つを選択すること、
外部入力端子を前記複数のTAPコントローラの選択された1つのTAPコントローラの入力端子に結合すること、
前記複数のTAPコントローラの選択された1つのTAPコントローラの出力端子を外部出力端子に結合すること、を含む方法。 - 前記TAPコントローラは、有限状態マシンおよび複数のレジスタを備える請求項1に記載の方法。
- 前記複数のTAPコントローラの選択された1つのTAPコントローラにおける前記第1のビットをトグルすること、およびステップ(b)からステップ(e)を繰り返すことをさらに含む請求項2に記載の方法。
- 前記複数のTAPコントローラのそれぞれに、クロック信号、試験モード選択信号、および試験リセット信号を提供することをさらに含む請求項3に記載の方法。
- 前記複数のTAPコントローラは、単一の集積回路上に配置される請求項3に記載の方法。
- 前記第1の信号は、前記単一の集積回路内で生成される請求項5に記載の方法。
- 前記単一の集積回路に対して外部源からクロック信号を受けることをさらに含む請求項6に記載の方法。
- 集積回路であって、
それぞれに結合された試験アクセス・ポート(TAP)コントローラを有する複数の機能ブロックであって、各TAPコントローラは、第1のレジスタ・ビットを含み、各第1のレジスタ・ビットは、リセット信号に応答して既知の出力状態を生成するように構成され、各第1のレジスタ・ビットは、さらにレジスタ書き込み動作に応答してトグルするように構成された、複数の機能ブロックと、
少なくとも一部には、前記複数の第1のレジスタ・ビットの状態に基づいて、外部入力信号源と選択された1つのTAPコントローラの入力端子との間の通信経路を選択的に提供するように構成された経路指定論理と、
を備えた集積回路。 - 前記経路指定論理が、少なくとも一部には、前記複数の第1のレジスタ・ビットの状態に基づいて、外部出力端子と前記選択されたTAPコントローラの出力端子との間の通信経路を選択的に提供するようにさらに構成される請求項8に記載の集積回路。
- 少なくとも1つのTAPコントローラは、第2のレジスタ・ビットをさらに含み、前記経路指定論理は、少なくとも一部には、前記第1および第2のレジスタ・ビットの状態に基づいて、第2のTAPコントローラに対する入力として第1のTAPコントローラの出力をさらに提供する請求項8に記載の集積回路。
- 前記選択的に提供された通信経路間の遷移は、外部観測者に透過的である請求項9に記載の集積回路。
- 集積回路(IC)であって、
前記IC上に配置された複数のTAPコントローラであって、前記複数のTAPコントローラのそれぞれは、データ入力信号を受けるように構成された第1の入力端子と、データ出力信号を提供するように構成された出力端子とを有し、前記複数のTAPコントローラのそれぞれは、少なくとの1つのスイッチ・ビットをさらに有する、複数のTAPコントローラと、
外部から供給される入力信号を受けるための第1のインターフェースと、
内部で生成された出力信号を送信するための第2のインターフェースと、
少なくとも一部には、前記複数のTAPコントローラの前記スイッチ・ビットの状態に基づいて、前記複数のTAPコントローラの所定の1つのTAPコントローラの前記入力端子と前記第1のインターフェースとの間の第1の通信経路、および前記出力端子と前記第2のインターフェースとの間の第2の通信経路を選択的に提供するように構成された、経路指定論理と、
を備えた集積回路。 - 前記複数のTAPコントローラのそれぞれにそれぞれ結合された複数の機能ブロックをさらに備える請求項12に記載の集積回路。
- 前記複数のTAPコントローラのそれぞれは、クロック信号を受けるように構成された第2の入力端子と、モード選択信号を受けるように構成された第3の入力端子と、リセット信号を受けるように構成された第4の入力端子とを有し、前記複数の第2の入力端子は共通に結合され、前記複数の第3の入力端子は共通に結合され、前記複数の第4の入力端子は共通に結合される請求項13に記載の集積回路。
- 前記複数のTAPコントローラの第1のTAPコントローラに配置されたチェーン・ビットをさらに備える請求項14に記載の集積回路。
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