TWI298099B - Connecting multiple test access port controllers on a single integrated circuit through a single test access port - Google Patents

Description

1298099 狄、發明說明： 【發明所屬之技術領域】 本發明-般係關於電子系、統，更敎言之，係關於於一 單一積體電路上經由-單-測試連接埠連接複數個測試存 取埠控制器之方法與設備。 【先前技術】 ▲半導體製造技術與數㈣統架構的進步使人們有能力設 ^十亚生產出集合了比過去可能之功能性更多的較大積體電 路。-類集合了至少數個較大的功能區塊以產生高階功能 性的特定積體電路類別稱為晶片上系統（SystemGn chip ; S〇C)。該等SgC積體電路通f包括—或多個處理器以及用於 儲存即將由處理器執行之程式碼的記憶體，以及一或多個 用於實施各種高階周邊功能的電路區塊。該等較大、複雜 並高度功能性的積體電路向設計與測試方面提出諸多挑 戰。 為減少设計一諸如S〇C的複雜積體電路所需的時間與努 力，工程師通常嘗試複用功能性區塊（有時稱之為EP核心）。 貝P不上°午夕5又5十小組保持該等預先設計並預先檢驗的IP 核心的實驗室。為保持使用該等預先設計並預先檢驗的巧 核心的優點，最好不必更改該等核心的内部設計。 為滿足對易測性的要求，已進行大量工作來開發測試架 構’如已由電氣及電子工程師協會（Institute 〇f Electdcal and Electronic Engineer ; IEEE)正式化為 IEEE標準丨 1491 測 試存取埠與邊界掃描架構的JTAG規格。測試存取係經由一

O:\90\90267.DOC 1298099 /則試存取埠（test access p〇rt ; TAP)控制器與各種暫存器提 供至整個積體電路或積體電路之一部分。TAP控制器可與複 數個較大功能性區塊中的各區塊相關聯，如ΐρ核心。 某些預先設計的ΕΡ核心可包括TAP控制器，在其他範例 中’因為一個產品設計中包括了一或多個IP核心，因此必 須將TAP控制器添加至由工程師設計的一積體電路内。 需要用於在一單一積體電路上存取複數個測試存取埠控 制器之方法及設備。 【發明内容】 簡而言之，本發明之具體實施例提供用於在一單一晶片 上存取複數個測試存取埠（TAP)控制器之電路與方法，其對 符合IEEE 1149_1標準較為重要。本發明之具體實施例係藉 由保持使外部觀察者看來僅具有一單一測試存取埠之外觀 而符合IEEE 1149.1標準。藉由向複數個TAp控制器之每個 中的一貧料暫存器添加一單一位元以及直接的組合膠合邏 輯，即可存取該等複數個TAP控制器而無需額外的晶片接針 及頜外的以階層或主從組合配置的TAp控制器。 【實施方式】 * 一设計包括複數個IP核心與相關聯TAP控制器時，希望 月b控制该可與外部觀察者通信的TAp控制器。亦希望能在保 持符。IEEE 1149規格的同時，存取複數個TAp控制器，而 無而向積體電路添加額外的接針。本發明之各具體實施例 可藉由在每個TAP控制器之資料暫存器中包含一位元以及 簡單的組合邏輯，而允許以一受控制的方式經由一單一 τΑρ

O:\90\90267.DOC -6- 1298099 控制器存取一單-積體電路上的複數個TAP控制器。依據 IEEE 1149規格，可容許添加該等使用者資料暫存器。 本文中所參考的「一項具體實施例」或「-具體實_」 或類似表述表示配合具體實施例所說明的特定功能、結構、 操作或特徵係包括於本發明之至少—項具體實施例中。因 此本文中出現的該等片語或公式係不必要均指相同的且 體^例H各種特定功能、結構、操作或特性可以 適當方式在一或多項具體實施例中組合。 術語 縮寫ASIC指特定應用積體電路（Application Specific

Integrated Circuit)。 表述IP核〜」視上下文而定，其可指一高階功能性區 塊（如不思圖、硬體說明語言、線路表）之設計，或指該高階 功能性區塊的實際實體實施方案。lp核心除包括用於實施 所而功此之電路’還包括用於實施測試與除錯設施的電路。 。、但寫JTAG♦曰聯合測試行動組（Joint Test Action Group)。 包氣及包子工程師協會（IEEE)已認可ieee標準，測 試存取埠與邊界掃描架構。 縮寫SoC指晶片上系統（System〇na CMp)，就以系⑽的 複數形式。 術a吾晶片、半導體裝置、積體電路、[Μ裝置、單石積體 包路、ASIC、SoC、微電子裝置以及類似表述有些時候在 4領域中可互換使用。可將微電子裝置減最廣義的術語， 將其他表述均包含在内。就該等微電子裝置而纟，可將信

O:\90\90267.DOC 1298099 號經由實體導電連接耦合於該等裝置與其他電路元件之 間。有時候將連接點稱為輸入、輸出、端子、線路、接針、 襯墊、淳、介面或類似的變化形式及其組合。 付合JTAG標準之裝置包括時脈、輸入資料、輸出資料以 及模式選取的接針，其分別稱為TCK、TDI、TD〇以及TMS。 tck指測試時脈輸入（Test Cl0ck Input)，其係可接收從系統 時脈中分離之時脈信號的符合JTAG標準之裝置的一端子。 TDI指測試資料輸入（Test Data In)，其係一端子，資料可藉 由該端子切換為符合JTAG標準的裝置。TD0指測試資料輸 出（Test Data 〇ut)，其係一端子，資料可藉由該端子從符合 JTAG標準之裝置中切換出。TMS指測試模式選取（Test ode Select)，其係一端子，該端子可接收資料以決定一或 多個測試模式中的何種模式係符合JTAG標準之裝置可於 其中操作的模式。符合JTAG標準之裝置可以係任何類型的 積體電路’例如，微處理器、ASIC、或s〇c。符合jtag標 準之裝置亦可包括一接針以接收稱為1^8以的一低活動重 置L 5虎符合JTAG標準之襄置包括一邊界掃描暫存器與一 TAP控制器。TAp控制器係一控制jtag功能的狀態機了邊 界掃描暫存器係由數個串聯位元組成，其中各個該等位元 亦輕口於付合JTAG標準之裝置的數位接針。符合MG桿準 之裝置亦可包括其他暫存器，如資料暫存器、指令暫存器 以及一旁通暫存器。 用於邊界掃描 IEEE 1149.1規格所定義的邏輯設施通常係 測試與系統除錯。

O:\90\90267.DOC !298〇99 本發明之各種具體實施例提供一用於在保持符合ieee 1149.1規格的同時，存取在s〇c内的複數個ΤΑρ控制器中的 一或多個控制器之機制。本發明之簡單具體實施例允許從 預設TAP控制器至第二ΤΑρ控制器的可程式化切換。以此方 式，從SoC的外部觀察，在開始時（即在重置已應用於系統 中之後）S〇C的狀態符合規格。更為複雜的具體實 施例允許諸如個別TAP控制器之來回切換之配置；以及將所 有TAP控制器菊鏈在一起。 本發明的一項應用係於一單一晶片上提供對複數個τΑρ 控制器之存取，且同時符合IEE]E 11491規格闡述之標準。 繼而各TAP控制器可控制測試邏輯（如邊界掃描測試）或一 相關恥IP核心的除錯特徵。依據本發明，無需額外控制器 (例如頂層TAP m TAP、主TAP或TAp鏈結模式）以及額外 接針來在晶片上強加一特定操作模式。 本發明之具體實施例可經由（例如）標準JTAG埠而程式 化。本發明之具體實施例在TAP控制器與IP核心之設計為分 別凡成或在不同時間點完成的情況下尤其有用。本發明之 某些具體實施例可有利地提供一模組化、可縮放之方法， 以將複數個TAP控制器整合入一 s〇c中。 為理解本發明之背景，可參考圖1並應考慮IP積分器希望 將一或多個IP核心置於一 s〇c上。Ep核心可以係處理器、 DSPs、咼度整合的功能性區塊或任何前述元件之組合。 若IP核〜本身位於晶片之上，則可假定各個該等ip核心 具有一 TAP控制器與一相關聯JTAg模組，其係以可使該

O:\90\90267.DOC 1298099 TAP-JTAG組合形成一符合IEEE 1H9.1標準之装置之方式 配置。一用於經由JTAG介面觀察該等兩個IP核心之直接實 施方案可使用圖1所示的邏輯閘控、多工化以及^「模式」 接針。 參考圖1，假定TAP 1 102係預設TAP控制器，以及將從模 式接針104中接收到的模式信號在開始時設為零。應注意， TAP1 102與TAP2 106的TDI與TMS輸入均為邏輯閘控，以便 在當模式信號為一邏輯零時，TAP1 102可接收實際的TDI 與TMS信號，而TAP2 106可接收來自該等輸入的零；以及 當模式信號為邏輯一時，TAP2 106可接收實際的TDI與TMS 信號，而TAP 1 102可接收來自該等輸入的零。熟悉此項技 術者完全理解該邏輯電路的實體實施方案。應注意，只有 來自TAP1 102或TAP2 106的輸出係TDO。TAP控制器102、 106的其他接針係輸入。亦應注意，若從TMS接針接收到的 信號為零，則TAP控制器102、106的最終狀態機（finite state machine ; FSM)將於TCK接針上所接收之時脈信號的五個循 環内預設為Run-Test-Idle(運行-測試-閒置）狀態。在TAP控 制器102、106之間可自由地共用TDI、TCK、TRSTN信號（但 如圖1所示TDI與TMS均為邏輯閘控）。一 2對1多工器108將 TDO輸出多工化為兩個致動信號（未顯示），用於與TDO輸出 相關聯的三態緩衝器。通常的做法係將TAP控制器、JTAG 模組以及IP核心在不同的時間點分別設計。IP積分器的任 務係將標準化介面正確連接。 參考圖2，假定各JTAG模組202、204包含數個JTAG暫存 O:\90\90267.DOC -10- 1298099 器，例如，一指令暫存器206、一旁通暫存器2〇8以及一 叹咖暫存器21GMEEE11491標準允許藉由使用者定義 的資料暫存器延伸JTAG模組202、204。在本發明的各種具 體實施例中，將一單一位元資料暫存器212添加至至少預設 TA:控制器。在本文中，該單一位元資料暫存器係指切換暫 存器212。圖2所示的係一併入本發明之說明性具體實施例 之兩们JTAG模組202、204中的各模組中的切換暫存器2丨2。 各個該等單一位元切換暫存器2丨2的輸出係耦合於一 X 〇 r 閘極214，以產生可控制圖丨所示之邏輯閘控與多工化之模 式信號。即依據本發明產生於積體電路内的模式信號可替 代外部供應的模式信號以及圖丨中所示的對應模式接針。 依據本發明，對一晶片外觀察者（如一 JTAG探針）而言， 兩個TAP控制器的外觀將成為一 TAp控制器。原因在於更新 貝料暫存器之狀態於tck時脈邊緣期間以TMS上的又一高 階值轉換入Run_Test_Idle狀態。當探針與JTAG協定協商時， 硬體本身會重新配置且一不同的TAp控制器會連接至以。 的外部介面接針。本發明之具體實施例使用了出於改變TAp 控制器本身的連接之目的可在該特定狀態轉換中使用協定 之事實。 JTAG刼作的特性係，通常係當舊值從暫存器切換出來並 在晶片外擷取時，將一新值切換入一暫存器中。在某些情 況下，切換出的值不相同，例如，當在一新指令中切換—時\ 為橫跨複數俯TAG模組而具有統—的可預見切換機制，希 望不去要求JTAG探針跟蹤不同切換暫存器212的當前值。

O:\90\90267.DOC -11 - 1298099 因此，在本發明的一項具體實施例中，切換暫存器212的内 谷=邏輯-切換時會反向。因此不論兩個切換暫存器川的 當則值為何，若確實將—輸人反向，則模式信號將會切換。 ㈣置㈣有兩個TAP㈣器整合於—單—晶片中的本發 明之具體實施例。 依據本發明，假定有可能在兩個TAP控制器之間來回切 換’則進一步希望提供TAp控制器的菊鏈。在菊鏈的一項說 明性具體實施例中，如圖3與4所示，可延伸圖2所示之技術 以提供與菊鏈相關聯的資料流。更特定言之，圖3只呈現了 從TDI至TD0的資料流，藉此說明與菊鏈相關聯的一般資料 肌。為依據本發明完成菊鏈，TAp控制器（如τΑρ 1 可藉 由一單一位元資料暫存器（以下稱為鏈暫存器）進一步延伸。 圖5說明了傳統的指令、旁通以及IDC〇DE jtag暫存器2〇6、 208、210 ’以及本發明之切換及鏈暫存器212、5〇2。 應注意，儘管有可能依據本發明，向單一積體電路上的 4等複數個丁AP控制器中一個以上的控制器添加鏈位元，但 卻會增加控制所需之組合邏輯的複雜性。應理解，熟悉此 技術者以及受显於本揭示内容之人士可順利地整合該控制 邏輯’因而不再進一步說明該等細節。 如圖4所示，除模式信號之外，現亦可使用鏈信號，以對 TDI1、TDI2、丁001與丁〇〇2實施適當的邏輯閘控以及多工 化。假定當鏈=1時，模式=〇，則圖4邏輯上等同於圖3。應 理解，其係本發明之一項說明性具體實施例，且（例如）當選 擇的模式信號的值不同時，該示範性邏輯亦會不同。熟悉

O:\90\90267.DOC -12· 1298099 此技術者完全理解該點。 圖4月了依據本發明的一流程圖。將二或多個TAp控制 -中的切換暫存器位元重置為一已知狀態（6〇2)。處於重置 狀心的切才奐暫存位元的輸出之邏輯組合可控㈣ΤΑ?控制器 中可由一外部觀察者存取的一TAP控制器。隨後，向選取的 控制益的切換暫存位元寫入内容會引起該位元觸發（即 將其當前的㈣反向）。使用切換暫存器位元的新狀態來產 生或V出至少一模式信號（604)。至少部分地基於模式信號 的狀態，選取下一個TAP控制器用於與外部觀察者通信 (6〇6)。在存在兩個TAp控制器的情況下，模式信號總是從 兩個TAP控制器中選取一個。 為超越兩個TAP控制器縮放，彳導出一模式匯流排，以 使任何切換暫存器中值的變化即會引起選取下一個排程的 TAP控制器。以下將更詳細地說明該等範例。 以下將說明一具有三個TAP控制器（稱為ΤΑρι、ΤΑρ2與 ΤΑΡ3)的說明性具體實施例。各ΤΑρ控制器具有一丨位元的 切換暫存器！該暫存器重置為零。不再使用一單一 x〇r來 製造模式位元（如上文結合具有兩個TAp控制器之範例所 述），而是使用模式匯流排。 就ΤΑΡ1、ΤΑΡ2以及TAP3之間的切換而言，可假定實施 一循環排程演算法來提供所有ΤΑΡ控制器之間的存取。（應 注意，從多個TAP中選取一個ΤΑρ係一與鏈結功能不同之功 能，且希望各個該等功能係針對不同目的。本發明之各項 具體實施例支援選取與鏈結。）在該說明性具體實施例中，' O:\90\90267.DOC -13 - 1298099 TAP1係由賴選取，當向選取的TAP控制器的切換暫存器 寫入内容時，即會選取下一個控制器，例如： TAP i ->TAP2->TAP3 ->TAP i等。料匯流排的寬度對應於上 限[log2(#TAP)]，其在該說明十生具體實施例中等於兩位元， 且該等兩位元可如表1所示般定義。 表1 模式[1:0] 選取的TAP 00 TAPI 01 TAP2 10 TAP3 11 未使用 模式匯流排的邏輯僅取決於三個切換暫存器位元的值 如表2中所示的SI、S2與S3。 表2 輸入 S3S2S1 000 觀的TAP ’ TAP，〇〇 該模式下的操作： S1切換使輸入=〇〇 1 001 TAP2,01 S2切換使輸入=〇 1 011 ΤΑΡ3，1〇 S3切換使輸入=111 111 ΤΑΡΙ,ΟΟ S1切換使輸入=110 110 ' TAP2,01 S2切換使輸入=10 100 TAP3510 S3切換使輸入/=000 其他 未使用 其餘未使用的輸入組合 在該說明性具體實施例中，TDI與TMS輸入係由一 3輸入 AND閘極而閘控（見表1)。其中的兩個輸入係模式[丨]與模式 [0]位元，具有一些反向，以使僅有選取的TAP控制器可從 頂層接針接收TDI或TMS信號。同樣地，使用模式[1:0]位元 將三個TDO信號多工化，以使僅有選取的tap控制器可向頂 O:\90\90267.DOC -14- 1298099 層接針提供TDO信號。可使用各種已熟知的電路來實施前 述邏輯與多工化。模式匯流排的輸入輸出表（見表2)可較易 地整合，並產生較小的邏輯閘極數量。 以下將說明一具有四個TAP控制器（在該範例中稱為 TAP1至TAP4)的說明性具體實施例。 就各個TAP控制器之間的切換而言，可假定在所有TAP控 制器之間實施循環排程。在該說明性具體實施例中，TAP 1 係由預設選取。當向選取的TAP控制器的切換暫存器時寫入 内容時，即可選取下一個控制器，例如：TAP1->TAP2->TAP3->TAP4->TAP1 等。 在說明性具體實施例中，模式匯流排的寬度對應於上限 [log2(#TAPs)](其依然等於兩位元），該等模式位元定義於表 3中0 表3 模式[1:0] 選取的TAP 選取的TDO(將模式匯流排輸入至4對1多工器） ’Ό0，， TAPI tdol ，’0Γ TAP2 tdo2 ，，10丨丨 TAP3 tdo3 ’▼1Γ TAP4 tdo4 模式匯流排的邏輯僅取決於四個切換暫存器位元的值， 如表4中所示的SI、S2、S3與S4。 O:\90\90267.DOC -15- 1298099 表4 輸入 S4S3S2S1 選取的TAP，模式輸出 該模式下的操作 0000 TAP1，00 S1切換使輸入=0001 0001 TAP2,01 S2切換使輸入=001 0011 TAP3，10 S3切換使輸入=0111 0111 TAP4，11 S4切換使輸入=1111 1111 TAP1，00 S1切換使輸入=1110 1110 TAP2,01 S2切換使輸入=1100 1100 TAP3，10 S3切換使輸入=1000 1000 TAP4，11 S4切換使輸入=0000 其他 未使用 其餘未使用的輸入狀態 應注意，存在數個未使用的輸入組合（亦可稱為輸入狀 態）。 在該說明性具體實施例中，TDI與TMS輸入係由一 3輸入 AND閘極而閘控（見表3)。其中的兩個輸入係模式[1]與模式 [0]位元，其具有一些反向，以使僅有選取的TAP控制器可 從頂層接針接收TDI或TMS信號。同樣地，使用模式[1:0] 位元將四個TDO信號多工化，以使僅有選取的TAP控制器可 向頂層接針提供TDO信號。可使用各種已熟知的電路來實 施前述邏輯與多工化。 若使用更多的TAP控制器，則模式位元的數量隨log 2比 率增長。即，三個模式位元足夠滿足多達八個TAP控制器使 用，四個位元足夠滿足多達十六個TAP控制器使用等。已定 義並使用的輸入狀態的數量亦缓慢增長，每添加一 TAP控制 器，僅增加兩個狀態。 就各TAP控制器之間的鏈接而言，而非上述的切換而 O:\90\90267.DOC -16- 1298099 言，需要以下改變：將一鏈中的每個TDI均配置以從兩個來 源接收信號，兩個來源係：（1)在TDI係選取的TAP控制器的 TDI之情況下為頂層TDI接針，或者在菊鏈之情況下，TDI 係來自先前TAP控制器的TDO信號。在鏈開始與結束時提供 的TAP控制器較少，但複雜性並未隨更多tap控制器的添加 而增長。例如，即使具有一包含十個TAP控制器的鏈，鏈中 任何TAP控制器的的TDI依然只可能來自兩個來源，如上所 述’該等兩個來源為：（1)在TDI係選取的控制器之TDI的情 況下為頂層TDI，或（2)在TDI係一菊鏈TAP控制器之TDI的 情況下為先前TAP控制器之TDO信號。同樣地，在該說明性 I巳例中，TDO接針既可以由個別選取的tap控制器驅動（使 用一 η對1多工器），或若所有tap控制器係菊鏈，TDO係由 來自鏈中之至少一 TAP的TDO信號驅動。 本發明之具體實施例可使用排程演算法，而非循環演算 法’儘管在實現一可程式化切換之目標的過程中，會存在 某些複雜性問題。在此狀況下，系統的狀態可儲存於各τΑρ 控制器中，或儲存於一中心位置。其與上述說明性具體實 施例不同，在上述說明性具體實施例中狀態係在ΤΑρ控制器 中的資料暫存器之組合的切換/鏈位元中編碼。 結論 依據IEEE 1149規格於-單一晶片上存取複數個測試存 取淳（TAP)控制n，藉由保持從外部觀察者的角度看，該等 複數個測試存料僅具有—單_測試存科的外觀。藉由 向稷數個TAP控制器中的各控制器之資料暫存器添加一單

O:\90\90267.DOC -17- 1298099 一位元以及直接的組合膠合邏輯，即可存取該等複數個τΑρ 控制益而無需額外的晶片接針及額外的TAP控制器。藉由向 該等TAP控制器中的至少一個控制器添加一第二位元，可内 部導出適於控制該等複數個TAP控制器之理想功能性之信 號。觸發該等複數個TAP控制器中的個別資料暫存器中的添 加位元之狀態，可提供該等複數個TAp控制器之切換或菊鏈 的控制資訊。 應理解，本發明不限於上述具體實施例，而是包括隨附 申請專利範圍内的任何以及所有具體實施例。 【圖式簡單說明】 圖1係一 SoC的高階示意性方塊圖，該s〇c包括一對⑺核 心，各核心具有相關聯TAP控制器/JTAG電路以及用於在供 測試存取的各對IP核心之間切換的邏輯與外部連接。 圖2係一 SoC的高階方塊圖，該s〇c包括一對卩核心，各ιρ 核〜具有-依據本發明之相關聯切換暫存器，用於内部產 生-在用於測試存取的各對Ip核心之間的切換中所使用的 信號的邏輯。 圖3係依據本發明之具有一對TAP控制器的s〇C的高階 不思性方塊圖’該圖說明控制器之間的菊鏈資料流。 圖4係用於實施圖3所說明之菊鏈資料流之邏輯以及該基 於模式信號的切換機制的示意圖。 圖5係一顯示傳統JTAG暫存器以及本發明之切換暫存器 與鏈暫存器的高階示意性方塊圖。 圖6係依據本發明之—說明性程序的流程圖。

O:\90\90267.DOC -18 - 1298099 【圖式代表符號說明】 102 、 106 TAP控制器 104 接針 108 2對1多工器 202 、 204 模組 206 指令暫存器 208 旁通暫存器 210 IDCODE暫存器 212 資料暫存器 214 XOR閘極 502 鏈暫存器 O:\90\90267.DOC - 19 -

Claims (1)

1298099 拾、申請專利範圍： ι_ 一種將複數個測試存取埠（TAP)控制器耦合至一單一外 部介面之方法’其包括··將各個該等複數個TAp控制器中 的第一位元重置為一已知狀態；至少部分基於各個該 等複數個TAP控制器中的該第一位元之該狀態來產生一 第仏唬，至少部分基於該第一信號選取該等複數個TAp 扰制為中的一控制器；將一外部輸入端子耦合至該等複 數個TAP控制器中該選取的控制器的一輸入端子；以及將 該等複數個TAP控制器中該選取的控制器的一輸出端子 耦合至一外部輸出端子。 2.如申請專利範圍第!項之方法，其中該TAp控制器包含一 有限狀態機以及複數個暫存器。 3·如申請專利範圍第2項之方法，其進一步包括將該等複數 個TAP控制器中該選取的一控制器中的該第一位元觸 發；並重複步驟（b)至（e)。 4·如申請專利範圍第3項之方法，里 八運步包括向各個該等 複數個TAP控制器提供一時脈信號、一 現 測试模式選取信號 以及一測試重置信號。 5. 6. 如申請專利範圍第3項之方法， 器係置放於一單一積體電路上 如申請專利範圍第5項之方法， 該單一積體電路内。 其中該等複數個TAp控制 > 其中該第-信號係產生於 如申請專利範圍第6項之方法，其進_ +勺 ^ 匕括從該單一籍 體電路之外的一來源接收一時脈信號。 W O:\90\90267.DOC 1298099 8.:電：’其包括:複數個功能性區塊，各功能性 二父：舆其輕合的測試存取痒(tap)控制器；各tap 才工制盗包括一第一暫存器位元， 回應-重置信號而產生一已知於暫存：位元適於 —、 輸出狀您，各第一暫存器 位兀進一步適於回應一暫 玖漯龃^、 胥仔益寫入刼作而觸發；以及選 ι，，、適於至少部分基於該等複數個第—暫存哭位 ㈣擇性地在—外部輸人信號來源與該等 通信路徑。 仏制…輸入端子之間提供一 申月專利㈣第8項之積體電路，其中該選路邏輯係進 至少部分基於該等複數個第一暫時存器位元之 X〜、k擇性地在-外部輸出端子與該等Μ控制器中 -選取的控制器之一輸出端子之間提供一通信路徑/ 10·^申請專利範圍第8項之積體電路，《中至少一 TAP控制 益進一步包括-第二暫存器位元；其中該選路邏輯至少 T分基於該等第一與第二暫存器位元的該狀態，進一步 提供一弟^ TAP控制器的該輸出作為一第二TAp控制器 的一輸入。 11.如申„月專利範圍第9項之積體電路，其中該等選擇性提供 的通信路徑之間的一轉換對一外部觀察者而言係透明。 α -種積體電路(IC)，其包括：複數個置放於㈣上的TAP 控制器，各個該等複數個TAp控制器均具有一適於接收一 資料輸入信號的-第一輸入端子以及一適於提供一資料 輸出信號的-輸出端子，各個該等複數個TAp控制器進一 O:\90\90267.DOC -2 - 1298099 步具有至少 號的第一介 切換位 面 介面；選路邏輯，宜 ，一可接收一外部供應之輸入信 可發射一内部產生之輸出信號的第二 適於至少部分基於該等複數個TAP 控制器之該等切換位-, ' 個TAP控制器中一、亥狀“選擇性地在該等複數 第-介面之間提控制器的該輸人端子與該 盥 入’、第一通信路徑，以及在該輸出端子 ，、该弟-"面之間提供一第二通信路徑。 申明專利乾圍第12項之積體電路，其進-步包括複數 個分別輕合於各個該等複數個TAP控制器之功能性區塊。 14·如申請專利範圍第13項之積體電路，其中各個該等複數 们TAP控制為具有一適於接收一時脈信號的第二輸入端 子，一適於接收模式選取信號的第三輸入端子，以及一 適於接收-重置㈣的第四輸人端子；其巾該等複數個 第一輸入端子共同摩馬纟，該等複數個第三輸入端子共同 耦合，以及該等複數個第四輸入端子共同耦合。 15·如申请專利範圍第14項之積體電路，其進一步包括一置 放於該等複數個TAP控制器之一第一控制器中的鏈位元。 O:\90\90267.DOC