JP2940629B2 - バス実行境界スキャニング方法及び装置 - Google Patents

バス実行境界スキャニング方法及び装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は１以上の集積回路を有する電子システム又
はサブシステムをテストすることに関し、特にシステム
又はサブシステムの一部である各集積回路をテストする
境界スキャン・テスト方法及び装置に関する。この新規
な方法及び装置は境界スキャン・テスト回路を有する各
集積回路のため、インタフェース及び制御接続としてシ
ステム又はサブシステム並列バスを使用するものに関す
る。
〔従来の技術〕
超LSI、すなわち100,000個以上のアクテイブ装置を有
する集積回路はその使用が増大し、VLSIを構成するシス
テム又はサブシステムのテスト可能性の問題がクローズ
アップされてきた。この問題は、１つのVLSIは普通100
〜200入／出力ピンを有し、従来の集積回路の最も性能
の良い電子システムより多くのアクテイブ装置を含むと
いう事実から生じたものである。しかしながら、従来の
システム装置について各種テスト測定を行うものは何千
という多くのピンを持たなければならなかったであろ
う。これは、性能のよいVLSI回路から成るシステム又は
サブシステムを使用する結果として、従来のVLSI前の対
応するものに比べてアクセス性及びテスト性が減少する
ことになる。
このテスト性の問題は特定用途の集積回路の増加によ
り更に悪化している。ASICは複数な機能を実行するため
１個の集積回路内に複数要素機能を混在している。ASIC
は、又要素機能集積回路間で信号を往復させたことによ
って生じた処理時間を短縮して処理を増加することがで
きる。その上、ASICは各ASICが置換える個々のSSI/MSI/
LSI成分の合計コストより安価である。故に、ハードウ
エアはより複雑なASICの使用の方向に向っており、又テ
スト性が悪い方向に向っている。
VLSI/ASICのテスト性の問題は、更に表面取付、テー
プ自動接続（TAB）、チップ−オン−ボード（COB）、及
びハイブリッド技術、特に多層回路ボードについて使用
したときのような高密度集積回路取付技術の使用の増加
によってより悪化される。入／出力ピンが非常に少い
と、プローブを物理的にアクセスするのが容易である。
しかし、テストのために入／出力ピンにアクセスするこ
とが容易であっても、他の成分に電気的に接続され（並
列にアドレスやデータ・バスを接続する）て個々にテス
トするのが非常に困難である。
テスト性の問題は重要である。複雑な電子システムの
多くの製造業者はそれらシステムの発送前及び後におい
ても、故障した成分を捜して修理する必要性を認識して
いる。客先における修理は、そこに修理人や装置を送ら
なければならないことから本来高価であり、故障はでき
るだけシステムを売る前に修理するべきである。その
上、客はその故障により一部又は全期間システムを使用
できず、故障の診断及び修理を早急にすることを必要と
する。故障成分のテスト及び探索能力は製造業者及び客
の対応によっても異なる。
複雑且つ高密度システムのテスト性の問題の１つの解
決は共同テスト・アクション・グループ（JTAG）として
知られている国際産業団体が提案した境界スキャン方式
によって行われる。
JTAG境界スキャン方式は、そのピンが通常この方式を
使用する各集積回路の物理的及び論理的境界両方におい
て接続する作用回路と各集積回路ピンとの間に入力デカ
ップリング・バッファ及び（又は）出力カップリング・
バッファを加える。各バッファは正規及びテスト作用間
でスイッチできるようにしたレジスタを持つ。このよう
にして、バッファはシステム又はサブシステムをテスト
可能部分に分割すること、又は集積回路ピンから信号を
受信し、そこに信号を送信することに使用することがで
きる。この提案されたJTAG境界スキャン方式はレジスタ
回路の各々を直列に接続する。この直列接続は集積回路
パッチージの合計ピンを加えて少くとも２ピンを必要と
し、通常の構成は典型的なJTAG境界スキャン接続を行う
に４ピンを必要とする。
〔発明が解決しようとする問題点〕
２本以上のテスト・ピンを追加するようにしたテスト
性の問題に対するJTAGによる解決又は同様な解決方法
は、IC内部と外部の印刷回路ボードとの間を接続するピ
ン接続の数が設計の際大きく制限されるので好ましいも
のではない。各ピンはそこに接続するためのパッド領域
を集積回路チップに持たねばならない。パッド又はピン
が多いと、必要なチップ領域も大きくなる。チップ面積
が大きくなると１枚のウエハから取れるチップの数は少
くなり、コストが高くなる。これは基板のウエハに基づ
く１インチ当りの純粋なサイズの制限となる。しかし、
これは製造の流れの増加から発生する大きな集積回路に
個有的に発生する低い生産性によるコストを含まない。
又、それは４本のピンを追加するに要する費用の増加も
含まない。
従って、この発明の目的は、並列なシステム・バス又
はサブシステム・バスに関する境界スキャン・レジスタ
及びバッファを使用してテスト性能を増大する方法を提
供することである。
この発明の他の目的は、テストに使用するピン／コネ
クタを追加せずに境界スキャン・テストを行う方法を提
供することである。
この発明の他の目的は、並列なシステム・バス又はサ
ブシステム・バスに関して使用する境界スキャン・レジ
スタ及びバッファを使用してテスト性能を増大する装置
を提供することである。
この発明の他の目的は、多重又はレベル・シフトのよ
うな特別なテスト動作モードに構成した際独特な方法で
動作するよう現存するピンをテストし又は制御すること
にのみ使用する外部ピン／コネクションを追加する必要
がない環境スキャン・テストを行う装置を提供すること
である。
更に、この発明の目的は、境界スキャン・テストを行
うに必要な時間を短縮する装置を提供することである。
〔問題点を解決するための手段〕
この発明は上記の問題点を下記のようにして解決し
た。この発明の一面によると、上記の目的はデイジタル
・システムのデイジタル集積回路に使用するための境界
スキャン・テスト・システムを提供することによって達
成した。デイジタル集積回路は外部システム・データ・
バスに接続されている集積回路データ・バスを有する。
デイジタル集積回路は正規の動作モードと境界スキャン
・テスト動作モードとを有する。境界スキャン・テスト
・モードにおいては、この境界スキャン・テスト・シス
テムは正規の動作モードの夫々正規の入力及び出力デー
タ接続から境界スキャン・テスト動作モードにデイジタ
ル集積回路の複数のデータ入力及び複数のデータ出力を
切換えて境界スキャン・テスト回路を形成する切換手段
と、外部のシステム・データ・バスから集積回路データ
・バスを介し境界スキャン・テスト回路に境界スキャン
・テスト・ワードをテスト入力として入力する手段と、
境界スキャン・テスト回路から集積回路データ・バスを
介して外部システム・データ・バスに対し、テスト入力
に対する境界スキャン・テスト応答を出力する手段とを
含み、前記境界スキャン・テスト装置は正規の動作モー
ド中に集積回路が使用した複数のデータ入力及びデータ
出力に接続されたもの以上の外部接続を必要とすること
なくデイジタル集積回路の境界スキャン・テストを行う
ことを特徴とするものである。
この発明の他の面によると、上記の目的は、境界スキ
ャン・データ入力と境界スキャン・データ出力と並列シ
ステム・バスに接続する並列データ・バスとを有し、デ
イジタル集積回路に使用するテスト回路を提供すること
によって達成される。このテスト回路は並列データ・バ
スから制御ワードを受信する手段と、前記制御ワード受
信手段に応答して複数の境界スキャン入力及び出力に接
続された境界スキャン・テスト回路を形成する手段と、
前記並列データ・バスからスキャン・データ・テスト・
ワードを受信する手段と、境界スキャン・テスト回路の
複数の境界スキャン入力及び出力に対しスキャン・デー
タ・テスト・ワードをスキャンする手段と、前記境界ス
キャン・テスト回路からのスキャン・データ・テスト・
ワードに応答するスキャン・データ・テスト応答ワード
を受信する手段とを含むものである。
更に、この発明の他の面によると、上記の目的はアド
レス・デコーダ及びデータ・バスを有する集積回路の一
部をテストする方法を提供することによって達成した。
このテスト方法は、データ・バスに接続された制御レジ
スタはスキャン路制御ワードを記憶し、複数の書込指令
に応答して予め選ばれたアドレスにスキャン・クロック
信号を発生し、データ・バスからスキャン・データ・ワ
ードを受信してスキャン・データ・レジスタに記憶し、
前記スキャン・クロック信号に応答して前記スキャン・
データ・レジスタからの前記スキャン・データ・ワード
を一群の直列データ・ビットとしてシフトし、前記スキ
ャン路制御ワードに従いスキャン路を論理的に接続して
前記一群の直列データ・ビットを前記スキャン路を介し
て送信し、前記一群の直列データ・ビットをスキャン・
テスト・ワードに組立て、前記スキャン・テスト・ワー
ドを前記集積回路の一部にスキャンし、前記集積回路の
一部から前記スキャン・テスト・ワードに対するテスト
応答を受信し、前記テスト応答を前記データ・バスに送
信する各工程を含む。
〔実施例〕
第１図は、この発明による境界スキャン・テスト回路
12を有する集積回路10の一部を表わす。
集積回路10は外部のシステム・アドレス・バス（図に
示していない）に接続された内部アドレス・バス・14
と、外部システム・データ・バス（図に示していない）
に接続された内部データ・バス16とを有する。通常の動
作において、これらバス14,16はICロジック機能18とよ
り大きい外部システム（図に示していない）との間でア
ドレス及びデータ情報を通信する。しかし、テスト動作
中、バス14,16は主に境界スキャン・テスト回路12と通
信し、テスト動作で必要な場合においてのみICロジック
機能18と通信する。境界スキャン・テスト回路12はライ
ン38,39を介して、ICロジック機能18と集積回路10の入
／出力パッドとの間で通信される入力信号及び出力信号
を論理的に接続するロジック及び（又は）スイッチング
回路（図に表わしていない）を制御する。バス14,16の
入力及び出力情報信号は高速及び重要性のため、境界ス
キャン・テスト回路12によって制御されない。
外部システム・アドレス・バス及び外部システム・デ
ータ・バスは高速並列バスであることが好ましい。しか
し、コモン並列バスに多重アドレス及びデータを転送
し、直列システム・バスに直列データを転送するように
したその他の実施例も、この境界スキャン・テスト回路
12は、簡単な変更によりいかなるタイプのシステム・ア
ドレス及びデータ・バスと共に動作することもできるか
ら、この発明の範囲内にあるものと思われる。集積回路
10が接続されている電子システムのシステム・アドレス
及びシステム・データ・バスの使用により、この境界ス
キャン・テスト回路12は、余分な入／出力パッド及びピ
ンを必要とせず、集積回路10を取付ける印刷回路ボード
（図に示していない）に余分な導線を必要とせずに実施
することができる。この境界スキャン・テスト性能は印
刷回路ボードの面積を増加せず、集積回路チップ面積対
使用するテスト・ピンに必要な境界スキャン・テスト回
路のわずかな増加のみで増強することができる。
アドレス・バス14はアドレス・デコーダ／クロック及
びデータ・コントローラ30に接続される。アドレス・デ
コーダ／クロック及びデータ・コントローラ30はアドレ
ス・バス14の情報をデコードし、それが集積回路10の境
界スキャン・テスト機能に指定されたメモリー又は割当
てられたアドレスをデコードしたときに、それに対応す
る境界スキャン・テスト機能を可能化する。割当てられ
た又は指定されたアドレス機能の例としてはスキャン・
クロック機能がある。境界スキャン・クロック・パルス
のためのメモリー・マップ指令に対応するアドレスをデ
コードしたときに、アドレス・デコーダ／クロック及び
データ・コントローラ30は境界スキャン・テストのシー
ケンス制御のため、境界スキャン・クロック信号を導体
46を引き出す境界スキャン・クロック・パルスを導体32
に出力することによって応答する。これらクロック信号
は更に第2A,2B及び2C図において説明する。
アドレス・デコーダ／クロック及びデータ・コントロ
ーラ30は２導体制御線42によって境界スキャン制御レジ
スタ40に接続され、制御線52によって境界スキャン・デ
ータ入力レジスタ50に、２導体リード制御線62によって
境界スキャン・データ出力レジスタ60に接続される。レ
ジスタ40,50,60はデータ・バス16に接続されて、互いに
データのリード及び（又は）ライトを行う。制御線42,5
2,62はアドレス・デコーダ・スキャン・クロック出力か
らレジスタ40,50,60に対してリード及び（又は）ライト
・エネーブル信号を搬送する。
境界スキャン制御レジスタ40は、線42のライト信号に
よって可能化されたときに、データ・バス16からそこに
書込まれるデータ・ワードを有する。抵抗40に記憶され
ているデータ・ビットは、境界スキャン入力／出力回路
を制御するため多重導体制御バス43をドライブする制御
ワードを含む。制御バス43は境界スキャン入力副回路70
1〜70N及び境界スキャン出力副回路801〜80Mの動作を制
御する。
境界スキャン制御レジスタ40は線42のリード信号によ
って可能化されたときにシステム・データ・バス16にそ
の内容を読出す。このリード作用は基本的にはテスト機
能であり、レジスタ40の完全性、及びデータ・バス16の
接続及びその動作をチエックする。このリード機能は、
その代り、制御プログラムにより、将来使用のため、現
制御ワードを記憶する方法として使用することができ
る。
境界スキャン・データ入力レジスタ50は線52のライト
信号によって可能化されたとき、データ・バス16によっ
てそこに書込まれる境界スキャン・データ・ワードを持
つ。境界スキャン入力レジスタ50は将来使用のため、境
界スキャン・データ・ワードを記憶する。各データ・ワ
ードのデータ・ビットは線54を介し、境界スキャン・デ
ータ入力レジスタ50から境界スキャン入力副回路701に
直列にシフトされる。境界スキャン入力副回路701から
直列データ・ビットは直列データ線721〜72N-1を介して
境界スキャン副回路722〜70nにシフトされる。Ｎが１ス
キャン・データ・ワードの長さより長い場合、境界スキ
ャン・データ入力レジスタ50に順次書込まれ、境界スキ
ャン入力副回路701〜70Nに直列にシフトされる。境界ス
キャン入力副回路70Nは直列データ線74を介して境界ス
キャン出力副回路801に接続される。境界スキャン出力
副回路801〜80Mは夫々直列データ線821〜82M-1を介して
接続される。故に、境界スキャン・データ入力レジスタ
50に転送される１又はそれ以上の入力ワードからの最初
のＭビットが境界スキャン出力副回路801〜80Mに直列に
シフトされ、境界スキャン入力副回路701〜70Nに境界ス
キャン・データ入力レジスタ50に転送される／又はそれ
以上のデータ入力ワードからの次のＮビットが直列にシ
フトされることができる。このようにして予め選ばれた
テスト・ロジック・レベルは境界スキャン副回路701〜7
0N及び境界スキャン出力副回路801〜80Mにロードされ、
特別の境界スキャン・テストを実行する。境界スキャン
入力副回路701〜70Nに記憶されたテスト・ロジック・レ
ベルは内部のICロジック機能18に対するテスト入力とし
て使用することができる。これは入力ピン（図に示して
いない）及び入力パッド・レシーバ901〜90Nに接続され
ている外部回路の正規の動作を介して達成するのが不可
能又は困難であるかもしれないデータ入力の組合わせを
有するICロジック機能18の回路テストを可能にする。同
様に、境界スキャン出力副回路801〜80Mに記憶されてい
るテスト・ロジック・レベルは、出力パッドドライバ94
1〜94Mをテストするため、又は出力パッド・ドライバ94
1〜94Mに接続された外部回路をテストするためのテスト
出力として使用することができる。
境界スキャン入力副回路701〜70N及び境界スキャン出
力副回路801〜80Mの各々はスキャン・テストに対する集
積回路10の応答（ある場合）をラッチし、直列データ線
64を介して境界スキャン・データ出力レジスタ60に対し
各そのようなテスト応答を直列にシフトする他の記憶副
回路（図に示していない）を持つことができる。境界ス
キャン・データ出力レジスタ60は他の機能と共に線64を
介して受信したデータの直列−並列変換を実行する。デ
ータ・ワードが変換されると、プロセッサ又は他のシス
テム・バス装置（図に示していない）に送信するために
データ・バス16に読出すことができる。
次に、境界スキャン・テスト回路12の詳細について説
明する（第2A,2B,2C図）。アドレス・デコーダ・クロッ
ク及びデータ・コントローラ30はクロック及びデータ・
コントローラ34とアドレス・デコーダ35とから成る。ア
ドレス・デコーダはスキャン・クロック・パルスを出
力、すなわちアドレス・バス14からの特定のアドレス又
は１群のアドレスの受信に応答して、スキャン・クロッ
ク機能を実行する。スキャン・クロック・パルスは導体
32を介してクロック及びデータ・コントローラ34に導か
れる。導体32からのスキャン・クロック・パルスは境界
スキャン・クロック信号に変換され、導体46を介して境
界スキャン入力副回路701〜70N及び境界スキャン出力副
回路801〜80Mに接続される。リード及び（又は）ライト
制御線42,52,62の接続については図を簡単にするために
一部省略されている。
アドレス・デコーダ／クロック及びデータ・コントロ
ーラ30と、境界スキャン制御レジスタ40と、境界スキャ
ン・データ入力レジスタ50とはICロジック機能18から集
積回路10のマスタ・リセット端子（Ｍリセット）に接続
される。この接続により、集積回路10が所定の状態にリ
セットされたとき、レジスタ40,50,60も同時にリセット
される。典型的に、残りの境界スキャン・テスト回路12
は、レジスタ60に記憶されたテスト応答をそこから失わ
ずに境界スキャン・テストの後集積回路10をリセットし
うるようにするため、マスタ・リセット端子とは別に、
制御レジスタ40のビットQ2によってリセットされる。
境界スキャン制御レジスタ40はライト（書込）制御導
体及びリード（読出）制御導体を含む多重導体線42を介
してアドレス・デコーダ／クロック及びデータ・コント
ローラ30に接続される。データ・バス16はライト制御導
体によって可能化されたときに境界スキャン制御ワード
をレジスタ40に書込む。境界スキャン制御ワードをチエ
ックする必要があるとき、レジスタ40の内容は線42のリ
ード制御導体によって可能化されたときにデータ・バス
16に読出される。境界スキャン制御レジスタ40は各ライ
ト動作中データ・バス16から並列にロードされる８ビッ
ト・レジスタである。レジスタ40の８出力Q1〜Q8は境界
スキャン回路12の各種面を制御する。
境界スキャン・データ入力レジスタ50はライト制御線
52及び並−直（PISO）クロック線56によってアドレス・
デコーダ／クロック及びデータ・コントローラ30に接続
される。ライト・エネーブル信号はデータ・バス16を可
能化してスキャン・データ入力ワードを並列にレジスタ
50に書込む。第３図による境界スキャン・データ入力レ
ジスタ50の一実施例について説明する。エネーブル・ナ
ンド・ゲート55はデータ・バス16からのデータの入力を
可能化し、書込導体が“ロー”にドライブされ、Ｍリセ
ットが“ハイ”になったときにスキャン・データ入力レ
ジスタ50に記憶する。データ・バス16の各線が夫々のナ
ンド・ゲート571〜578の１入力に接続され、エネーブル
・ナンド・ゲート55の出力が各夫々のナンド・ゲート57
1〜578の第２に入力に接続され、Ｍリセットが各夫々の
ナンド・ゲート571〜578の第３の入力に接続される。各
データ・バス入力から反転した各ナンド・ゲート571〜5
78の出力は夫々のＤ型フリップ・フロップ591〜598の反
転非同期セット入力に接続される。その上、各ナンド・
ゲート571〜578の出力はナンド・ゲート581〜588の夫々
の第１の入力にも接続される。ナンド・ゲート581〜588
の各々の第２の入力はエネーブル・ナンド・ゲートの出
力に接続される。各ナンド・ゲート581〜588はナンド・
ゲート55及びＭリセットからの“ハイ”レベルによって
可能化されたとき、夫々のナンド・ゲート571〜578の出
力からの入力を反転して夫々のＤ型フリップ・フロップ
591〜598の反転非同期リセットをドライブする。この構
成は、各フリップ・フロップ591〜598の非同期セット及
びクリヤ入力が補数ロジック信号によってドライブさ
れ、データ・バス16からのスキャン・データ入力バイト
に従い、その状態を明確に書込む。Ｍリセットが“ロ
ー”にドライブされたとき、スキャン・データ入力レジ
スタ・ラッチ591〜598はデータ・バス及び書込信号のロ
ジック・レベルに関係なくリセットされる。
フリップ・フロップ598のＤ入力はフリップ・フロッ
プ597のＱ出力に接続され、フリップ・フロップ597のＤ
入力は次のフリップ・フロップのＱ出力に接続され、そ
の後同様に接続される。フリップ・フロップ（FF）591
のＤ入力は電力か、接地か又は598の出力のどちらかに
接続される。この実施例では598の出力54に接続され
る。FF591〜598に非同期に書込まれるスキャン・データ
入力バイトはその構成により直列データ出力線54に出力
される。各スキャン・データ入力バイトは並入直出クロ
ックによってレジスタ50の最高ビット位置にシフトされ
る。各ビットが最高位位置（FF598）にシフトされたと
き、直列スキャン・データ出力線54に出力されて境界ス
キャン入力副回路701（第３図に示していない）に送信
される。
スキャン・データ入力レジスタ50はデータ・バス16を
介して入力された値にリセットすることができ、その書
込入力を非同期リセット又はクリヤである“ロー”レベ
ルにドライブすることによってレジスタ50をイニシャラ
イズ又はクリヤする。このようなイニシャライズは、通
常容易な反復及び想定したレジスタ内容からスタートす
るため、各SIPO/LFSR選択スキャン・テスト前に行われ
る。それは前述のようにＭリセットを“ロー”にドライ
ブすることによってもイニシャライズすることができ
る。
次に、第４図及び第１図により、アドレス・デコーダ
／クロック及びデータ・コントローラ30のクロック及び
データ・コントローラ34の部分と、境界スキャン制御レ
ジスタ40の部分との詳細を説明する。境界スキャン制御
レジスタは１ビットのＤ型FFの１組８ビットと、１ビッ
ト・バッファ・ドライバの１組８ビットとから成る。Ｄ
型FFの受信セット100はデータ・バス16及び制御線42の
書込線部分に接続される。書込線が選ばれたとき、Ｄ型
FF100の受信セットはデータ・バス16のデータを記憶す
る。Ｄ型FFの受信セット100に書込まれるデータ・ビッ
トはその出力Q1〜Q8に現われ、バッファ・ドライバの送
信セット101に自動的に使用可能となる。バッファ・ド
ライバの送信セット101はデータ・バス16と制御線42の
リード（読出）線部とに接続される。リード線が選ばれ
たとき、受信セット100の出力に現われた８データ・ビ
ットは送信セット101から読出される。この構成はレジ
スタ40の状態の質問と、読出−変更−書込タイプのテス
ト・インストラクションの使用とを可能にする。
レジスタ40の８ビットの各々は制御する特定の機能を
有する。その制御出力であるQ1を有するビット１は２つ
の主な機能を制御する。Q1は“ハイ”のとき、すべての
システム・ラッチ入力及び出力のための主クロックとし
て境界スキャンを選択する。第１図，第４図の実施例の
すべての境界スキャン・ラッチは並列同期方式で動作
し、その制御ビットは冗長であり、必要がない。
レジスタ40の出力Q2のビット２は境界スキャン・リセ
ット制御ビットである。出力Q2は制御線37を介して境界
スキャン入力副回路701〜70Nと出力副回路801〜80Mとに
接続される。この制御ビットは選択された場合、境界ス
キャン入力副回路701〜70N及び出力副回路801〜80Mを、
マスタ・リセット信号Ｍリセットとは無関係にリセット
する。これは、境界スキャン出力レジスタ60をクリヤせ
ず、各スキャン・テストの組合わせを可能にするよう境
界スキャン・リセット制御ビットが境界スキャン入力副
回路701〜70N及び出力副回路801〜80Mをクリヤできるよ
うにする。
レジスタ40出力Q3のビット３はスキャン・データ出力
エネーブル制御ビットである。出力Q3は制御線38を介し
て、ICロジック機能18（例えば、ノーマル又はコア・ロ
ジック機能）のノーマル／テスト出力制御回路（図に示
していない）に接続される。ノーマル／テスト制御回路
（図に示していない）は線38のQ3のロジック・レベルに
応じて、ICロジック機能18からか、又は境界スキャン出
力副回路801〜80Mのラッチの１つからのどちらのシステ
ム・データを使用するかの論理決定を行い、集積回路10
に関連する外部装置を制御する。ノーマル／テスト・ロ
ジック回路の出力は線841〜84M,851〜85Mを介して境界
スキャン出力副回路801〜80Mに接続される。出力副回路
801〜80Mの動作は第７図で説明する。
レジスタ40の出力Q4のビット４はスキャン・データ入
力エネーブル・ビットである。出力Q4は制御線39を介し
てICロジック機能18（例えば、ノーマル又はコア・ロジ
ック機能）に接続される。ノーマル／テスト入力制御回
路は線39のQ4のロジック・レベルに応答して入力パッド
・レシーバ901〜90Nからか又は境界スキャン入力副回路
701〜70Nのラッチの１つからのどちらかからのシステム
・データを使用するか論理決定を行い、ICロジック機能
18にデータを入力する。ノーマル／テスト入力制御回路
（図に示していない）の出力は線751〜75N,761〜76Nを
介して境界スキャン入力副回路701〜70Nに接続される。
入力副回路701〜70Nの動作は第６図で説明する。
レジスタ40の出力Q5のビット５はスキャン／一次出力
デイセーブル制御ビットである。出力Q5は線41を介して
ICロジック機能18に接続される。このビットを選んだ場
合、ICロジック機能18の出力制御回路（図に示していな
い）を指令して集積回路10のノーマル出力をデイセーブ
ル及び（又は）３状態で示す。
レジスタ40の出力Q6のビット６はスキャン・ラッチＢ
クロック制御ビットである。Q6は線45を介して各境界ス
キャン副回路701〜70N,801〜80Nの各ラッチB781〜78N,8
81〜88M（第６図，第７図）のクロック入力に接続され
る。これは、システム・データがラッチA771〜77N,871
〜87Mを通してクロックされたときにモニタされるか、
又は制御され、ラッチＢ（境界スキャン副回路）781〜7
8N,881〜88Mは導体45に境界スキャン・ラッチＢのクロ
ックが発生するまで安定状態のままである。
レジスタ40の出力Q7のビット７はスキャン／モニタ選
択ビットである。Q7は線47を介してクロック及びデータ
・コントローラ34のノア・ゲート31の１入力に接続され
る。その他の入力はスキャン・クロック線32に接続され
る。ビット７は、選択された場合、ノア・ゲート31の出
力をロジック“0"にドライブし、そのレベルを維持させ
る。これは境界スキャン・データ入力レジスタ50（第2C
図）に影響しないようにPISOクロック信号（線56）をデ
イセーブルし、境界スキャン・データ出力レジスタ60
（第2C図）に影響しないように線69のSIPOクロックをデ
イセーブルする。
線47（第2A図〜第2C図）は境界スキャン副回路701〜7
0N,801〜80Mの各々にも接続され、各ラッチA771〜77N,8
71〜87Mの部分であるスキャン／システム・マルチプレ
クサを制御する。故に、ビット７が選択されない場合、
システム・データはレジスタ60にではなく、各ラッチA7
71〜77N,871〜87Mにクロックされる。他方、ビット７が
選ばれた場合、各ラッチA771〜77N,871〜87Mは境界スキ
ャン入力レジスタ50から境界スキャン副回路701〜70N,8
01〜80Mを介して境界スキャン出力レジスタ60（第2A〜2
C図）にクロックされる境界スキャン・テスト・データ
を受信するようスイッチされる。
レジスタ40の出力Q8のビット８（第４図，第１図）は
リニヤ・フイードバック・シフトレジスタ選択ビットで
ある。Q8は線44を介して境界スキャン・データ出力レジ
スタ60に接続される。16ビット・スキャン・データ出力
レジスタ60は、選ばれると、テスト・データを受信した
ときにそのデータに対してリニヤ・フイードバック・デ
ータ圧縮を行う。16ビットより長いデータはテストの終
りで正しさをチエックすることができる特性的記号に圧
縮される。不正記号は、装置の故障を診断するため圧縮
しないデータのテストが必要であるということを示す。
次に、スキャン・データ出力レジスタ60について説明
する（第2A〜第2C図）。スキャン・データ出力レジスタ
60は８ビット出力バス661,662によりデータ・バス16に
接続される。境界スキャン・データ出力レジスタ60の16
ビット記憶位置は夫々８位置を含む２つの等しい群に分
けられる。各群の記憶位置は、第１の群が出力バス661
を介してリード制御入力の１つをストローブすることに
より読出され、第２の群は出力バネ662を介して第２の
リード制御入力をストローブすることによって読出すこ
とができるというように、２本の導線62を介して読出さ
れる自己のリード入力を有する。
次に、第５図によりデータ出力レジスタ60について詳
細に説明する。スキャン・データ出力レジスタ60は直列
入力並列出力（SIPO）レジスタであるが、並列入力直列
出力及び並列入力並列出力レジスタのようなより複雑な
レジスタを直列入力並列出力レジスタに使用することも
できる。このデータ入力モードは線44を介してリニヤ・
フイードバック・シフト・レジスタ選択ビットに接続さ
れ、制御される。SIPO/LFSR選択線44はすべてのラッチ6
11〜6116の入力において、内部２−１マルチプレクサの
選択入力のすべてを制御する。SIPO/LFSR選択線44はエ
ネーブル／ディセーブル・ゲートとして動作するアンド
・ゲート63に接続される。排他的オア回路991,992はLFS
Rモードが可能化されたときに記号の発生に用いられ
る。LFSRモードが可能化されたとき、ラッチ611〜6116
のデータ２入力が選ばれ、アンド・ゲート63が可能化さ
れる。SIPOクロックはゲート991からのフイードバック
信号と共に排他的オアされた入力データ64をクロックす
る。このようなゲート992の一方の入力としてデータ入
力64を、及びゲート992の他方の入力として出力991を排
他的オアし、ラッチ611〜6116を通してデータをシフト
する方法はサイクリック・レダンダンシイ・チエックが
行われ、記号を発生することができる。選ばれたフイー
ドバックを識別する多項式の選択は16ビット記号分析と
して公知であり、これ以上の説明を要しない。
SIPOモードを選んだ際、ラッチ611はそのデータ１入
力に線64を介して最後の境界スキャン・ラッチ80Mから
くる直列データを受信する。このスキャン・テスト・デ
ータは線69のSIPOクロック信号によってラッチ611にク
ロックされる。ラッチ611の出力は612のデータ１入力に
接続され、以下同様に行う。これは16ビット直列入力シ
フトレジスタを形成する。SIPOモードにおいて、16ビッ
ト・データはSIPOクロックの制御の下にシフトすること
ができる。そのデータはリード制御線62の制御の下にデ
ータ・バス16を介して読出することができる。
LFSR選択ビット出力は、又線67を介してアドレス・デ
コーダ／クロック及びデータ・コントローラ30のトリガ
回路68（第４図）にも接続される。トリガ回路68は、SI
PO/LFSR選択信号がSIPO選択レベルからLFSR選択レベル
に変化するたびに、境界スキャン・データ出力レジスタ
60（第４図）の16メモリー位置を非同期にリセットする
リニヤ・フイードバック・シフト・レジスタ（LFSR）リ
セット信号を発生する。このトリガ回路68のLFSR選択出
力は線67を介して境界スキャン・データ出力レジスタ60
のLFSRリセット入力に接続される（第2A〜2C図）。トリ
ガ回路68は、LFSRリセット信号が少くとも１つのシステ
ム・クロック期間であることを保証する。LFSR選択ビッ
トは所定のきまった直列及び（又は）データ圧縮テスト
のための初期シフトレジスタ値を与えるようにリセット
される。
第６図は典型的な境界スキャン出力副回路701を示
す。データは集積回路10の外部から受信し、入力パッド
・ドライバ901によって緩衝される。入力パッド・レシ
ーバ901の出力は線102を介してラッチA771のシステム入
力に接続され、三重状態バッファ921の入力にも接続さ
れる。三重状態バッファ921の通常の動作中、それは入
力制御線761を介してICロッジク機能18からくるロジッ
ク・レベルによってターンオフする。三重状態ゲート92
1はオン状態で入力パッド・レシーバ901からICロジック
機能18のノーマル入力にロジカルに接続される。スキャ
ン・テスト中、主な目的が内部ロジック機能18のテスト
の場合、三重状態ゲート921は、線761の他方のロジック
・レベルを介してそれを高インピーダンス状態にするこ
とによってICロジック機能入力から論理的に遮断され、
ゲート931が可能化される。
ラッチA771はその入力回路として整数の２−１マルチ
プレクサを有する。上記のように、これら入力の１つは
線1021を介して入力パッド・レシーバ901に接続され
る。このデータ入力は、この入力の論理信号はシステム
からくるため、システム入力である。ラッチA771の他の
データ入力は線54を介して境界スキャン・データ入力レ
ジスタ50（第１図）に接続され、レジスタ50に並列に送
信される並列テスト・データの直列化データを受信する
スキャン・データ入力である。選択入力は、システム・
データ入力か又は境界スキャン・データ入力がスイッチ
されるか又はラッチA771の内部入力に多重化されるかに
ついて制御する。選択入力は線47を介して境界スキャン
制御レジスタ40（第４図）のQ7出力に接続される。故
に、ラッチA771のラッチ部にスイッチされたか多重化さ
れた入力は境界スキャン制御レジスタ40（第４図）に記
憶されている制御ワードのビット７によって定められ
る。ラッチA771の他の制御入力は線32を介してアドレス
・デコーダ／クロック35に接続されるクロック入力があ
る。このクロックはラッチA771のラッチ部に対する内部
入力のデータのラッチを制御する。スキャン／モニタ選
択ビットがデホルト・モニタ・モードにある場合、シス
テム・データはラッチA77Mにクロックすることができ
る。これは外部に対する各入力パッド・レシーバのロジ
ック及び接続（すなわち・パッド・ボンデイング・ワイ
ヤ）と、チップ・リード・フレームと、印刷回路ボード
に対するはんだジョイントと（ある場合）、各リードに
接続される印刷回路導体とのテストを可能にする。
ラッチA771の出力は反転であり線721に接続される。
線721は次のラッチA772のスキャン入力（図に示してい
ない）及びラッチB781の各入力に接続される。屡々、直
列データ・テスト・ワードはラッチA771を介して次のラ
ッチA772にシフトされ、以下同様にシフトされてラッチ
B781〜78Nに所定のテスト入力を供給する。ラッチB771
は境界スキャン制御レジスタ40（第４図）のクロック・
ビットを、線45を介し、境界スキャン・ラッチＢに対し
て接続されるクロック制御入力を有する。ラッチA771が
特定のテストのために希望するテスト入力データを持つ
と、そのデータは線45の境界スキャン・ラッチＢクロッ
ク信号によってラッチB871にラッチされる。入力データ
がラッチB781にラッチされた後、そのＱ出力から三重状
態ゲート931の入力に出力される。三重状態ゲート931の
制御入力は線751を介してICロジック機能18内のロジッ
クを制御するよう接続される。三重状態ゲート931がタ
ーンオンされると、ラッチB781の出力はICロジック機能
18の同じ入力に論理的に接続され、三重状態ゲート921
がターンオンしたとき、その出力はICロジック機能18に
接続される。ゲート931が制御線951のレベルに従い、高
インピーダンス状態にされると、ゲート931はICロジッ
ク機能18の入力から論理的に遮断される。
第７図は典型的な境界スキャン出力副回路801を示
す。データは集積回路10を介して外部の回路に転送され
る。この出力は出力パッド・ドライバ941によって緩衝
され、境界スキャン出力副回路801を外部回路のロード
の影響から遮断する。
集積回路機能18の単一ビット・データ出力部は線1041
を介して三重状態ゲート951のデータ入力に接続され
る。三重状態ゲート951の制御入力は線851を介してICロ
ジック機能18の制御回路（図に示していない）に接続さ
れる。ゲート951の出力は線1061を介して出力パッド・
ドライバ941の入力に接続される。同じ出力は線1061を
介してラッチA871のシステム・データ入力にも接続され
る。例えば、スキャン・テストが行われていない通常又
はノーマル動作中では、ゲート951はターンオンされ、I
Cロジック機能18の単一ビット出力を出力パッド・ドラ
イバ941の入力に論理的に接続される。モニタ・スキャ
ン・テスト機能47中、それはロジック“ロー”にドライ
ブされる。ゲート951がモニタ・テストであるようにオ
ンであるか、又は高インピーダンス状態に切換えられて
いる場合、ICロジック機能18は境界スキャン出力副回路
801から論理的に遮断されている。ゲート951の高インピ
ーダンス状態は機能47が副回路801でロジック“ハイ”
にドライブされているときには境界スキャン・テストの
ために優先状態にある。ラッチA871のスキャン・データ
入力は線72を介して境界スキャン入力副回路70Nのスキ
ャン・データ出力に接続される。ラッチA871はその入力
回路として整数２−１マルチプレクサを持ち、システム
・データ入力及びスキャン・データ入力がそれによって
スイッチできる又は多重化できる２つの入力である。整
数２−１マルチプレクサの選択制御入力は線47を介して
レジスタ40（第４図）のスキャン／モニタ選択ビット７
に接続される。ラッチA871のクロック入力は線46を介し
てクロック及びデータ・コントローラ（第2A図）に接続
される。故に、レジスタ40のスキャン／モニタ・ビット
は境界スキャン・クロックによってラッチA871にクロッ
クされるデータのために、スキャン・データ入力及びシ
ステム・データ入力間を切換える。
ラッチA871のＱ出力は線821を介してラッチA872（図
に示していない）のその後のスキャン・データ入力に接
続される。ラッチA872のＱ出力は最後の１つの87Mに達
するまでその後に続く次のラッチＡに同様にして接続さ
れる。ラッチA87MのＱ出力は線64を介して境界スキャン
出力レジスタ60（第2C図）に接続される。境界スキャン
・テスト回路はこの構成によって形成され、直列スキャ
ン・テスト・データがラッチA871〜87Mに直列にクロッ
クされて、境界スキャン・テストを行う。境界スキャン
・テストの終りで、直列テスト・データの結果がラッチ
871〜87Mから境界スキャン出力レジスタ60にスキャン・
クロックされて、スキャン・テスト・データの結果が並
列データ・バス16を介して外部システムに送られる。
ラッチB881はラッチA871のＱ出力に接続されたデータ
入力と、境界スキャン・ラッチＢクロック（第４図）に
線45によって接続されたクロック入力と、Ｑ出力とを有
する。ラッチB881のＱ出力は三重状態ゲート961のデー
タ入力に接続される。
三重状態ゲート961への制御入力は線841を介してICロ
ジック機能18内の制御回路に接続される。ゲート961の
出力は線1081を介して線1061へ、ラッチA871のシステム
・データ入力へ、出力パッド・ドライバ941に対するデ
ータ入力へ接続される。この構成に従い、スキャン・テ
スト・データはその希望する位置にくるまでラッチA871
〜87Mを介してスキャンすることができる。その希望す
る点において、スキャン・テスト・ビットは境界スキャ
ン・ラッチＢクロックによりラッチB881〜88Mにクロッ
クすることができる。スキャン・データが各ラッチB881
〜88Mにラッチされると、三重状態ゲート961〜96Mは制
御線841〜84Mを介して可能化されたときに、ラッチB881
〜88MのＱ出力を出力パッド・ドライバ941〜94M及びラ
ッチA871〜87Mのシステム入力に論理的に接続される。
これは、スキャン・データが出力パッド・ドライバ941
〜94Mによって送信され、出力パッド・ドライバ回路
と、ボンド・ワイヤ接続と、印刷回路ボード接続に対す
るリード・フレーム接続及び装置（印刷回路ボードに取
付けられている場合）とをテストし、集積回路10の外部
に接続されているテスト回路をもテストすることができ
る。
ラッチA871〜87M及びラッチB881〜88Mは、境界スキャ
ン出力回路のラッチが境界スキャン・テストを開始する
か終了する場合の所定の値にリセットすることができる
ように、共通の境界スキャン・リセット線37に接続され
る。
この境界スキャン・テスト回路は２本又は４本の接続
パッド／ピンを追加することなく、完全な境界スキャン
・テスト機能を行うことができるVLSI/ASIC集積回路用
境界スキャン・テスト回路を開示するものである。この
発明は以上説明した実施例に限定されることなく、例え
ば、ラッチ88M及びエネーブル・ドライバ96MはラッチＡ
及び回路87Mを含むスキャン・シフト動作中は外部回路
に対するスキャン・データ・テスト出力を一定レベルに
維持したままでもよい。
【図面の簡単な説明】
第１図は、並列システム・バスにインタフエースする複
数のレジスタを含む境界スキャン・テスト回路のブロッ
ク図、 第2A,2B及び2C図は、第１図の境界スキャン・テスト回
路の詳細なブロック図、 第２図は第2A図乃至第2C図の接続関係を説明する図、 第３図は、境界スキャン・データ入力レジスタのブロッ
ク図、 第４図は、境界スキャン制御レジスタと、アドレス・デ
コーダ／クロック及びデータ・コントローラ（第１図）
の一部とのブロック図、 第５図は、第１図の境界スキャン・データ入力レジスタ
のブロック図、 第６図は、境界スキャン入力副回路のブロック図、 第７図は、境界スキャン出力副回路のブロック図であ
る。 図中、10……集積回路、12……境界スキャン・テスト回
路、14……内部アドレス・バス、16……内部データ・バ
ス、18……ICロジック機能、30……アドレス・デコーダ
／クロック及びデータ・コントローラ、40……境界スキ
ャン制御レジスタ、50……境界スキャン・データ入力レ
ジスタ、60……境界スキャン・データ出力レジスタ、43
……制御バス、70……境界スキャン入力副回路、80……
境界スキャン出力副回路。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 トーマス エル．ラングフォード、ザ セコンド アメリカ合衆国 67204 カンザス、ウ イチタ ノース デラウエア 5441 (72)発明者 フィリップ ダブリュー．ブリンガー アメリカ合衆国 67220 カンザス ウ イチタ、プレイリー ホーク ドライブ 5534 (56)参考文献 特開 昭64−79834（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/22

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】外部のシステム・データ・バスに接続され
    ている集積回路データ・バスを有し、正規の動作モード
    と境界スキャン・テスト動作モードとを行いうるデイジ
    タル・システムのデジタル集積回路に使用する境界スキ
    ャン・テスト装置であって、 正規の動作モードの夫々正規の入力及び出力データ接続
    から境界スキャン・テスト動作動モードにデイジタル集
    積回路の複数のデータ入力及び複数のデータ出力を切換
    えて境界スキャン・テスト回路を形成する切換手段と、 外部のシステム・データ・バスから集積回路データ・バ
    スを介し境界スキャン・テスト回路に境界スキャン・テ
    スト・ワードをテスト入力として入力する手段と、 境界スキャン・テスト回路から集積回路データ・バスを
    介し外部システム・データ・バスに対し、テスト入力に
    対する境界スキャン・テスト応答を出力する手段とを含
    み、 前記境界スキャン・テスト装置は正規の動作モード中に
    集積回路が使用した複数のデータ入力及びデータ出力に
    接続されたもの以上の外部接続を必要とすることなくデ
    イジタル集積回路の境界スキャン・テストを行うことを
    特徴とするデイジタル集積回路。
  2. 【請求項２】複数の境界スキャン・データ入力と、複数
    の境界スキャン・データ出力と、並列データ・バスとを
    有するデイジタル集積回路に使用するテスト装置であっ
    て、 前記並列データ・バスから制御ワードを受信する手段
    と、 前記制御ワード受信手段に応答して複数の境界スキャン
    入力及び出力に接続された境界スキャン・テスト回路を
    形成する手段と、 前記並列データ・バスからスキャン・データ・テスト・
    ワードを受信する手段と、 境界スキャン・テスト回路の複数の境界スキャン入力及
    び出力に対しスキャン・データ・テスト・ワードをスキ
    ャンする手段と、 前記境界スキャン・テスト回路からのスキャン・データ
    ・テスト・ワードに応答するスキャン・データ・テスト
    応答ワードを受信する手段とを含むデイジタル集積回路
    用テスト装置。
  3. 【請求項３】アドレス・デコーダとデータ・バスとを有
    するデイジタル集積回路に使用するバス実行境界スキャ
    ン装置であって、 前記データ・バスに接続され、境界スキャン制御ワード
    を受信する制御レジスタと、 ライト指令に応答して前記デコーダでデコードされ予め
    選ばれたアドレスに対しスキャン・クロック信号を発生
    するスキャン・クロック手段と、 前記データ・バスに接続され、そこからスキャン・デー
    タ・ワードを受信するスキャン・データ入力レジスタ手
    段と、 前記スキャン・クロック信号に応答するシフトされた直
    列出力を有し、一群の直列ビットとして前記スキャン・
    データ・ワードを出力するスキャン・データ入力レジス
    タと、 前記スキャン・データ・レジスタ手段に接続され、前記
    スキャン路制御ワードに応答して、前記一群の直列ビッ
    トを通信するスキャン路をその出力に論理的に接続する
    スキャン路接続手段と、 前記スキャン路接続手段の前記出力に接続され、前記一
    群の直列ビットをスキャン・テスト・ワードに組立てて
    集積回路の一部をテストする組立手段と、 前記組立手段に接続され、前記スキャン・テスト・ワー
    ドを前記集積回路の一部にスキャンする手段と、 前記集積回路の一部に接続され、そこから前記スキャン
    ・テスト・ワードに対するテスト応答を受信する出力手
    段と、 前記出力手段に接続され、前記テスト応答を記憶し、前
    記データ・バスに前記テスト応答を送信する出力レジス
    タ手段とを含む境界スキャン装置。
  4. 【請求項４】前記出力手段は、前記テスト応答を記憶す
    る前記出力レジスタ手段内の複数の記憶位置に対し前記
    テスト応答の複数のモニタ・ビットを接続するため、複
    数導体バスによる並列データ転送により前記出力レジス
    タ手段に接続される特許請求の範囲第３項記載のテスト
    回路。
  5. 【請求項５】前記出力手段は前記テスト応答を記憶する
    前記出力レジスタ手段内の複数の記憶位置に対し前記テ
    スト応答を直列に転送する単独導体バスによって前記出
    力レジスタ手段に接続される特許請求の範囲第３項記載
    のテスト回路。
  6. 【請求項６】多重アドレス・ワード及びデータ・ワード
    を転送する並列バスを有するデイジタル集積回路に使用
    するテスト回路であって、 前記並列バスに接続されてスキャン路制御ワードを受信
    する制御レジスタと、 前記並列バスに接続されライト指令に応答して予め選ば
    れたアドレス・ワードに対しスキャン・クロック信号を
    発生するスキャン・クロック手段と、 前記並列バスに接続されそこからスキャン・データ・ワ
    ードを受信し、一群の直列ビットとして前記スキャン・
    データ・ワードを出力する前記スキャン・クロック信号
    に応答するシフトされた直列出力を有するスキャン・デ
    ータ入力レジスタ手段と、 前記スキャン・データ・レジスタ手段に接続され、前記
    スキャン路制御ワードに応答してその出力に対し前記一
    群の直列ビットを通信するスキャン路を論理的に接続す
    るスキャン路接続手段と、 前記スキャン路接続手段の前記出力に接続され、集積回
    路の一部をテストするためのスキャン・テスト・ワード
    に前記一群の直列ビットを組立てる組立て手段と、 前記組立手段に接続され前記スキャン・テスト・ワード
    を前記集積回路の一部にスキャンする手段と、 前記集積回路の一部に接続され、そこから前記スキャン
    ・テスト・ワードに対するテスト応答を受信する出力手
    段と、 前記出力手段に接続され、前記テスト応答を記憶し、該
    テスト応答を前記並列バスを介して送信する出力レジス
    タ手段とを含むテスト回路。
  7. 【請求項７】前記出力手段は、前記テスト応答を記憶す
    る前記出力レジスタ手段の複数の記憶位置に対し前記テ
    スト応答内の複数のモニタ・ビットを接続するため、複
    数導体バスによる並列データ転送により前記出力レジス
    タ手段に接続される特許請求の範囲第６項記載のテスト
    回路。
  8. 【請求項８】前記出力手段は前記テスト応答を記憶する
    前記出力レジスタ手段内の複数の記憶位置に対し前記テ
    スト応答を直列に転送する単独導体バスによって前記出
    力レジスタ手段に接続される特許請求の範囲第６項記載
    のテスト回路。
  9. 【請求項９】アドレス・デコーダ及びデータ・バスを有
    するデイジタル集積回路に使用するテスト回路であっ
    て、 各々が夫々の出力に接続された制御記憶位置に接続さ
    れ、少くとも前記記憶位置の１つに制御ビットを受信す
    る複数の並列入力を有する制御レジスタと、 前記アドレス・デコーダに接続され、書込指令に応答し
    て予め選ばれたアドレスに対しスキャン・クロック出力
    を発生するスキャン・クロック手段と、 複数のデータ記憶位置を有し、前記データ・バスに接続
    されそこからスキャン・データ・ワードを受信し、前記
    スキャン・クロック手段によって制御されシフトされた
    直列出力を有し、前記スキャン・データ・ワードを一群
    の直列ビットとして出力するスキャン・データ入力レジ
    スタ手段と、 前記スキャン・データ・レジスタ手段に接続された少く
    とも１つの前記制御ビットに応答し、論理的に接続され
    たスキャン路に対し前記一群の直列ビットを受信し出力
    するスキャン路接続手段と、 前記集積回路のデイジタル・ロジック要素をテストする
    ため前記一群の直列ビットをスキャン・データ・ワード
    に組立てる手段と、 前記組立手段に接続され、前記スキャン・データ・ワー
    ドを多重ビット入力として前記集積回路の前記デイジタ
    ル・ロジック要素に対しスキャンするスキャン路手段
    と、 前記集積回路に接続され、前記多重ビット入力に応答す
    る前記デイジタル・ロジック要素の出力を受信する手段
    と、 前記出力を受信するため前記デイジタル・ロジック要素
    に接続され、前記出力を記憶し、データ・バスに該出力
    を送信する出力レジスタ手段とを含むテスト回路。
  10. 【請求項１０】前記出力手段は、前記テスト応答を記憶
    する前記出力レジスタ手段の複数の記憶位置に対し前記
    テスト応答内の複数のモニタ・ビットを接続するため、
    複数導体バスによる並列データ転送により前記出力レジ
    スタ手段に接続される特許請求の範囲第９項記載のテス
    ト回路。
  11. 【請求項１１】前記出力手段は前記テスト応答を記憶す
    る前記出力レジスタ手段内の複数の記憶位置に対し前記
    テスト応答を直列に転送する単独導体バスによって前記
    出力レジスタ手段に接続される特許請求の範囲第９項記
    載のテスト回路。
  12. 【請求項１２】アドレス・デコーダ及びアドレス・バス
    を有する集積回路の一部をテストする方法であって、 a.データ・バスに接続された制御レジスタにスキャン路
    制御ワードを記憶し、 b.複数の書込指令に応答して予め選ばれたアドレスにス
    キャン・クロック信号を発生し、 c.データ・バスからスキャン・データ・ワードを受信し
    てスキャン・データ・レジスタに記憶し、 d.前記スキャン・クロック信号に応答して、前記スキャ
    ン・データ・レジスタからの前記スキャン・データ・ワ
    ードを一群の直列データ・ビットとしてシフトし、 e.前記スキャン路制御ワードに従いスキャン路を論理的
    に接続して前記一群の直列データ・ビットを前記スキャ
    ン路を介して送信し、 f.前記一群の直列データ・ビットをスキャン・テスト・
    ワードに組立て、 g.前記スキャン・テスト・ワードを前記集積回路の一部
    にスキャンし、 h.前記集積回路の一部から前記スキャン・テスト・ワー
    ドに対するテスト応答を受信し、 i.前記テスト応答を前記データ・バスに送信する各工程
    を含むテスト方法。
  13. 【請求項１３】前記工程h.の後、 前記データ・バスから第２のスキャン・データ・ワード
    を受信し、前記スキャン・データ・レジスタに前記第２
    のスキャン・データ・ワードを記憶し、 前記スキャン・クロック信号に応答して、前記スキャン
    ・データ・レジスタの前記第２のスキャン・データ・ワ
    ードを第２群の直列データ・ビットとしてシフトし、 前記第２群の直列データ・ビットを第２のスキャン・テ
    スト・ワードに組立て、 前記第２のスキャン・テスト・ワードを前記集積回路の
    一部にスキャンし、 前記第１及び第２のテスト応答を論理的に組合わせてテ
    スト応答に形成する各工程を含む特許請求の範囲第12項
    記載のテスト回路。
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