JP3333036B2 - 試験装置、試験装置を備えたシステムおよび試験方法 - Google Patents
試験装置、試験装置を備えたシステムおよび試験方法Info
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- JP3333036B2 JP3333036B2 JP04670694A JP4670694A JP3333036B2 JP 3333036 B2 JP3333036 B2 JP 3333036B2 JP 04670694 A JP04670694 A JP 04670694A JP 4670694 A JP4670694 A JP 4670694A JP 3333036 B2 JP3333036 B2 JP 3333036B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2736—Tester hardware, i.e. output processing circuits using a dedicated service processor for test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高密度実装プリント基
板の試験等に用いられるＪＴＡＧ回路によるシステム試
験装置に関する。
板の試験等に用いられるＪＴＡＧ回路によるシステム試
験装置に関する。
【０００２】
【従来の技術】ＬＳＩの高集積化が進み、より複雑な回
路が、より小さなチップサイズのＬＳＩに搭載できるよ
うになった。また、プリント基板の表面実装技術が進
み、より多くのチップ部品をプリント基板に実装できる
ようになった。それに伴って、小型で高性能のシステム
を構築することが可能になったが、その反面、プリント
基板上の各ＬＳＩの試験が難しくなった。
路が、より小さなチップサイズのＬＳＩに搭載できるよ
うになった。また、プリント基板の表面実装技術が進
み、より多くのチップ部品をプリント基板に実装できる
ようになった。それに伴って、小型で高性能のシステム
を構築することが可能になったが、その反面、プリント
基板上の各ＬＳＩの試験が難しくなった。
【０００３】ＩＥＥＥ標準１１４９．１として、Ｊｏｉ
ｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ（以後、Ｊ
ＴＡＧと略す）によって提案されているボードテスト手
法では、ＬＳＩ内部に組み込むテスト機構について定義
されている。以下に、ＪＴＡＧによって提案されたバウ
ンダリ・スキャン・アーキテクチャ（以後、ＪＴＡＧ回
路と略す）について説明する。
ｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ（以後、Ｊ
ＴＡＧと略す）によって提案されているボードテスト手
法では、ＬＳＩ内部に組み込むテスト機構について定義
されている。以下に、ＪＴＡＧによって提案されたバウ
ンダリ・スキャン・アーキテクチャ（以後、ＪＴＡＧ回
路と略す）について説明する。
【０００４】図８は、従来のＪＴＡＧ回路の構成を示す
図である。ＪＴＡＧ回路は最小構成として、テスト・ア
クセス・ポート（以後、ＴＡＰと略す）、ＴＡＰコント
ローラ８０７、スキャン可能な命令レジスタ８０４、一
連のスキャン可能なバウンダリ・スキャン・レジスタ８
０１とバイパス・レジスタ８０２、レジスタからの出力
を選択して出力するマルチプレクサ８０５、８０６、そ
してバウンダリ・スキャン・レジスタ８０１かバイパス
・レジスタ８０２を選択するデータ・レジスタ・セレク
タ８０３で構成される。
図である。ＪＴＡＧ回路は最小構成として、テスト・ア
クセス・ポート（以後、ＴＡＰと略す）、ＴＡＰコント
ローラ８０７、スキャン可能な命令レジスタ８０４、一
連のスキャン可能なバウンダリ・スキャン・レジスタ８
０１とバイパス・レジスタ８０２、レジスタからの出力
を選択して出力するマルチプレクサ８０５、８０６、そ
してバウンダリ・スキャン・レジスタ８０１かバイパス
・レジスタ８０２を選択するデータ・レジスタ・セレク
タ８０３で構成される。
【０００５】ＴＡＰ信号は、テスト・クロック入力（Ｔ
ＣＫ）、テスト・モード選択入力（ＴＭＳ）、テスト・
データ入力（ＴＤＩ）、テスト・データ出力（ＴＤ
Ｏ）、更にテスト論理を初期化するためのテスト・リセ
ット入力（ＴＲＳＴ）から成る。
ＣＫ）、テスト・モード選択入力（ＴＭＳ）、テスト・
データ入力（ＴＤＩ）、テスト・データ出力（ＴＤ
Ｏ）、更にテスト論理を初期化するためのテスト・リセ
ット入力（ＴＲＳＴ）から成る。
【０００６】バウンダリ・スキャン・レジスタ８０１
は、テストするＬＳＩの各端子にシフトレジスタが１段
ずつ配置され、スキャン・テストの原理によってＬＳＩ
の端子に現れる信号を捕らえたり、保持したりするレジ
スタである。
は、テストするＬＳＩの各端子にシフトレジスタが１段
ずつ配置され、スキャン・テストの原理によってＬＳＩ
の端子に現れる信号を捕らえたり、保持したりするレジ
スタである。
【０００７】また、バイパス・レジスタ８０２は、１段
のシフトレジスタで構成され、テスト・データ入力ＴＤ
Ｉからの入力をテスト・データ出力ＴＤＯへバイパスす
ることを可能にしている。従って、ＪＴＡＧ回路から他
のＪＴＡＧ回路へデータをバイパスする際に、バイパス
・レジスタ８０２が使用される。
のシフトレジスタで構成され、テスト・データ入力ＴＤ
Ｉからの入力をテスト・データ出力ＴＤＯへバイパスす
ることを可能にしている。従って、ＪＴＡＧ回路から他
のＪＴＡＧ回路へデータをバイパスする際に、バイパス
・レジスタ８０２が使用される。
【０００８】ＴＡＰコントローラ８０７は、テスト・モ
ード・選択入力ＴＭＳ及びテスト・クロック入力ＴＣＫ
によって、命令レジスタ８０４或いはバウンダリ・スキ
ャン・レジスタ８０１かバイパス・レジスタ８０２への
データのシフト動作を行う。シフト動作によって、命令
レジスタ８０４へ書き込まれたデータは、データ・レジ
スタ・セレクタ８０３に入力され、１つのレジスタが選
択され、バウンダリ・スキャン動作、或いはバイパス動
作が行われる。そして、マルチプレクサ３ ８０５（Ｍ
ＵＸ３）から選択されたレジスタの出力信号が出力され
る。また、マルチプレクサ４ ８０６（ＭＵＸ４）は、
命令レジスタ８０４か、バウンダリ・スキャン・レジス
タ８０１又はバイパス・レジスタ８０２からの出力信号
を選択して出力するものである。
ード・選択入力ＴＭＳ及びテスト・クロック入力ＴＣＫ
によって、命令レジスタ８０４或いはバウンダリ・スキ
ャン・レジスタ８０１かバイパス・レジスタ８０２への
データのシフト動作を行う。シフト動作によって、命令
レジスタ８０４へ書き込まれたデータは、データ・レジ
スタ・セレクタ８０３に入力され、１つのレジスタが選
択され、バウンダリ・スキャン動作、或いはバイパス動
作が行われる。そして、マルチプレクサ３ ８０５（Ｍ
ＵＸ３）から選択されたレジスタの出力信号が出力され
る。また、マルチプレクサ４ ８０６（ＭＵＸ４）は、
命令レジスタ８０４か、バウンダリ・スキャン・レジス
タ８０１又はバイパス・レジスタ８０２からの出力信号
を選択して出力するものである。
【０００９】図９は、テスト論理の状態遷移を示す図で
ある。テスト論理の状態遷移は、ＴＡＰコントローラ８
０７で制御され、様々なテスト状態が実現される。ＴＡ
Ｐコントローラ８０７は、テスト・アクセス・ポートＴ
ＡＰの内、テスト・モード選択入力ＴＭＳ、テスト・ク
ロック入力ＴＣＫ、及びテスト・リセット入力ＴＲＳＴ
によって制御される。
ある。テスト論理の状態遷移は、ＴＡＰコントローラ８
０７で制御され、様々なテスト状態が実現される。ＴＡ
Ｐコントローラ８０７は、テスト・アクセス・ポートＴ
ＡＰの内、テスト・モード選択入力ＴＭＳ、テスト・ク
ロック入力ＴＣＫ、及びテスト・リセット入力ＴＲＳＴ
によって制御される。
【００１０】ＴＡＰコントローラ８０７が初期化された
直後は、TEST-LOGIC-RESET状態（Ｓ２０１）にある。こ
の状態にある時は、テスト論理が使用不能であり、シス
テム論理の通常動作が可能な状態である。
直後は、TEST-LOGIC-RESET状態（Ｓ２０１）にある。こ
の状態にある時は、テスト論理が使用不能であり、シス
テム論理の通常動作が可能な状態である。
【００１１】それぞれの状態は、テスト・クロック入力
ＴＣＫの立ち上がり時のテスト・モード選択入力ＴＭＳ
の状態によって遷移し、例えばTEST-LOGIC-RESET状態
（Ｓ２０１）にある時に、テスト・クロック入力ＴＣＫ
が立ち上がり、その時のテスト・モード選択入力ＴＭＳ
が“０”であればRUN-TEST/IDLE 状態（Ｓ２０２）へ遷
移し、テスト・モード選択入力ＴＭＳが“１”であれば
TEST-LOGIC-RESET状態（Ｓ２０１）のまま、状態が遷移
しないことを示している。
ＴＣＫの立ち上がり時のテスト・モード選択入力ＴＭＳ
の状態によって遷移し、例えばTEST-LOGIC-RESET状態
（Ｓ２０１）にある時に、テスト・クロック入力ＴＣＫ
が立ち上がり、その時のテスト・モード選択入力ＴＭＳ
が“０”であればRUN-TEST/IDLE 状態（Ｓ２０２）へ遷
移し、テスト・モード選択入力ＴＭＳが“１”であれば
TEST-LOGIC-RESET状態（Ｓ２０１）のまま、状態が遷移
しないことを示している。
【００１２】RUN-TEST/IDLE 状態（Ｓ２０２）は、テス
ト実行中の基本状態であり、スキャン動作が今から行わ
れるか、或いはスキャン動作中の中間状態を示してい
る。SELECT-DR-SCAN状態（Ｓ２０３）へ遷移すると、ス
キャン・シーケンスが初期化される。
ト実行中の基本状態であり、スキャン動作が今から行わ
れるか、或いはスキャン動作中の中間状態を示してい
る。SELECT-DR-SCAN状態（Ｓ２０３）へ遷移すると、ス
キャン・シーケンスが初期化される。
【００１３】次に、テスト・モード選択入力ＴＭＳの状
態によって、CAPTURE-DR状態（Ｓ２１１）へ遷移する
か、或いはSELECT-IR-SCAN状態（Ｓ２０４）へ遷移する
かに分かれるが、SELECT-IR-SCAN状態（Ｓ２０４）へ遷
移する場合について説明する。SELECT-IR-SCAN状態（Ｓ
２０４）へ遷移すると、命令レジスタ８０４のスキャン
・シーケンスが初期化される。
態によって、CAPTURE-DR状態（Ｓ２１１）へ遷移する
か、或いはSELECT-IR-SCAN状態（Ｓ２０４）へ遷移する
かに分かれるが、SELECT-IR-SCAN状態（Ｓ２０４）へ遷
移する場合について説明する。SELECT-IR-SCAN状態（Ｓ
２０４）へ遷移すると、命令レジスタ８０４のスキャン
・シーケンスが初期化される。
【００１４】CAPTURE-IR状態（Ｓ２０５）へ状態が遷移
すると、命令レジスタ８０４中のシフトレジスタに固定
パターンが取り込まれる。この固定パターンは、下位２
ビットがバイナリ・コード“０１”に固定されており、
設計に固有な情報をこのパターンに盛り込むことが可能
である。この命令レジスタ８０４の内容を、シフト動作
を行いながらテスト・データ出力ＴＤＯを通して読みだ
すことが可能である。
すると、命令レジスタ８０４中のシフトレジスタに固定
パターンが取り込まれる。この固定パターンは、下位２
ビットがバイナリ・コード“０１”に固定されており、
設計に固有な情報をこのパターンに盛り込むことが可能
である。この命令レジスタ８０４の内容を、シフト動作
を行いながらテスト・データ出力ＴＤＯを通して読みだ
すことが可能である。
【００１５】次に、SHIFT-IR状態（Ｓ２０６）へ遷移す
ると、命令レジスタ８０４中のシフトレジスタがテスト
・データ入力ＴＤＩとテスト・データ出力ＴＤＯに接続
される。テスト・モード選択入力ＴＭＳが“０”の状態
の時にテスト・クロック入力ＴＣＫが立ち上がる毎に、
テスト・データ出力ＴＤＯ側へデータがシフトされる。
命令レジスタ８０４が８ビットであれば、８回シフト動
作を繰り返すことによって、所定の命令を命令レジスタ
８０４に書き込むことが可能であり、又、シフト動作を
繰り返しながらテスト・データ出力ＴＤＯを読むことに
よって、命令レジスタ８０４の内容を読み出すことも可
能である。
ると、命令レジスタ８０４中のシフトレジスタがテスト
・データ入力ＴＤＩとテスト・データ出力ＴＤＯに接続
される。テスト・モード選択入力ＴＭＳが“０”の状態
の時にテスト・クロック入力ＴＣＫが立ち上がる毎に、
テスト・データ出力ＴＤＯ側へデータがシフトされる。
命令レジスタ８０４が８ビットであれば、８回シフト動
作を繰り返すことによって、所定の命令を命令レジスタ
８０４に書き込むことが可能であり、又、シフト動作を
繰り返しながらテスト・データ出力ＴＤＯを読むことに
よって、命令レジスタ８０４の内容を読み出すことも可
能である。
【００１６】シフト動作が終了後に、EXIT1-IR状態（Ｓ
２０７）へ状態が遷移する。この状態は、次にスキャン
動作を終了するか、或いは命令レジスタ８０４のシフト
動作を休止するかのいずれかの状態へ遷移する。テスト
・モード選択入力ＴＭＳを“０”にして、テスト・クロ
ック入力ＴＣＫを立ち上げるとPAUSE-IR状態（Ｓ２０
８）へ遷移し、テスト・モード選択入力ＴＭＳを“１”
にして、テスト・クロック入力ＴＣＫを立ち上げるとUP
DATE-IR 状態（Ｓ２１０）へ遷移する。
２０７）へ状態が遷移する。この状態は、次にスキャン
動作を終了するか、或いは命令レジスタ８０４のシフト
動作を休止するかのいずれかの状態へ遷移する。テスト
・モード選択入力ＴＭＳを“０”にして、テスト・クロ
ック入力ＴＣＫを立ち上げるとPAUSE-IR状態（Ｓ２０
８）へ遷移し、テスト・モード選択入力ＴＭＳを“１”
にして、テスト・クロック入力ＴＣＫを立ち上げるとUP
DATE-IR 状態（Ｓ２１０）へ遷移する。
【００１７】PAUSE-IR状態（Ｓ２０８）へ遷移すると、
テスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯ
間のシリアル・パスにおける命令レジスタ８０４のシフ
ト動作が休止される。この状態は、外部記憶装置からテ
スト機構内のメモリに新しいパターンをロードする場合
などに使用される。
テスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯ
間のシリアル・パスにおける命令レジスタ８０４のシフ
ト動作が休止される。この状態は、外部記憶装置からテ
スト機構内のメモリに新しいパターンをロードする場合
などに使用される。
【００１８】次に、テスト・モード選択入力ＴＭＳを
“１”にして、テスト・クロック入力ＴＣＫを立ち上げ
るとEXIT2-IR状態（Ｓ２０９）へ遷移する。更に、スキ
ャン動作の必要がある場合には、再びSHIFT-IR状態（Ｓ
２０６）へ遷移してシフト動作を行い、スキャン動作を
終了するのであれば、次のUPDATE-IR 状態（Ｓ２１０）
へ遷移する。
“１”にして、テスト・クロック入力ＴＣＫを立ち上げ
るとEXIT2-IR状態（Ｓ２０９）へ遷移する。更に、スキ
ャン動作の必要がある場合には、再びSHIFT-IR状態（Ｓ
２０６）へ遷移してシフト動作を行い、スキャン動作を
終了するのであれば、次のUPDATE-IR 状態（Ｓ２１０）
へ遷移する。
【００１９】UPDATE-IR 状態（Ｓ２１０）へ遷移する
と、シフトレジスタにシフトされた新しい命令がラッチ
され、並列に出力される。ラッチが完了すると、命令の
実行が始まる。例えば、バイパスの命令が命令レジスタ
８０４にロードされると、バイパス・レジスタ８０２が
選択され、バイパス・レジスタ８０２のシフトによっ
て、バイパス動作が行われる。
と、シフトレジスタにシフトされた新しい命令がラッチ
され、並列に出力される。ラッチが完了すると、命令の
実行が始まる。例えば、バイパスの命令が命令レジスタ
８０４にロードされると、バイパス・レジスタ８０２が
選択され、バイパス・レジスタ８０２のシフトによっ
て、バイパス動作が行われる。
【００２０】状態遷移図のＳ２０３、及びＳ２１１〜Ｓ
２１６は、バウンダリ・スキャン・レジスタ８０１又は
バイパス・レジスタ８０２におけるスキャン動作につい
て示している。命令レジスタ８０４におけるスキャン動
作と比較すると、対象となるレジスタがバウンダリ・ス
キャン・レジスタ８０１又はバイパス・レジスタ８０２
となる点と、バウンダリ・スキャン・レジスタ８０１と
バイパス・レジスタ８０２のどちらが選択されているか
によって、スキャン動作のシフト回数が違ってくる点で
異なるが、おおよその流れは同じであるので、ここでの
説明は省略する。
２１６は、バウンダリ・スキャン・レジスタ８０１又は
バイパス・レジスタ８０２におけるスキャン動作につい
て示している。命令レジスタ８０４におけるスキャン動
作と比較すると、対象となるレジスタがバウンダリ・ス
キャン・レジスタ８０１又はバイパス・レジスタ８０２
となる点と、バウンダリ・スキャン・レジスタ８０１と
バイパス・レジスタ８０２のどちらが選択されているか
によって、スキャン動作のシフト回数が違ってくる点で
異なるが、おおよその流れは同じであるので、ここでの
説明は省略する。
【００２１】図１０は、従来の本体装置を検査する際の
全体構成を示す図である。サービス・プロセッサ１００
１（ＳＶＰ）は、インタフェース回路１００２（ＳＣ
Ｉ）と接続され、本体装置内の各基板１００３−１〜１
００３−ｍのレジスタ制御、メモリへのデータ書き込
み、或いはメモリからのデータ読み出し等の制御コマン
ドを発行する。また、ＳＶＰ１００１は各基板内のＪＴ
ＡＧ回路の制御も行う。ＳＣＩ１００２と本体装置内の
各基板は、それぞれＪＴＡＧ回路を制御するためのテス
ト・アクセス・ポートＴＡＰ、及び制御コマンド、制御
データ等を送受するためのコマンド・バスによって接続
される。
全体構成を示す図である。サービス・プロセッサ１００
１（ＳＶＰ）は、インタフェース回路１００２（ＳＣ
Ｉ）と接続され、本体装置内の各基板１００３−１〜１
００３−ｍのレジスタ制御、メモリへのデータ書き込
み、或いはメモリからのデータ読み出し等の制御コマン
ドを発行する。また、ＳＶＰ１００１は各基板内のＪＴ
ＡＧ回路の制御も行う。ＳＣＩ１００２と本体装置内の
各基板は、それぞれＪＴＡＧ回路を制御するためのテス
ト・アクセス・ポートＴＡＰ、及び制御コマンド、制御
データ等を送受するためのコマンド・バスによって接続
される。
【００２２】各基板に搭載されているＬＳＩ内のＪＴＡ
Ｇ回路のテスト・データ出力ＴＤＯが、同じ基板の別の
ＬＳＩ内のＪＴＡＧ回路のテスト・データ入力ＴＤＩに
接続されている（特に、図示しない）。従って、基板内
で各ＬＳＩを一巡する大きなスキャン・チェーンが形成
され、インタフェース回路ＳＣＩからの５本のＴＡＰ信
号を制御することによって、基板内の全てのＬＳＩの試
験を行うことが可能になる。
Ｇ回路のテスト・データ出力ＴＤＯが、同じ基板の別の
ＬＳＩ内のＪＴＡＧ回路のテスト・データ入力ＴＤＩに
接続されている（特に、図示しない）。従って、基板内
で各ＬＳＩを一巡する大きなスキャン・チェーンが形成
され、インタフェース回路ＳＣＩからの５本のＴＡＰ信
号を制御することによって、基板内の全てのＬＳＩの試
験を行うことが可能になる。
【００２３】本体装置内の各基板の試験を行う手順とし
て、先ずＳＶＰ１００１は各基板に対して、基板に搭載
のＬＳＩ内のレジスタ、メモリ等の設定を行うためにコ
マンド・バスを通してコマンドを発行する。ＬＳＩ内の
コマンド制御部（特に、図示は省略する）でコマンドの
解析を行い、ＳＶＰ１００１から転送されたデータを参
照しながらコマンドの実行を行い、ＬＳＩ内のレジスタ
等の回路の設定を行って回路を動作させる。
て、先ずＳＶＰ１００１は各基板に対して、基板に搭載
のＬＳＩ内のレジスタ、メモリ等の設定を行うためにコ
マンド・バスを通してコマンドを発行する。ＬＳＩ内の
コマンド制御部（特に、図示は省略する）でコマンドの
解析を行い、ＳＶＰ１００１から転送されたデータを参
照しながらコマンドの実行を行い、ＬＳＩ内のレジスタ
等の回路の設定を行って回路を動作させる。
【００２４】次に、ＪＴＡＧ回路の制御を上述した状態
遷移に従って行い、試験を行うＬＳＩに対してはバウン
ダリ・スキャン・レジスタ８０１を選択する。また、試
験を行う必要のないＬＳＩに対しては、バイパス・レジ
スタ８０２を選択する。そして、スキャン動作を行うこ
とによって、ＬＳＩ内の各回路の状態をスキャンするこ
とが可能になる。
遷移に従って行い、試験を行うＬＳＩに対してはバウン
ダリ・スキャン・レジスタ８０１を選択する。また、試
験を行う必要のないＬＳＩに対しては、バイパス・レジ
スタ８０２を選択する。そして、スキャン動作を行うこ
とによって、ＬＳＩ内の各回路の状態をスキャンするこ
とが可能になる。
【００２５】また、試験の最中に前記コマンド・バスか
らデータを読み出して、ＬＳＩ内のレジスタの状態、或
いはメモリ内のデータ等を知ることも可能である。
らデータを読み出して、ＬＳＩ内のレジスタの状態、或
いはメモリ内のデータ等を知ることも可能である。
【００２６】
【発明が解決しようとする課題】従来の試験装置では、
ＳＣＩ１００２と各基板１００３−１〜１００３−ｍと
の接続は、それぞれの基板毎にテスト・アクセス・ポー
トＴＡＰ、及びコマンド・バスを接続する必要があるた
め、基板の枚数の増加に伴って配線本数が大幅に増加す
るという問題があった。
ＳＣＩ１００２と各基板１００３−１〜１００３−ｍと
の接続は、それぞれの基板毎にテスト・アクセス・ポー
トＴＡＰ、及びコマンド・バスを接続する必要があるた
め、基板の枚数の増加に伴って配線本数が大幅に増加す
るという問題があった。
【００２７】また、ＳＣＩ１００２内にＪＴＡＧ回路を
制御するためのＪＴＡＧスキャン用インタフェース回
路、及びコマンドを発行するためのコマンド用インタフ
ェース回路が必要である。従って、試験する基板毎にそ
れぞれＪＴＡＧスキャン用インタフェース回路、及びコ
マンド用インタフェース回路をＳＣＩ１００２内に用意
する必要があり、試験を行う基板の枚数が増える毎にＳ
ＣＩ１００２の回路規模が大幅に増加するという問題が
あった。
制御するためのＪＴＡＧスキャン用インタフェース回
路、及びコマンドを発行するためのコマンド用インタフ
ェース回路が必要である。従って、試験する基板毎にそ
れぞれＪＴＡＧスキャン用インタフェース回路、及びコ
マンド用インタフェース回路をＳＣＩ１００２内に用意
する必要があり、試験を行う基板の枚数が増える毎にＳ
ＣＩ１００２の回路規模が大幅に増加するという問題が
あった。
【００２８】
【課題を解決するための手段】図２、及び図３は、本発
明の原理を示すブロック図である。データ・レジスタ
は、試験するＬＳＩの各端子に現れる信号を捕らえ、保
持するバウンダリ・スキャン・レジスタ２０１と、他の
ＬＳＩに信号をバイパスするバイパス・レジスタ２０２
と、システム論理回路を制御するためのコマンドを格納
するＪＴＡＧ命令格納手段２０３と、システム論理回路
を制御するためのデータを格納するＪＴＡＧデータ格納
手段２０４とによって構成される。実施例では、それぞ
れのデータ・レジスタは、シフト・レジスタ又はシフト
レジスタとラッチ回路で構成され、ＪＴＡＧ命令格納手
段２０３はＪＴＡＧ命令レジスタ、ＪＴＡＧデータ格納
手段２０４はＪＴＡＧデータ・レジスタとして説明す
る。
明の原理を示すブロック図である。データ・レジスタ
は、試験するＬＳＩの各端子に現れる信号を捕らえ、保
持するバウンダリ・スキャン・レジスタ２０１と、他の
ＬＳＩに信号をバイパスするバイパス・レジスタ２０２
と、システム論理回路を制御するためのコマンドを格納
するＪＴＡＧ命令格納手段２０３と、システム論理回路
を制御するためのデータを格納するＪＴＡＧデータ格納
手段２０４とによって構成される。実施例では、それぞ
れのデータ・レジスタは、シフト・レジスタ又はシフト
レジスタとラッチ回路で構成され、ＪＴＡＧ命令格納手
段２０３はＪＴＡＧ命令レジスタ、ＪＴＡＧデータ格納
手段２０４はＪＴＡＧデータ・レジスタとして説明す
る。
【００２９】データ・レジスタ選択手段２０５は、前記
データ・レジスタの中から１つを選択するもので、デコ
ーダ回路で構成され、実施例ではデータ・レジスタ・セ
レクタとして説明する。
データ・レジスタの中から１つを選択するもので、デコ
ーダ回路で構成され、実施例ではデータ・レジスタ・セ
レクタとして説明する。
【００３０】切替手段１ ２０６は、前記データ・レジ
スタの各出力を、前記データ・レジスタ選択手段２０５
の指示に従って切り替えるもので、マルチプレクサで構
成され、実施例ではＭＵＸ１として説明する。
スタの各出力を、前記データ・レジスタ選択手段２０５
の指示に従って切り替えるもので、マルチプレクサで構
成され、実施例ではＭＵＸ１として説明する。
【００３１】命令レジスタ２０７は、シリアル・データ
をシフトしてラッチし、並列データとして前記データ・
レジスタ選択手段２０５へ出力するものであり、シフト
レジスタ又はシフトレジスタとラッチ回路で構成され
る。
をシフトしてラッチし、並列データとして前記データ・
レジスタ選択手段２０５へ出力するものであり、シフト
レジスタ又はシフトレジスタとラッチ回路で構成され
る。
【００３２】切替手段２ ２０８は、前記切替手段１
２０６の出力と、前記命令レジスタ２０７の出力を切り
替えるものであり、マルチプレクサで構成され、実施例
ではＭＵＸ２として説明する。
２０６の出力と、前記命令レジスタ２０７の出力を切り
替えるものであり、マルチプレクサで構成され、実施例
ではＭＵＸ２として説明する。
【００３３】ＴＡＰコントローラ２０９は、前記データ
・レジスタ、前記データ・レジスタ選択手段２０５、前
記切替手段１ ２０６、前記命令レジスタ２０７、及び
前記切替手段２ ２０８を制御するものである。
・レジスタ、前記データ・レジスタ選択手段２０５、前
記切替手段１ ２０６、前記命令レジスタ２０７、及び
前記切替手段２ ２０８を制御するものである。
【００３４】コマンド解析手段３０１は、前記ＪＴＡＧ
命令格納手段２０３から出力されたコマンドの内容を解
析するものであり、実施例ではコマンド解析部として説
明する。
命令格納手段２０３から出力されたコマンドの内容を解
析するものであり、実施例ではコマンド解析部として説
明する。
【００３５】実行処理手段３０２は、前記コマンド解析
手段３０１で行われた解析結果に従った処理を実行する
ものであり、実施例では実行処理部として説明する。
手段３０１で行われた解析結果に従った処理を実行する
ものであり、実施例では実行処理部として説明する。
【００３６】
【作用】本発明の動作原理を、図２、及び図３を用いて
説明する。インタフェース回路（ＳＣＩ）からの信号に
よって、ＴＡＰコントローラ２０９の制御が行われる。
ＴＡＰコントローラ２０９は、データ・レジスタ内の各
レジスタ、各格納手段、及び命令レジスタの選択を行
い、選択されたレジスタ、或いは格納手段に対して、デ
ータのシフト動作、及びラッチを行う。
説明する。インタフェース回路（ＳＣＩ）からの信号に
よって、ＴＡＰコントローラ２０９の制御が行われる。
ＴＡＰコントローラ２０９は、データ・レジスタ内の各
レジスタ、各格納手段、及び命令レジスタの選択を行
い、選択されたレジスタ、或いは格納手段に対して、デ
ータのシフト動作、及びラッチを行う。
【００３７】ＴＡＰコントローラ２０９によって、命令
レジスタ２０７が選択されれば、シフト動作によって命
令レジスタ２０７内に命令がシフトされ、ラッチされた
後に、命令がデータ・レジスタ選択手段２０５へ転送さ
れる。データ・レジスタ選択手段２０５は、転送された
命令に従ってデータ・レジスタの中から１つを選択し、
データ・レジスタのシフト動作は、その選択されたレジ
スタ、或いは格納手段に対して行われる。
レジスタ２０７が選択されれば、シフト動作によって命
令レジスタ２０７内に命令がシフトされ、ラッチされた
後に、命令がデータ・レジスタ選択手段２０５へ転送さ
れる。データ・レジスタ選択手段２０５は、転送された
命令に従ってデータ・レジスタの中から１つを選択し、
データ・レジスタのシフト動作は、その選択されたレジ
スタ、或いは格納手段に対して行われる。
【００３８】ＴＡＰコントローラ２０９によって、バウ
ンダリ・スキャン・レジスタ２０１が選択されれば、バ
ウンダリ・スキャン・レジスタ２０１にＬＳＩの各端子
の信号がラッチされ、シフト動作が行われることによっ
て、各端子の信号をスキャンすることが可能である。
ンダリ・スキャン・レジスタ２０１が選択されれば、バ
ウンダリ・スキャン・レジスタ２０１にＬＳＩの各端子
の信号がラッチされ、シフト動作が行われることによっ
て、各端子の信号をスキャンすることが可能である。
【００３９】ＴＡＰコントローラ２０９によって、バイ
パス・レジスタ２０２が選択されれば、バイパス・レジ
スタ２０２を介して、入力データが直接出力データとし
て出力され、外部へのデータ信号のバイパスが可能にな
る。
パス・レジスタ２０２が選択されれば、バイパス・レジ
スタ２０２を介して、入力データが直接出力データとし
て出力され、外部へのデータ信号のバイパスが可能にな
る。
【００４０】ＴＡＰコントローラ２０９によって、ＪＴ
ＡＧ命令格納手段２０３が選択されれば、シフト動作に
よってＪＴＡＧ命令格納手段２０３内にコマンドが書き
込まれ、書き込まれたコマンドはコマンド制御部内のコ
マンド解析手段３０１へ転送される。コマンド解析手段
３０１は、転送されたコマンドを解析して実行制御手段
３０２へ解析結果を転送する。
ＡＧ命令格納手段２０３が選択されれば、シフト動作に
よってＪＴＡＧ命令格納手段２０３内にコマンドが書き
込まれ、書き込まれたコマンドはコマンド制御部内のコ
マンド解析手段３０１へ転送される。コマンド解析手段
３０１は、転送されたコマンドを解析して実行制御手段
３０２へ解析結果を転送する。
【００４１】前記コマンドが、システム論理回路内のレ
ジスタ３０３−１〜３０３−Ｌへのデータ書き込みであ
れば、ＴＡＰコントローラ２０９によって、ＪＴＡＧデ
ータ格納手段２０４が選択されて、シフト動作によって
ＪＴＡＧデータ格納手段２０４内にデータが書き込ま
れ、書き込まれたデータはコマンド制御部内の実行処理
手段３０２へ転送される。転送されたデータは、前記解
析結果に従って、システム論理回路内の所定のレジスタ
へ書き込まれる。
ジスタ３０３−１〜３０３−Ｌへのデータ書き込みであ
れば、ＴＡＰコントローラ２０９によって、ＪＴＡＧデ
ータ格納手段２０４が選択されて、シフト動作によって
ＪＴＡＧデータ格納手段２０４内にデータが書き込ま
れ、書き込まれたデータはコマンド制御部内の実行処理
手段３０２へ転送される。転送されたデータは、前記解
析結果に従って、システム論理回路内の所定のレジスタ
へ書き込まれる。
【００４２】又、前記コマンドが、システム論理回路内
のレジスタ３０３−１〜３０３−Ｌからデータを読み出
すコマンドであれば、実行処理手段３０２によって、シ
ステム論理回路内のレジスタ等からＪＴＡＧデータ格納
手段２０４へデータが転送され、ＴＡＰコントローラ２
０９によって、ＪＴＡＧデータ格納手段２０４内のデー
タがシフトされ、そのデータを読み出すことによって、
システム論理回路内のレジスタの状態を読み出すことが
可能である。
のレジスタ３０３−１〜３０３−Ｌからデータを読み出
すコマンドであれば、実行処理手段３０２によって、シ
ステム論理回路内のレジスタ等からＪＴＡＧデータ格納
手段２０４へデータが転送され、ＴＡＰコントローラ２
０９によって、ＪＴＡＧデータ格納手段２０４内のデー
タがシフトされ、そのデータを読み出すことによって、
システム論理回路内のレジスタの状態を読み出すことが
可能である。
【００４３】切替手段１ ２０６は、データ・レジスタ
のシフト動作が行われる場合に、データ・レジスタ内の
選択されたレジスタ、或いは格納手段の出力を選択して
出力する。
のシフト動作が行われる場合に、データ・レジスタ内の
選択されたレジスタ、或いは格納手段の出力を選択して
出力する。
【００４４】切替手段２ ２０８は、シフト動作が行わ
れる場合に、データ・レジスタか、或いは命令レジスタ
の内、選択されたレジスタの出力を選択して出力する。
れる場合に、データ・レジスタか、或いは命令レジスタ
の内、選択されたレジスタの出力を選択して出力する。
【００４５】
【実施例】図１は、本発明の原理を示すブロック図であ
るとともに、本発明の一実施例の全体構成を示してい
る。サービスプロセッサ１０１（ＳＶＰ）は、インタフ
ェース回路１０２（ＳＣＩ）と接続され、本体装置の各
基板内のＪＴＡＧ回路の制御を行う。ＳＣＩ１０２と本
体装置内の各基板１０３−１〜１０３−ｍとは、それぞ
れ５本のテスト・アクセス・ポートＴＡＰ（テスト・ク
ロック入力ＴＣＫ、テスト・モード選択入力ＴＭＳ、テ
スト・データ入力ＴＤＩ、テスト・データ出力ＴＤＯ、
テスト・リセット入力ＴＲＳＴ）のみで接続されてい
る。ＳＶＰ１０１から発行された指示は、ＳＣＩ１０２
に入力されて、ＳＣＩ１０２内でＪＴＡＧ回路を制御す
るための信号であるＴＡＰ信号に変換されて出力され
る。
るとともに、本発明の一実施例の全体構成を示してい
る。サービスプロセッサ１０１（ＳＶＰ）は、インタフ
ェース回路１０２（ＳＣＩ）と接続され、本体装置の各
基板内のＪＴＡＧ回路の制御を行う。ＳＣＩ１０２と本
体装置内の各基板１０３−１〜１０３−ｍとは、それぞ
れ５本のテスト・アクセス・ポートＴＡＰ（テスト・ク
ロック入力ＴＣＫ、テスト・モード選択入力ＴＭＳ、テ
スト・データ入力ＴＤＩ、テスト・データ出力ＴＤＯ、
テスト・リセット入力ＴＲＳＴ）のみで接続されてい
る。ＳＶＰ１０１から発行された指示は、ＳＣＩ１０２
に入力されて、ＳＣＩ１０２内でＪＴＡＧ回路を制御す
るための信号であるＴＡＰ信号に変換されて出力され
る。
【００４６】図４は、各基板でのＬＳＩの接続を示して
いる。ＬＳＩ１〜ＬＳＩｎには、通常のシステム論理の
動作が行われるシステム論理回路と、試験のためだけに
使用される回路が搭載されている。図４の基板に搭載さ
れた各ＬＳＩには、試験のためだけに使用される回路の
みが記載されており、ＪＴＡＧ回路４０１−１〜４０１
−ｎ、及びコマンドを解析して実行するコマンド制御部
４０２−１〜４０２−ｎがそれに相当し、通常動作が行
われるシステム論理回路は省略している。
いる。ＬＳＩ１〜ＬＳＩｎには、通常のシステム論理の
動作が行われるシステム論理回路と、試験のためだけに
使用される回路が搭載されている。図４の基板に搭載さ
れた各ＬＳＩには、試験のためだけに使用される回路の
みが記載されており、ＪＴＡＧ回路４０１−１〜４０１
−ｎ、及びコマンドを解析して実行するコマンド制御部
４０２−１〜４０２−ｎがそれに相当し、通常動作が行
われるシステム論理回路は省略している。
【００４７】コマンド制御部４０２−１〜４０２−ｎ
は、ＪＴＡＧ回路から転送されたコマンドを解析するコ
マンド解析部４０３−１〜４０３−ｎと、コマンド解析
部の解析結果に従った処理を行う実行処理部４０４−１
〜４０４−ｎとで構成される。実行処理部４０４−１〜
４０４−ｎは、通常の動作が行われるシステム論理回路
のレジスタに直接データを設定したり、或いはレジスタ
から直接データを読み出すことが可能で、システムの通
常動作では設定されることのないデータをレジスタに設
定したり、通常動作では読み出すことが不可能な回路部
分のデータを読み出したりすることが、試験中に可能に
なるが、その説明は後述する。
は、ＪＴＡＧ回路から転送されたコマンドを解析するコ
マンド解析部４０３−１〜４０３−ｎと、コマンド解析
部の解析結果に従った処理を行う実行処理部４０４−１
〜４０４−ｎとで構成される。実行処理部４０４−１〜
４０４−ｎは、通常の動作が行われるシステム論理回路
のレジスタに直接データを設定したり、或いはレジスタ
から直接データを読み出すことが可能で、システムの通
常動作では設定されることのないデータをレジスタに設
定したり、通常動作では読み出すことが不可能な回路部
分のデータを読み出したりすることが、試験中に可能に
なるが、その説明は後述する。
【００４８】ＬＳＩ１のＪＴＡＧ回路には、ＳＣＩ１０
２からのテスト・データ入力ＴＤＩが入力される。ＬＳ
Ｉ１のＪＴＡＧ回路のテスト・データ出力ＴＤＯは、Ｌ
ＳＩ２のＪＴＡＧ回路のテスト・データ入力ＴＤＩに接
続されている。同様に、ＬＳＩ内のテスト・データ出力
ＴＤＯは、次段のＬＳＩのテスト・データ入力ＴＤＩに
接続され、最後のＬＳＩｎのテスト・データ出力ＴＤＯ
が、ＳＣＩ１０２へのテスト・データ出力ＴＤＯに接続
される。従って、インタフェース回路ＳＣＩ１０２から
のテスト・データ入力ＴＤＩは、ＬＳＩ１〜ＬＳＩｎを
通って、再びインタフェース回路ＳＣＩ１０２のテスト
・データ出力ＴＤＯに戻るという大きなスキャン・チェ
ーンが形成される。
２からのテスト・データ入力ＴＤＩが入力される。ＬＳ
Ｉ１のＪＴＡＧ回路のテスト・データ出力ＴＤＯは、Ｌ
ＳＩ２のＪＴＡＧ回路のテスト・データ入力ＴＤＩに接
続されている。同様に、ＬＳＩ内のテスト・データ出力
ＴＤＯは、次段のＬＳＩのテスト・データ入力ＴＤＩに
接続され、最後のＬＳＩｎのテスト・データ出力ＴＤＯ
が、ＳＣＩ１０２へのテスト・データ出力ＴＤＯに接続
される。従って、インタフェース回路ＳＣＩ１０２から
のテスト・データ入力ＴＤＩは、ＬＳＩ１〜ＬＳＩｎを
通って、再びインタフェース回路ＳＣＩ１０２のテスト
・データ出力ＴＤＯに戻るという大きなスキャン・チェ
ーンが形成される。
【００４９】図５は、本発明のＪＴＡＧ回路の一実施例
を示している。ＪＴＡＧ回路は、テスト・アクセス・ポ
ート（ＴＡＰ）、ＴＡＰコントローラ５０９、スキャン
可能な命令レジスタ５０７、一連のスキャン可能なデー
タ・レジスタ５０１〜５０４、レジスタからの出力信号
を選択して出力するマルチプレクサ５０６、５０８、そ
してデータ・レジスタ内のレジスタを選択するデータ・
レジスタ・セレクタ５０５で構成される。
を示している。ＪＴＡＧ回路は、テスト・アクセス・ポ
ート（ＴＡＰ）、ＴＡＰコントローラ５０９、スキャン
可能な命令レジスタ５０７、一連のスキャン可能なデー
タ・レジスタ５０１〜５０４、レジスタからの出力信号
を選択して出力するマルチプレクサ５０６、５０８、そ
してデータ・レジスタ内のレジスタを選択するデータ・
レジスタ・セレクタ５０５で構成される。
【００５０】ＴＡＰ信号は、テスト・クロック入力（Ｔ
ＣＫ）、テスト・モード選択入力（ＴＭＳ）、テスト・
データ入力（ＴＤＩ）、テスト・データ出力（ＴＤ
Ｏ）、更にテスト論理を初期化するためのテスト・リセ
ット入力（ＴＲＳＴ）から成る。
ＣＫ）、テスト・モード選択入力（ＴＭＳ）、テスト・
データ入力（ＴＤＩ）、テスト・データ出力（ＴＤ
Ｏ）、更にテスト論理を初期化するためのテスト・リセ
ット入力（ＴＲＳＴ）から成る。
【００５１】ＴＡＰコントローラ５０９は、テスト・モ
ード選択入力ＴＭＳ及びテスト・クロック入力ＴＣＫに
よって、命令レジスタ５０７或いはデータ・レジスタへ
のデータの入力及びそのデータのシフト動作を行う。命
令レジスタ５０７が選択された場合に、テスト・データ
入力ＴＤＩからの入力信号が順に命令レジスタ５０７に
シフトされて、命令の設定が終了した後に、命令レジス
タ５０７へ書き込まれたデータは、データ・レジスタ・
セレクタ５０５に入力され、データ・レジスタ内の１つ
のレジスタが選択される。
ード選択入力ＴＭＳ及びテスト・クロック入力ＴＣＫに
よって、命令レジスタ５０７或いはデータ・レジスタへ
のデータの入力及びそのデータのシフト動作を行う。命
令レジスタ５０７が選択された場合に、テスト・データ
入力ＴＤＩからの入力信号が順に命令レジスタ５０７に
シフトされて、命令の設定が終了した後に、命令レジス
タ５０７へ書き込まれたデータは、データ・レジスタ・
セレクタ５０５に入力され、データ・レジスタ内の１つ
のレジスタが選択される。
【００５２】データ・レジスタは、バウンダリ・スキャ
ン・レジスタ５０１、バイパス・レジスタ５０２、シス
テム論理回路を制御するためのコマンドを格納するＪＴ
ＡＧコマンド・レジスタ５０３（ＪＩＲ）、及びシステ
ム論理回路を制御するためのデータを格納するＪＴＡＧ
データ・レジスタ５０４（ＪＤＲ）で構成される。
ン・レジスタ５０１、バイパス・レジスタ５０２、シス
テム論理回路を制御するためのコマンドを格納するＪＴ
ＡＧコマンド・レジスタ５０３（ＪＩＲ）、及びシステ
ム論理回路を制御するためのデータを格納するＪＴＡＧ
データ・レジスタ５０４（ＪＤＲ）で構成される。
【００５３】ＪＩＲ５０３は、シフトレジスタ又はシフ
トレジスタとラッチ回路で構成され、テスト・データ入
力ＴＤＩからの入力データが順にシフトされて入力され
る。ＪＩＲ５０３に所定のコマンドが設定されれば、Ｊ
ＩＲ５０３内のコマンドはコマンド制御部内のコマンド
解析部４０３へ転送され、コマンド解析部内でコマンド
の解析が行われる。
トレジスタとラッチ回路で構成され、テスト・データ入
力ＴＤＩからの入力データが順にシフトされて入力され
る。ＪＩＲ５０３に所定のコマンドが設定されれば、Ｊ
ＩＲ５０３内のコマンドはコマンド制御部内のコマンド
解析部４０３へ転送され、コマンド解析部内でコマンド
の解析が行われる。
【００５４】ＪＤＲ５０４も同様に、シフトレジスタ又
はシフトレジスタとラッチ回路で構成され、ＪＤＲ５０
４内にデータを書き込む場合には、テスト・データ入力
ＴＤＩからの入力データが順にシフトされて入力され
る。ＪＤＲ５０４に所定のデータが設定されれば、ＪＤ
Ｒ５０４内のデータはコマンド制御部内の実行処理部４
０４へ転送され、コマンド解析部４０３内での解析結果
に基づいた処理をそのデータを用いて行う。例えば、通
常の動作が行われるシステム論理回路のレジスタにデー
タを設定したり、カウンタに特定の値を設定したり、或
いは特定の回路のみをリセットすることも可能である。
はシフトレジスタとラッチ回路で構成され、ＪＤＲ５０
４内にデータを書き込む場合には、テスト・データ入力
ＴＤＩからの入力データが順にシフトされて入力され
る。ＪＤＲ５０４に所定のデータが設定されれば、ＪＤ
Ｒ５０４内のデータはコマンド制御部内の実行処理部４
０４へ転送され、コマンド解析部４０３内での解析結果
に基づいた処理をそのデータを用いて行う。例えば、通
常の動作が行われるシステム論理回路のレジスタにデー
タを設定したり、カウンタに特定の値を設定したり、或
いは特定の回路のみをリセットすることも可能である。
【００５５】また、逆に通常の動作が行われるシステム
論理回路からデータを読み出すことも可能である。例え
ば、通常の動作が行われるシステム論理回路のレジスタ
に設定されているデータをＪＤＲ５０４に転送し、ＪＤ
Ｒ５０４の内容を順にシフトして、テスト・データ出力
ＴＤＯからの出力データを読み出すことによって、通常
の動作が行われるシステム論理回路の状態を読み出すこ
とが可能になる。従って、試験を行いたい回路からデー
タをＪＤＲ５０４内に転送できるようにしておけば、任
意の箇所の状態を読み出すことが可能になる。
論理回路からデータを読み出すことも可能である。例え
ば、通常の動作が行われるシステム論理回路のレジスタ
に設定されているデータをＪＤＲ５０４に転送し、ＪＤ
Ｒ５０４の内容を順にシフトして、テスト・データ出力
ＴＤＯからの出力データを読み出すことによって、通常
の動作が行われるシステム論理回路の状態を読み出すこ
とが可能になる。従って、試験を行いたい回路からデー
タをＪＤＲ５０４内に転送できるようにしておけば、任
意の箇所の状態を読み出すことが可能になる。
【００５６】図６は、システム論理回路内の試験箇所の
一例を示す図である。８ビットのレジスタ６０１（８ビ
ットのＦ／Ｆで構成される）は、システム論理回路内の
回路である。レジスタ６０１の入力信号Ｄ０〜Ｄ７、及
びＣＫは、システム論理回路内の他の回路と接続してい
る。レジスタ６０１に接続されているシステム論理回路
内の他の回路を試験するために、ＪＴＡＧ回路を介して
データを書き込む必要がある。セレクタＳＥＬ０〜８
（６０２〜６１０）は、システム論理回路内の他の回路
と、実行処理部４０４からの信号を切り替えるために付
加された回路である。通常のシステム論理回路が動作す
る場合には、セレクタＳＥＬ０〜８によってシステム論
理回路内の他の回路からの信号が選択され、試験が行わ
れる時に、コマンド解析部４０３でレジスタ６０１への
データ書き込みが解析されれば、実行処理部４０４から
の信号が選択される。
一例を示す図である。８ビットのレジスタ６０１（８ビ
ットのＦ／Ｆで構成される）は、システム論理回路内の
回路である。レジスタ６０１の入力信号Ｄ０〜Ｄ７、及
びＣＫは、システム論理回路内の他の回路と接続してい
る。レジスタ６０１に接続されているシステム論理回路
内の他の回路を試験するために、ＪＴＡＧ回路を介して
データを書き込む必要がある。セレクタＳＥＬ０〜８
（６０２〜６１０）は、システム論理回路内の他の回路
と、実行処理部４０４からの信号を切り替えるために付
加された回路である。通常のシステム論理回路が動作す
る場合には、セレクタＳＥＬ０〜８によってシステム論
理回路内の他の回路からの信号が選択され、試験が行わ
れる時に、コマンド解析部４０３でレジスタ６０１への
データ書き込みが解析されれば、実行処理部４０４から
の信号が選択される。
【００５７】試験が行われている時に、コマンド解析部
４０３によって、レジスタ６０１へのデータ書き込みが
解析されると、ＪＤＲ５０４の内容が実行処理部４０
４、及びセレクタＳＥＬ０〜７を介して、レジスタ６０
１のＤ０〜Ｄ７へ入力される。そして、ＴＡＰコントロ
ーラ５０９からの制御信号が、実行制御部４０４でレジ
スタ６０１への書き込みのためのタイミング信号に変換
されて、レジスタ６０１のＣＫに入力され、試験用のデ
ータがレジスタ６０１に設定される。その後、システム
論理回路を動作させることによって、レジスタ６０１が
関連している回路部分の所定の試験を行うことが可能に
なる。
４０３によって、レジスタ６０１へのデータ書き込みが
解析されると、ＪＤＲ５０４の内容が実行処理部４０
４、及びセレクタＳＥＬ０〜７を介して、レジスタ６０
１のＤ０〜Ｄ７へ入力される。そして、ＴＡＰコントロ
ーラ５０９からの制御信号が、実行制御部４０４でレジ
スタ６０１への書き込みのためのタイミング信号に変換
されて、レジスタ６０１のＣＫに入力され、試験用のデ
ータがレジスタ６０１に設定される。その後、システム
論理回路を動作させることによって、レジスタ６０１が
関連している回路部分の所定の試験を行うことが可能に
なる。
【００５８】又、試験が行われている時に、レジスタ６
０１の内容を読み出す場合には、レジスタ６０１の出力
Ｑ０〜Ｑ７が、実行処理部４０４を介してＪＤＲ５０４
に出力され、ＴＡＰコントローラ５０９からの制御信号
によってＪＤＲ５０４にラッチされる。そして、ＳＶＰ
１０１は、インタフェース回路ＳＣＩ１０２を介して、
ＪＤＲ５０４のシフト動作を行いながらテスト・データ
出力ＴＤＯを読み出すことによって、レジスタ６０１の
内容を読み出すことができる。
０１の内容を読み出す場合には、レジスタ６０１の出力
Ｑ０〜Ｑ７が、実行処理部４０４を介してＪＤＲ５０４
に出力され、ＴＡＰコントローラ５０９からの制御信号
によってＪＤＲ５０４にラッチされる。そして、ＳＶＰ
１０１は、インタフェース回路ＳＣＩ１０２を介して、
ＪＤＲ５０４のシフト動作を行いながらテスト・データ
出力ＴＤＯを読み出すことによって、レジスタ６０１の
内容を読み出すことができる。
【００５９】次に、ＪＩＲ５０３及びＪＤＲ５０４にそ
れぞれコマンド、データを設定する時の状態遷移を、図
７及び図９を用いて説明する。図９は、従来技術で説明
したように、ＪＴＡＧ回路の命令レジスタ５０７、デー
タ・レジスタにデータを設定する際の状態遷移を示して
おり、テスト・クロックＴＣＫの立ち上り時のテスト・
モード選択入力ＴＭＳの状態によって、状態が遷移す
る。ＴＡＰコントローラ５０９が初期化された直後は、
TEST-LOGIC-RESET状態にある。
れぞれコマンド、データを設定する時の状態遷移を、図
７及び図９を用いて説明する。図９は、従来技術で説明
したように、ＪＴＡＧ回路の命令レジスタ５０７、デー
タ・レジスタにデータを設定する際の状態遷移を示して
おり、テスト・クロックＴＣＫの立ち上り時のテスト・
モード選択入力ＴＭＳの状態によって、状態が遷移す
る。ＴＡＰコントローラ５０９が初期化された直後は、
TEST-LOGIC-RESET状態にある。
【００６０】図７は、ＪＩＲ５０３にコマンドを設定し
た後、ＪＤＲ５０４にデータを設定する場合の状態遷移
を示したものである。図７に示す状態遷移は、図９の状
態遷移図を実際に遷移する順に並べたものである。Ｓ１
０４〜Ｓ１１２は、命令レジスタ５０７に“ＪＩＲ Ｓ
ＥＴ”命令を設定する場合の状態遷移を示したものであ
る。“ＪＩＲ ＳＥＴ”命令は、データ・レジスタ内の
ＪＩＲ５０３を選択して、ＪＩＲ５０３をテスト・デー
タ入力ＴＤＩとテスト・データ出力ＴＤＯの間に接続す
る命令である。先ず、テスト・モード選択入力ＴＭＳを
“０”にしてテスト・クロック入力ＴＣＫを立ち上げる
ことによって、TEST-LOGIC-RESET状態（Ｓ１０１）から
RUN-TEST/IDLE 状態（Ｓ１０２）に遷移する。この状態
は、テスト実行中の基本状態であり、システム論理の通
常動作の状態から、テスト状態に遷移したことを示して
いる。以下、状態の遷移はテストクロック入力ＴＣＫの
立ち上がり時のテスト・モード選択入力ＴＭＳの状態で
行われるものとする。
た後、ＪＤＲ５０４にデータを設定する場合の状態遷移
を示したものである。図７に示す状態遷移は、図９の状
態遷移図を実際に遷移する順に並べたものである。Ｓ１
０４〜Ｓ１１２は、命令レジスタ５０７に“ＪＩＲ Ｓ
ＥＴ”命令を設定する場合の状態遷移を示したものであ
る。“ＪＩＲ ＳＥＴ”命令は、データ・レジスタ内の
ＪＩＲ５０３を選択して、ＪＩＲ５０３をテスト・デー
タ入力ＴＤＩとテスト・データ出力ＴＤＯの間に接続す
る命令である。先ず、テスト・モード選択入力ＴＭＳを
“０”にしてテスト・クロック入力ＴＣＫを立ち上げる
ことによって、TEST-LOGIC-RESET状態（Ｓ１０１）から
RUN-TEST/IDLE 状態（Ｓ１０２）に遷移する。この状態
は、テスト実行中の基本状態であり、システム論理の通
常動作の状態から、テスト状態に遷移したことを示して
いる。以下、状態の遷移はテストクロック入力ＴＣＫの
立ち上がり時のテスト・モード選択入力ＴＭＳの状態で
行われるものとする。
【００６１】RUN-TEST/IDLE 状態（Ｓ１０２）からSELE
CT-DR-SCAN状態（Ｓ１０３）を経て、SELECT-IR-SCAN状
態（Ｓ１０４）に遷移する。この時、命令レジスタ５０
７のスキャン・シーケンスが初期化される。
CT-DR-SCAN状態（Ｓ１０３）を経て、SELECT-IR-SCAN状
態（Ｓ１０４）に遷移する。この時、命令レジスタ５０
７のスキャン・シーケンスが初期化される。
【００６２】CAPTURE-IR状態（Ｓ１０５）に遷移する
と、命令レジスタ５０７中のシフトレジスタに固定パタ
ーンが取り込まれるが、ここではこの固定パターンは使
用されない。
と、命令レジスタ５０７中のシフトレジスタに固定パタ
ーンが取り込まれるが、ここではこの固定パターンは使
用されない。
【００６３】SHIFT-IR状態（Ｓ１０６）に遷移すると、
命令レジスタ５０７中のシフトレジスタはテスト・デー
タ入力ＴＤＩとテスト・データ出力ＴＤＯの間に接続さ
れ、テスト・データ出力ＴＤＯの方へデータがシフトさ
れる。命令レジスタ５０７が８ビットのレジスタである
ので、８回シフトすれば命令レジスタ５０７に命令が設
定されるが、途中でシフト動作を休止する場合には、EX
IT1-IR状態（Ｓ１０７）を経た後に、PAUSE-IR状態（Ｓ
１０８）に遷移し、シフト動作を休止する必要がない場
合には、所定のシフト動作が終了後、EXIT1-IR状態（Ｓ
１０７）を経た後に、UPDATE-IR 状態（Ｓ１１２）に遷
移することになる。
命令レジスタ５０７中のシフトレジスタはテスト・デー
タ入力ＴＤＩとテスト・データ出力ＴＤＯの間に接続さ
れ、テスト・データ出力ＴＤＯの方へデータがシフトさ
れる。命令レジスタ５０７が８ビットのレジスタである
ので、８回シフトすれば命令レジスタ５０７に命令が設
定されるが、途中でシフト動作を休止する場合には、EX
IT1-IR状態（Ｓ１０７）を経た後に、PAUSE-IR状態（Ｓ
１０８）に遷移し、シフト動作を休止する必要がない場
合には、所定のシフト動作が終了後、EXIT1-IR状態（Ｓ
１０７）を経た後に、UPDATE-IR 状態（Ｓ１１２）に遷
移することになる。
【００６４】PAUSE-IR状態（Ｓ１０８）に遷移するの
は、例えばテスト機構内のメモリに新しいパターンをロ
ードする場合などに行われる。休止の状態が終了して、
シフト動作を再開する場合には、EXIT2-IR状態（Ｓ１０
９）を経た後、再びSHIFT-IR状態（Ｓ１１０）に遷移
し、残りのシフト動作を終了後、EXIT1-IR状態（Ｓ１１
１）を経た後に、UPDATE-IR 状態（Ｓ１１２）に遷移す
る。
は、例えばテスト機構内のメモリに新しいパターンをロ
ードする場合などに行われる。休止の状態が終了して、
シフト動作を再開する場合には、EXIT2-IR状態（Ｓ１０
９）を経た後、再びSHIFT-IR状態（Ｓ１１０）に遷移
し、残りのシフト動作を終了後、EXIT1-IR状態（Ｓ１１
１）を経た後に、UPDATE-IR 状態（Ｓ１１２）に遷移す
る。
【００６５】UPDATE-IR 状態（Ｓ１１２）に遷移する
と、上記のシフト動作によって得られた新しい命令が、
命令レジスタ５０７にロードされ、ラッチされる。ラッ
チされた命令は、並列に出力されてデータ・レジスタ・
セレクタ５０５に入力される。
と、上記のシフト動作によって得られた新しい命令が、
命令レジスタ５０７にロードされ、ラッチされる。ラッ
チされた命令は、並列に出力されてデータ・レジスタ・
セレクタ５０５に入力される。
【００６６】以上の動作により、命令レジスタ５０７に
は“ＪＩＲ ＳＥＴ”命令が設定され、データ・レジス
タ内のＪＩＲ５０３が選択されて、テスト・データ入力
ＴＤＩとテスト・データ出力ＴＤＯの間にＪＩＲ５０３
が接続されることになる。
は“ＪＩＲ ＳＥＴ”命令が設定され、データ・レジス
タ内のＪＩＲ５０３が選択されて、テスト・データ入力
ＴＤＩとテスト・データ出力ＴＤＯの間にＪＩＲ５０３
が接続されることになる。
【００６７】Ｓ１１４〜Ｓ１２２は、選択されたＪＩＲ
５０３にコマンドを設定する場合の状態遷移を示してい
る。Ｓ１１４〜Ｓ１２２は、Ｓ１０４〜Ｓ１１２の命令
レジスタ５０７に命令を設定する場合とほぼ同じであ
る。異なるのは、テスト・データ入力ＴＤＩからデータ
が入力されるのがＪＩＲ５０３である点と、シフト動作
の回数がＪＩＲ５０３のシフトレジスタの段数である点
だけであるので、詳細な説明は省略する。
５０３にコマンドを設定する場合の状態遷移を示してい
る。Ｓ１１４〜Ｓ１２２は、Ｓ１０４〜Ｓ１１２の命令
レジスタ５０７に命令を設定する場合とほぼ同じであ
る。異なるのは、テスト・データ入力ＴＤＩからデータ
が入力されるのがＪＩＲ５０３である点と、シフト動作
の回数がＪＩＲ５０３のシフトレジスタの段数である点
だけであるので、詳細な説明は省略する。
【００６８】UPDATE-DR 状態（Ｓ１２２）に遷移する
と、ＪＩＲ５０３内に設定されたコマンドは、コマンド
制御部内のコマンド解析部４０３に転送され、コマンド
の解析が行われる。コマンドの解析結果が、通常のシス
テム論理回路の状態を読み出すためのコマンドであれ
ば、その状態をデータ・レジスタ内のＪＤＲ５０４に転
送する。また、逆に通常のシステム論理回路に状態を設
定する場合であれば、以下に説明するシフト動作によっ
てＪＤＲ５０４にデータが設定された後に、コマンドが
実行される。
と、ＪＩＲ５０３内に設定されたコマンドは、コマンド
制御部内のコマンド解析部４０３に転送され、コマンド
の解析が行われる。コマンドの解析結果が、通常のシス
テム論理回路の状態を読み出すためのコマンドであれ
ば、その状態をデータ・レジスタ内のＪＤＲ５０４に転
送する。また、逆に通常のシステム論理回路に状態を設
定する場合であれば、以下に説明するシフト動作によっ
てＪＤＲ５０４にデータが設定された後に、コマンドが
実行される。
【００６９】Ｓ１２５〜Ｓ１３３は、命令レジスタ５０
７に“ＪＤＲ ＳＥＴ”命令を設定する場合の状態遷移
を示したものである。“ＪＤＲ ＳＥＴ”命令は、デー
タ・レジスタ内のＪＤＲ５０４を選択して、ＪＤＲ５０
４をテスト・データ入力ＴＤＩとテスト・データ出力Ｔ
ＤＯの間に接続する命令である。動作は、Ｓ１０４〜Ｓ
１１２で説明した命令レジスタに“ＪＩＲ ＳＥＴ”を
設定する場合と、設定する命令が異なる点を除いては全
く同じであるので、詳細な説明は省略する。
７に“ＪＤＲ ＳＥＴ”命令を設定する場合の状態遷移
を示したものである。“ＪＤＲ ＳＥＴ”命令は、デー
タ・レジスタ内のＪＤＲ５０４を選択して、ＪＤＲ５０
４をテスト・データ入力ＴＤＩとテスト・データ出力Ｔ
ＤＯの間に接続する命令である。動作は、Ｓ１０４〜Ｓ
１１２で説明した命令レジスタに“ＪＩＲ ＳＥＴ”を
設定する場合と、設定する命令が異なる点を除いては全
く同じであるので、詳細な説明は省略する。
【００７０】UPDATE-IR 状態（Ｓ１３３）に遷移する
と、“ＪＤＲ ＳＥＴ”命令が、命令レジスタ５０７に
ロードされ、ラッチされる。ラッチされた命令は、並列
に出力されてデータ・レジスタ・セレクタ５０５に入力
され、データ・レジスタ内のＪＤＲ５０４が選択され
て、テスト・データ入力ＴＤＩとテスト・データ出力Ｔ
ＤＯの間にＪＤＲ５０４が接続されることになる。
と、“ＪＤＲ ＳＥＴ”命令が、命令レジスタ５０７に
ロードされ、ラッチされる。ラッチされた命令は、並列
に出力されてデータ・レジスタ・セレクタ５０５に入力
され、データ・レジスタ内のＪＤＲ５０４が選択され
て、テスト・データ入力ＴＤＩとテスト・データ出力Ｔ
ＤＯの間にＪＤＲ５０４が接続されることになる。
【００７１】Ｓ１３５〜Ｓ１４３は、ＪＤＲ５０４にシ
フト動作を行うことによってデータを設定するか、或い
はシステム論理回路からＪＤＲ５０４に転送されたデー
タをシフト動作によって読み出す場合の状態遷移を示し
ている。以下に、ＪＤＲ５０４にデータを設定して、シ
ステム論理回路内の所定の回路にデータを書き込む場合
の状態遷移について説明する。
フト動作を行うことによってデータを設定するか、或い
はシステム論理回路からＪＤＲ５０４に転送されたデー
タをシフト動作によって読み出す場合の状態遷移を示し
ている。以下に、ＪＤＲ５０４にデータを設定して、シ
ステム論理回路内の所定の回路にデータを書き込む場合
の状態遷移について説明する。
【００７２】SELECT-DR-SCAN状態（Ｓ１３５）を経て、
CAPTURE-DR状態（Ｓ１３６）に遷移すると、選択された
ＪＤＲ５０４に並列にデータがロードされる。しかし、
シフト動作を行ってＪＤＲ５０４にデータを設定する場
合には、このロードする動作は特に意味を持たない。
CAPTURE-DR状態（Ｓ１３６）に遷移すると、選択された
ＪＤＲ５０４に並列にデータがロードされる。しかし、
シフト動作を行ってＪＤＲ５０４にデータを設定する場
合には、このロードする動作は特に意味を持たない。
【００７３】SHIFT-DR状態（Ｓ１３７）に遷移すると、
ＪＤＲ５０４がテスト・データ入力ＴＤＩとテスト・デ
ータ出力ＴＤＯの間に接続され、テスト・クロック入力
ＴＣＫの立ち上がる毎にデータが１個ずつテスト・デー
タ出力ＴＤＯの方にシフトされ、ＪＤＲ５０４のシフト
レジスタの段数分だけ、シフト動作が繰り返される。
ＪＤＲ５０４がテスト・データ入力ＴＤＩとテスト・デ
ータ出力ＴＤＯの間に接続され、テスト・クロック入力
ＴＣＫの立ち上がる毎にデータが１個ずつテスト・デー
タ出力ＴＤＯの方にシフトされ、ＪＤＲ５０４のシフト
レジスタの段数分だけ、シフト動作が繰り返される。
【００７４】シフト動作の途中に、シフト動作を休止す
る必要がある時は、EXIT1-DR状態（Ｓ１３８）を経た
後、PAUSE-DR状態（Ｓ１３９）に遷移してシフト動作を
休止して、その間に他の処理を行う。そして、シフト動
作を再開する場合には、EXIT2-DR状態（Ｓ１４０）を経
て、再びSHIFT-DR状態（Ｓ１４１）へ遷移してシフト動
作を行う。
る必要がある時は、EXIT1-DR状態（Ｓ１３８）を経た
後、PAUSE-DR状態（Ｓ１３９）に遷移してシフト動作を
休止して、その間に他の処理を行う。そして、シフト動
作を再開する場合には、EXIT2-DR状態（Ｓ１４０）を経
て、再びSHIFT-DR状態（Ｓ１４１）へ遷移してシフト動
作を行う。
【００７５】シフト動作が終了後、EXIT1-DR状態（Ｓ１
４２）を経て、UPDATE-DR 状態（Ｓ１４３）に遷移す
る。UPDATE-DR 状態に遷移すると、ＪＤＲ５０４にシフ
トされたデータが、コマンド制御部内の実行処理部４０
４へ転送される。コマンド制御部内ではコマンドの解析
結果に従って、ＪＤＲ５０４から転送されたデータをシ
ステム論理回路内の所定の回路にデータが書き込まれる
という処理が行われる。
４２）を経て、UPDATE-DR 状態（Ｓ１４３）に遷移す
る。UPDATE-DR 状態に遷移すると、ＪＤＲ５０４にシフ
トされたデータが、コマンド制御部内の実行処理部４０
４へ転送される。コマンド制御部内ではコマンドの解析
結果に従って、ＪＤＲ５０４から転送されたデータをシ
ステム論理回路内の所定の回路にデータが書き込まれる
という処理が行われる。
【００７６】次に、ＪＤＲ５０４にシステム論理回路内
の状態を転送し、転送されたデータを読み出す場合につ
いて説明する。SELECT-DR-SCAN状態（Ｓ１３５）を経
て、CAPTURE-DR状態（Ｓ１３６）に遷移すると、選択さ
れたＪＤＲ５０４に並列にデータがロードされる。この
時、ロードされるデータは、コマンドで指定されたシス
テム論理回路内のレジスタ等の回路の信号状態である。
の状態を転送し、転送されたデータを読み出す場合につ
いて説明する。SELECT-DR-SCAN状態（Ｓ１３５）を経
て、CAPTURE-DR状態（Ｓ１３６）に遷移すると、選択さ
れたＪＤＲ５０４に並列にデータがロードされる。この
時、ロードされるデータは、コマンドで指定されたシス
テム論理回路内のレジスタ等の回路の信号状態である。
【００７７】SHIFT-DR状態（Ｓ１３７）に遷移すると、
ＪＤＲ５０４がテスト・データ入力ＴＤＩとテスト・デ
ータ出力ＴＤＯの間に接続され、テスト・クロック入力
ＴＣＫの立ち上がる毎にデータが１個ずつテスト・デー
タ出力ＴＤＯの方にシフトされ、ＪＤＲ５０４のシフト
レジスタの段数分だけ、シフト動作が繰り返される。従
って、シフトする毎にテスト・データ出力ＴＤＯを読み
出せば、システム論理回路内の状態を知ることが可能で
ある。以後の状態遷移Ｓ１３８〜Ｓ１４３は、ＪＤＲ５
０４にシフト動作を行うことによってデータを設定する
場合と同じであるので、説明は省略する。
ＪＤＲ５０４がテスト・データ入力ＴＤＩとテスト・デ
ータ出力ＴＤＯの間に接続され、テスト・クロック入力
ＴＣＫの立ち上がる毎にデータが１個ずつテスト・デー
タ出力ＴＤＯの方にシフトされ、ＪＤＲ５０４のシフト
レジスタの段数分だけ、シフト動作が繰り返される。従
って、シフトする毎にテスト・データ出力ＴＤＯを読み
出せば、システム論理回路内の状態を知ることが可能で
ある。以後の状態遷移Ｓ１３８〜Ｓ１４３は、ＪＤＲ５
０４にシフト動作を行うことによってデータを設定する
場合と同じであるので、説明は省略する。
【００７８】一連の処理が終了すれば、SELECT-DR-SCAN
状態（Ｓ１４５）、及びSELECT-IR-SCAN状態（Ｓ１４
６）を経て、TEST-LOGIC-RESET状態（Ｓ１４７）に遷移
し、システム論理の通常動作が可能になる。
状態（Ｓ１４５）、及びSELECT-IR-SCAN状態（Ｓ１４
６）を経て、TEST-LOGIC-RESET状態（Ｓ１４７）に遷移
し、システム論理の通常動作が可能になる。
【００７９】以上説明したように、ＪＴＡＧ回路を使用
して、試験状態にあるシステム論理回路内のレジスタ等
の回路にデータを設定したり、或いはシステム論理回路
内のレジスタ等の回路からデータを読み出すことが可能
になるが、試験状態中に限る訳ではなく、通常動作状態
中でもＪＴＡＧ回路を使用して、上述した処理を行うこ
とも可能であることは言うまでもない。
して、試験状態にあるシステム論理回路内のレジスタ等
の回路にデータを設定したり、或いはシステム論理回路
内のレジスタ等の回路からデータを読み出すことが可能
になるが、試験状態中に限る訳ではなく、通常動作状態
中でもＪＴＡＧ回路を使用して、上述した処理を行うこ
とも可能であることは言うまでもない。
【００８０】また、システム論理回路を制御するコマン
ドを格納するＪＩＲ５０３、及びシステム論理回路を制
御するデータを格納するＪＤＲ５０４は、何ビットのシ
フトレジスタ、ラッチ回路であっても良いことも言うま
でもない。
ドを格納するＪＩＲ５０３、及びシステム論理回路を制
御するデータを格納するＪＤＲ５０４は、何ビットのシ
フトレジスタ、ラッチ回路であっても良いことも言うま
でもない。
【００８１】更に、データを必要としないコマンドの場
合には、ＪＩＲ５０３のみの実行も可能である。
合には、ＪＩＲ５０３のみの実行も可能である。
【００８２】
【発明の効果】本発明によれば、ＳＣＩと本体装置内の
各基板との接続が、それぞれ５本のＴＡＰ信号のみで可
能となり、配線本数が大幅に削減された。
各基板との接続が、それぞれ５本のＴＡＰ信号のみで可
能となり、配線本数が大幅に削減された。
【００８３】また、従来ＳＣＩ内に必要であったＪＴＡ
Ｇ回路を制御するためのＪＴＡＧスキャン用インタフェ
ース、コマンドを発行するためのコマンド用インタフェ
ースの内、コマンド用インタフェースを削除することが
でき、ＳＣＩの回路規模を大幅に削減することが可能に
なった。
Ｇ回路を制御するためのＪＴＡＧスキャン用インタフェ
ース、コマンドを発行するためのコマンド用インタフェ
ースの内、コマンド用インタフェースを削除することが
でき、ＳＣＩの回路規模を大幅に削減することが可能に
なった。
【図１】本発明の原理を示すブロック図（その１）
【図２】本発明の原理を示すブロック図（その２）
【図３】本発明の原理を示すブロック図（その３）
【図４】各基板でのＬＳＩの接続を示す図
【図５】本発明のＪＴＡＧ回路の一実施例
【図６】システム論理回路内の試験箇所の一例を示す図
【図７】ＪＩＲ、ＪＤＲにそれぞれコマンド、データを
設定する時の状態遷移を示す図
設定する時の状態遷移を示す図
【図８】従来のＪＴＡＧ回路の構成を示す図
【図９】テスト論理の状態遷移を示す図
【図１０】従来の本体装置を検査する際の全体構成を示
す図
す図
２０１ バウンダリ・スキャン・レジスタ ２０２ バイパス・レジスタ ２０３ ＪＴＡＧ命令格納手段 ２０４ ＪＴＡＧデータ格納手段 ２０５ データ・レジスタ選択手段 ２０６ 切替手段１ ２０７ 命令レジスタ ２０８ 切替手段２ ２０９ ＴＡＰコントローラ ３０１ コマンド解析手段 ３０２ 実行処理手段 ３０３ システム論理回路内レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 一広 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 審査官 尾崎 淳史 (56)参考文献 特開 平５−164826（ＪＰ，Ａ) 特開 平４−211842（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G06F 11/22 330
Claims (10)
- 【請求項１】 通常動作を行うシステム論理回路と試験
を行う試験回路と該試験回路によって試験される試験論
理回路とを備える回路装置であって、 前記試験回路は、 前記システム論理回路を制御するためのコマンドまたは
前記試験回路自体を制御するコマンドを格納する命令格
納手段と、 前記システム論理回路内に設定されるデータまたは前記
試験論理回路内に設定されるデータを格納するデータ格
納手段と、 を少なくとも有し、 前記命令格納手段とデータ格納手段を制御するコントロ
ーラと、 前記命令格納手段に格納されたコマンドを解析するコマ
ンド解析手段と、 前記コマンド解析手段の解析結果に応じて、前記データ
格納手段に格納されたデータを前記システム論理回路内
あるいは試験論理回路内に設定する実行処理手段と を備
えたことを特徴とする回路装置。 - 【請求項２】 通常動作を行うシステム論理回路と試験
を行う試験回路と該試験回路によって試験される試験論
理回路とを備える回路装置を含むシステムであって、 前記試験回路は、 前記システム論理回路を制御するためのコマンドまたは
前記拭験回路自体を制御するコマンドを格納する命令格
納手段と、 前記システム論理回路内に設定されるデータまたは前記
試験論理回路内に設定されるデータを格納するデータ格
納手段と、 を少なくとも有し、 前記命令格納手段とデータ格納手段を制御するコントロ
ーラと、 前記命令格納手段に格納されたコマンドを解析するコマ
ンド解析手段と、 前記コマンド解析手段の解析結果に応じて、前記データ
格納手段に格納されたデータを前紀システム論理回路内
あるいは試験論理回路内に設定する実行処理手段とを含
み、 前記システムは、 複数の前記回路装置と、 を有することを特徴とするシステム論理回路と試験回路
回路を有する回路装置 を備えたシステム。 - 【請求項３】 前記命令格納手段は、コマンドをシフト
してラッチすること、 を特徴とする請求項１に記載の装置、又は請求項２に記
載のシステム。 - 【請求項４】 前記命令格納手段から前記コマンド解析
手段へのコマンドの転送は、前記コントローラ内のテス
ト論理の状態遷移が、コマンドの更新状態へ遷移した時
に行われること、 を特徴とする請求項１に記載の装置、又は請求項２に記
載のシステム。 - 【請求項５】 前記実行処理手段は、前記システム論理
回路内レジスタから前記データ格納手段へデータを転送
すること、 を特徴とする請求項１に記載の装置、又は請求項２に記
載のシステム。 - 【請求項６】 前記データ格納手段は、前記システム論
理回路内レジスタからデータが転送される際は、転送後
にラッチしてシフトすること、 を特徴とする請求項５に記載のシステム。 - 【請求項７】 前記システム論理回路内レジスタから前
記データ格納手段へのデータの転送は、前記コントロー
ラ内のテスト論理の状態遷移が、データの更新状態へ遷
移した時に行われること、 を特徴とする請求項５に記載のシステム。 - 【請求項８】 前記実行処理手段は、前記データ格納手
段から前記システム論理回路内レジスタへデータを転送
すること、 を特徴とする請求項１に記載の装置、又は請求項２に記
載のシステム。 - 【請求項９】 前記データ格納手段は、前記システム論
理回路内レジスタへデータを転送する際は、シフトして
ラッチした後に転送を行うこと、 を特徴とする請求項８に記載のシステム。 - 【請求項１０】前記データ格納手段から前記システム論
理回路内レジスタへのデータの転送は、前記コントロー
ラ内のテスト論理の状態遷移が、データの更新状態へ遷
移した時に行われること、 を特徴とする請求項８に記載のシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04670694A JP3333036B2 (ja) | 1994-03-17 | 1994-03-17 | 試験装置、試験装置を備えたシステムおよび試験方法 |
| EP95103342A EP0672910B1 (en) | 1994-03-17 | 1995-03-08 | System testing device and method using a JTAG circuit |
| DE69530949T DE69530949T2 (de) | 1994-03-17 | 1995-03-08 | Vorrichtung und Verfahren zum Testen eines Systems unter Verwendung eines JTAG-Schaltkreises |
| US08/902,950 US5781560A (en) | 1994-03-17 | 1997-07-30 | System testing device and method using JTAG circuit for testing high-package density printed circuit boards |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04670694A JP3333036B2 (ja) | 1994-03-17 | 1994-03-17 | 試験装置、試験装置を備えたシステムおよび試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07260883A JPH07260883A (ja) | 1995-10-13 |
| JP3333036B2 true JP3333036B2 (ja) | 2002-10-07 |
Family
ID=12754814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04670694A Expired - Fee Related JP3333036B2 (ja) | 1994-03-17 | 1994-03-17 | 試験装置、試験装置を備えたシステムおよび試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5781560A (ja) |
| EP (1) | EP0672910B1 (ja) |
| JP (1) | JP3333036B2 (ja) |
| DE (1) | DE69530949T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5949272A (en) * | 1997-06-12 | 1999-09-07 | International Business Machines Corporation | Bidirectional off-chip driver with receiver bypass |
| US5920765A (en) * | 1997-12-12 | 1999-07-06 | Naum; Michael | IC wafer-probe testable flip-chip architecture |
| US6408413B1 (en) * | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
| US6181004B1 (en) | 1999-01-22 | 2001-01-30 | Jerry D. Koontz | Digital signal processing assembly and test method |
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| US6813739B1 (en) * | 2000-04-04 | 2004-11-02 | Silicon Graphics, Inc. | Scan interface chip (SIC) system and method for scan testing electronic systems |
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| JP2003035751A (ja) * | 2001-07-25 | 2003-02-07 | Mitsubishi Electric Corp | 半導体集積回路の試験装置及び試験方法 |
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| KR100707297B1 (ko) | 2005-12-01 | 2007-04-12 | (주)알파칩스 | 시스템 버스를 이용한 제이티에이지 테스트 장치 |
| KR100715492B1 (ko) * | 2006-06-05 | 2007-05-07 | (주)엠씨티코리아 | 극미세 피치를 갖는 프로브유니트 및 이를 이용한프로브장치 |
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