JP2003035751A - 半導体集積回路の試験装置及び試験方法 - Google Patents
半導体集積回路の試験装置及び試験方法Info
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- JP2003035751A JP2003035751A JP2001224899A JP2001224899A JP2003035751A JP 2003035751 A JP2003035751 A JP 2003035751A JP 2001224899 A JP2001224899 A JP 2001224899A JP 2001224899 A JP2001224899 A JP 2001224899A JP 2003035751 A JP2003035751 A JP 2003035751A
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
【課題】 ＪＴＡＧ回路において、ＩＲの状態に左右さ
れないバイパス機能を実現することができる試験装置及
び試験方法を提供する。 【解決手段】 テストデータ入力に応じてロジックのテ
ストを行ない、テスト結果を貯えるＢＳＲ１１と、ＤＲ
１２と、テストデータ入力のバイパス機能を有するＴＲ
１６と、ＤＲ１２及びＴＲ１６に接続され、各レジスタ
の出力を選択的に取り出す第１のセレクタ１７と、テス
トデータ入力のバイパス機能を有するＢＲ１３と、動作
指令を与えるためのＩＲ１４と、ＢＳＲ１１及び第１の
セレクタ１７、ＢＲ１３並びにＩＲ１４に接続され、Ｉ
Ｒ１４によって選択制御される第２のセレクタ１８とを
有するＪＴＡＧ回路を各ロジックにそれぞれ設け、所定
のロジックの第２のセレクタ１８の出力を他の１つのロ
ジックの入力とするようにしたもの。
れないバイパス機能を実現することができる試験装置及
び試験方法を提供する。 【解決手段】 テストデータ入力に応じてロジックのテ
ストを行ない、テスト結果を貯えるＢＳＲ１１と、ＤＲ
１２と、テストデータ入力のバイパス機能を有するＴＲ
１６と、ＤＲ１２及びＴＲ１６に接続され、各レジスタ
の出力を選択的に取り出す第１のセレクタ１７と、テス
トデータ入力のバイパス機能を有するＢＲ１３と、動作
指令を与えるためのＩＲ１４と、ＢＳＲ１１及び第１の
セレクタ１７、ＢＲ１３並びにＩＲ１４に接続され、Ｉ
Ｒ１４によって選択制御される第２のセレクタ１８とを
有するＪＴＡＧ回路を各ロジックにそれぞれ設け、所定
のロジックの第２のセレクタ１８の出力を他の１つのロ
ジックの入力とするようにしたもの。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回
路、特に２つ以上の異なるロジック、例えばメモリコア
を有し、ＪＴＡＧ回路（Joint Test Action Group、合
同試験実施グループ基準にもとづく回路、以下同じ）を
組み込んだ半導体集積回路の試験装置及び試験方法に関
するものである。
路、特に２つ以上の異なるロジック、例えばメモリコア
を有し、ＪＴＡＧ回路（Joint Test Action Group、合
同試験実施グループ基準にもとづく回路、以下同じ）を
組み込んだ半導体集積回路の試験装置及び試験方法に関
するものである。
【０００２】
【従来の技術】図９は、従来のＪＴＡＧ回路を組み込ん
だ半導体集積回路の試験装置を示すブロック図で、同一
チップ上に搭載された半導体集積回路が２つの異なるロ
ジック（ロジック１及びロジック２）を有し、各ロジッ
クにそれぞれＪＴＡＧ回路が組み込まれた構成を示して
いる。この図において、１１はロジック１に組み込ま
れ、ＪＴＡＧ回路の要部を構成するバウンダリースキャ
ンレジスタ（Boundary Scan Register、以下ＢＳＲとい
う）で、従来のテストプローブと等価な機能を有し、ロ
ジック１のテスト結果を貯えるものである。１２はＪＴ
ＡＧ回路におけるデータレジスタ（Data Register、以
下ＤＲという）、１３は同じくバイパスレジスタ（Bypa
ss Register、以下ＢＲという）で、テストデータ入力
を出力側にバイパスして最短経路を形成するものであ
る。
だ半導体集積回路の試験装置を示すブロック図で、同一
チップ上に搭載された半導体集積回路が２つの異なるロ
ジック（ロジック１及びロジック２）を有し、各ロジッ
クにそれぞれＪＴＡＧ回路が組み込まれた構成を示して
いる。この図において、１１はロジック１に組み込ま
れ、ＪＴＡＧ回路の要部を構成するバウンダリースキャ
ンレジスタ（Boundary Scan Register、以下ＢＳＲとい
う）で、従来のテストプローブと等価な機能を有し、ロ
ジック１のテスト結果を貯えるものである。１２はＪＴ
ＡＧ回路におけるデータレジスタ（Data Register、以
下ＤＲという）、１３は同じくバイパスレジスタ（Bypa
ss Register、以下ＢＲという）で、テストデータ入力
を出力側にバイパスして最短経路を形成するものであ
る。
【０００３】１４は同じくインストラクションレジスタ
（Instruction Register、以下ＩＲという）で、図示し
ない周知のＴＡＰ（Test Access Port ）コントローラ
の命令ビットを読み込んでデコードするものである。１
５は上記各レジスタ１１〜１４に接続され、ＩＲ１４に
よって選択制御されていずれかのレジスタ出力を送出す
るセレクタ、２１はロジック２に組み込まれたＢＳＲ、
２２は同じくＤＲ、２３は同じくＢＲ、２４は同じくＩ
Ｒ、２５は同じくセレクタで、いずれもロジック１と同
様に構成されている。なお、ＴＤＩはＪＴＡＧ回路のテ
ストデータ入力信号、ＴＤＯは同じくＪＴＡＧ回路のテ
ストデータ出力信号で、ロジック１のセレクタ１５の出
力はロジック２に対する入力信号とされている。
（Instruction Register、以下ＩＲという）で、図示し
ない周知のＴＡＰ（Test Access Port ）コントローラ
の命令ビットを読み込んでデコードするものである。１
５は上記各レジスタ１１〜１４に接続され、ＩＲ１４に
よって選択制御されていずれかのレジスタ出力を送出す
るセレクタ、２１はロジック２に組み込まれたＢＳＲ、
２２は同じくＤＲ、２３は同じくＢＲ、２４は同じくＩ
Ｒ、２５は同じくセレクタで、いずれもロジック１と同
様に構成されている。なお、ＴＤＩはＪＴＡＧ回路のテ
ストデータ入力信号、ＴＤＯは同じくＪＴＡＧ回路のテ
ストデータ出力信号で、ロジック１のセレクタ１５の出
力はロジック２に対する入力信号とされている。
【０００４】このような構成において、各ロジック２回
のテスト及びテスト結果の読み出しを行なう場合の動作
を図１０に示すフローチャートを用いて説明する。先
ず、ステップＳ１でロジック１のテストモードを設定す
る。次に、ステップＳ２でロジック１の１回目のテスト
を実施し、ステップＳ３でそのテスト結果をＢＳＲ１１
に貯える。次いで、ステップＳ４でＢＳＲ１１に貯えら
れた１回目のテスト結果を読み出す。この読み出し信号
は、セレクタ１５を経てロジック２に入力され、ロジッ
ク２のＢＲ２３及びセレクタ２５を経てテストデータ出
力ＴＤＯに出力される。この場合、ロジック１のセレク
タ１５は、ＩＲ１４によってＢＳＲ１１のテスト結果を
選択するようにセットされ、ロジック２においては、セ
レクタ２５はＩＲ２４によってＢＲ２３を選択するよう
にセットされているものである。
のテスト及びテスト結果の読み出しを行なう場合の動作
を図１０に示すフローチャートを用いて説明する。先
ず、ステップＳ１でロジック１のテストモードを設定す
る。次に、ステップＳ２でロジック１の１回目のテスト
を実施し、ステップＳ３でそのテスト結果をＢＳＲ１１
に貯える。次いで、ステップＳ４でＢＳＲ１１に貯えら
れた１回目のテスト結果を読み出す。この読み出し信号
は、セレクタ１５を経てロジック２に入力され、ロジッ
ク２のＢＲ２３及びセレクタ２５を経てテストデータ出
力ＴＤＯに出力される。この場合、ロジック１のセレク
タ１５は、ＩＲ１４によってＢＳＲ１１のテスト結果を
選択するようにセットされ、ロジック２においては、セ
レクタ２５はＩＲ２４によってＢＲ２３を選択するよう
にセットされているものである。
【０００５】その後、ステップＳ５でロジック１の２回
目のテストが実施され、ステップＳ６でＢＳＲ１１にテ
スト結果が貯えられる。ステップＳ７で２回目のテスト
結果が読み出されるが、ＢＳＲ１１からのテスト結果信
号は、上述した１回目と同様に、ロジック２のＴＤＯに
出力される。次いで、ステップＳ８でロジック２のテス
トモードが設定され、ステップＳ９でロジック２の１回
目のテストが実施される。テスト結果はステップＳ１０
でＢＳＲ２１に貯えられ、ステップＳ１１でその結果が
読み出される。読み出し信号はＢＳＲ２１からセレクタ
２５を経てＴＤＯに出力される。この場合、セレクタ２
５はＩＲ２４によってＢＳＲ２１のテスト結果を選択す
るようにセットされている。その後、ステップＳ１２で
ロジック２の２回目のテストが実施され、ステップＳ１
３でテスト結果がＢＳＲ２１に貯えられる。次いで、ス
テップＳ１４でＢＳＲ２１のテスト結果を読み出す。読
み出し信号は１回目と同様に、セレクタ２５を経てＴＤ
Ｏに出力され、ステップＳ１５でテストを終了する。
目のテストが実施され、ステップＳ６でＢＳＲ１１にテ
スト結果が貯えられる。ステップＳ７で２回目のテスト
結果が読み出されるが、ＢＳＲ１１からのテスト結果信
号は、上述した１回目と同様に、ロジック２のＴＤＯに
出力される。次いで、ステップＳ８でロジック２のテス
トモードが設定され、ステップＳ９でロジック２の１回
目のテストが実施される。テスト結果はステップＳ１０
でＢＳＲ２１に貯えられ、ステップＳ１１でその結果が
読み出される。読み出し信号はＢＳＲ２１からセレクタ
２５を経てＴＤＯに出力される。この場合、セレクタ２
５はＩＲ２４によってＢＳＲ２１のテスト結果を選択す
るようにセットされている。その後、ステップＳ１２で
ロジック２の２回目のテストが実施され、ステップＳ１
３でテスト結果がＢＳＲ２１に貯えられる。次いで、ス
テップＳ１４でＢＳＲ２１のテスト結果を読み出す。読
み出し信号は１回目と同様に、セレクタ２５を経てＴＤ
Ｏに出力され、ステップＳ１５でテストを終了する。
【０００６】
【発明が解決しようとする課題】従来のＪＴＡＧ回路に
よる半導体集積回路のインサーキットテストは上述のよ
うに行なわれるが、テスト対象である２つのロジック
１、２が同時にテスト状態である場合には、一方のロジ
ック、例えばロジック１でＢＳＲ１１からテスト結果を
読み出している時は、ロジック２ではＢＲ２３が機能す
るようにされている。しかし、ＢＲ２３または１３は、
ＪＴＡＧ回路のＩＲ２４または１４が総て“１”である
状態で有効となるようにされているため、ＢＲ２３また
は１３を設定したロジックは、ＩＲ２４または１４でセ
ットされたテストモード（例えばRUNBIST）から抜ける
結果となり、複数回のテスト結果の読み出しを伴う各ロ
ジックの同時テストができなくなるという問題点があっ
た。
よる半導体集積回路のインサーキットテストは上述のよ
うに行なわれるが、テスト対象である２つのロジック
１、２が同時にテスト状態である場合には、一方のロジ
ック、例えばロジック１でＢＳＲ１１からテスト結果を
読み出している時は、ロジック２ではＢＲ２３が機能す
るようにされている。しかし、ＢＲ２３または１３は、
ＪＴＡＧ回路のＩＲ２４または１４が総て“１”である
状態で有効となるようにされているため、ＢＲ２３また
は１３を設定したロジックは、ＩＲ２４または１４でセ
ットされたテストモード（例えばRUNBIST）から抜ける
結果となり、複数回のテスト結果の読み出しを伴う各ロ
ジックの同時テストができなくなるという問題点があっ
た。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、ＩＲの状態に左右されないバ
イパス機能を実現することができる試験装置及び試験方
法を提供することを目的とする。
るためになされたもので、ＩＲの状態に左右されないバ
イパス機能を実現することができる試験装置及び試験方
法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路の試験装置は、２つ以上の異なるロジックを有す
る半導体集積回路にＪＴＡＧ回路を組み込み、各ロジッ
クのインサーキットテストを行なうことができるように
した半導体集積回路の試験装置において、テストデータ
入力に応じてロジックのテストを行ない、テスト結果を
貯えるＢＳＲと、ＤＲと、テストデータ入力のバイパス
機能を有する疑似バイパスレジスタ（Transfer Registe
r、以下ＴＲという）と、ＤＲ及びＴＲに接続され、各
レジスタの出力を選択的に取り出す第１のセレクタと、
テストデータ入力のバイパス機能を有するＢＲと、動作
指令を与えるためのＩＲと、ＢＳＲ及び第１のセレク
タ、ＢＲ並びにＩＲに接続され、ＩＲによって選択制御
される第２のセレクタとを有するＪＴＡＧ回路を各ロジ
ックにそれぞれ設け、所定のロジックの第２のセレクタ
の出力を他の１つのロジックの入力とするようにしたも
のである。
積回路の試験装置は、２つ以上の異なるロジックを有す
る半導体集積回路にＪＴＡＧ回路を組み込み、各ロジッ
クのインサーキットテストを行なうことができるように
した半導体集積回路の試験装置において、テストデータ
入力に応じてロジックのテストを行ない、テスト結果を
貯えるＢＳＲと、ＤＲと、テストデータ入力のバイパス
機能を有する疑似バイパスレジスタ（Transfer Registe
r、以下ＴＲという）と、ＤＲ及びＴＲに接続され、各
レジスタの出力を選択的に取り出す第１のセレクタと、
テストデータ入力のバイパス機能を有するＢＲと、動作
指令を与えるためのＩＲと、ＢＳＲ及び第１のセレク
タ、ＢＲ並びにＩＲに接続され、ＩＲによって選択制御
される第２のセレクタとを有するＪＴＡＧ回路を各ロジ
ックにそれぞれ設け、所定のロジックの第２のセレクタ
の出力を他の１つのロジックの入力とするようにしたも
のである。
【０００９】この発明に係る半導体集積回路の試験装置
は、また、ＴＲが、ＤＲによって第１のセレクタを選択
することにより制御されるようにしたものである。
は、また、ＴＲが、ＤＲによって第１のセレクタを選択
することにより制御されるようにしたものである。
【００１０】この発明に係る半導体集積回路の試験装置
は、また、ＴＲが、ＢＲと同じ構成とされているもので
ある。
は、また、ＴＲが、ＢＲと同じ構成とされているもので
ある。
【００１１】この発明に係る半導体集積回路の試験装置
は、また、ＴＲの入力側にセレクタを設け、バイパスさ
せるテストデータ入力と任意の情報とを選択的に入力し
得るようにしたものである。
は、また、ＴＲの入力側にセレクタを設け、バイパスさ
せるテストデータ入力と任意の情報とを選択的に入力し
得るようにしたものである。
【００１２】この発明に係る半導体集積回路の試験装置
は、また、ＴＲを複数ビットにし、各ビット毎にセレク
タを介してバイパスさせるテストデータ入力と任意の情
報とを選択的に入力し得るようにしたものである。
は、また、ＴＲを複数ビットにし、各ビット毎にセレク
タを介してバイパスさせるテストデータ入力と任意の情
報とを選択的に入力し得るようにしたものである。
【００１３】この発明に係る半導体集積回路の試験装置
は、また、２つ以上の異なるロジックを有する半導体集
積回路にＪＴＡＧ回路を組み込み、各ロジックのインサ
ーキットテストを行なうことができるようにした半導体
集積回路の試験装置において、テストデータ入力に応じ
て上記ロジックのテストを行ない、テスト結果を貯える
ＢＳＲと、ＤＲと、テストデータ入力のバイパス機能を
有するＴＲと、各レジスタに接続され、各レジスタの出
力を選択的に取り出す第１のセレクタとからなる制御ブ
ロックを各ロジックに対応して設け、更に、各ロジック
にＢＲ及びＩＲ並びにこれらのレジスタと第１のセレク
タとに接続され、ＩＲによって選択制御される第２のセ
レクタを設け、所定のロジックの第２のセレクタの出力
を他のロジックの入力とするようにしたものである。
は、また、２つ以上の異なるロジックを有する半導体集
積回路にＪＴＡＧ回路を組み込み、各ロジックのインサ
ーキットテストを行なうことができるようにした半導体
集積回路の試験装置において、テストデータ入力に応じ
て上記ロジックのテストを行ない、テスト結果を貯える
ＢＳＲと、ＤＲと、テストデータ入力のバイパス機能を
有するＴＲと、各レジスタに接続され、各レジスタの出
力を選択的に取り出す第１のセレクタとからなる制御ブ
ロックを各ロジックに対応して設け、更に、各ロジック
にＢＲ及びＩＲ並びにこれらのレジスタと第１のセレク
タとに接続され、ＩＲによって選択制御される第２のセ
レクタを設け、所定のロジックの第２のセレクタの出力
を他のロジックの入力とするようにしたものである。
【００１４】この発明に係る半導体集積回路の試験装置
は、また、２つ以上の異なるロジックを有する半導体集
積回路にＪＴＡＧ回路を組み込み、各ロジックのインサ
ーキットテストを行なうことができるようにした半導体
集積回路の試験装置において、テストデータ入力に応じ
て上記ロジックのテストを行ない、テスト結果を貯える
ＢＳＲと、ＤＲと、テストデータ入力のバイパス機能を
有するＴＲと、各レジスタに接続され、各レジスタの出
力を選択的に取り出す第１のセレクタとからなる制御ブ
ロックを各ロジックに対応して設け、所定の制御ブロッ
クの第１のセレクタの出力を他の制御ブロックの入力に
すると共に、各制御ブロックに共通のＢＲ及びＩＲ並び
に各制御ブロックとＢＲとＩＲとに接続され、ＩＲによ
って選択制御される第２のセレクタを設け、ＪＴＡＧ回
路を構成するようにしたものである。
は、また、２つ以上の異なるロジックを有する半導体集
積回路にＪＴＡＧ回路を組み込み、各ロジックのインサ
ーキットテストを行なうことができるようにした半導体
集積回路の試験装置において、テストデータ入力に応じ
て上記ロジックのテストを行ない、テスト結果を貯える
ＢＳＲと、ＤＲと、テストデータ入力のバイパス機能を
有するＴＲと、各レジスタに接続され、各レジスタの出
力を選択的に取り出す第１のセレクタとからなる制御ブ
ロックを各ロジックに対応して設け、所定の制御ブロッ
クの第１のセレクタの出力を他の制御ブロックの入力に
すると共に、各制御ブロックに共通のＢＲ及びＩＲ並び
に各制御ブロックとＢＲとＩＲとに接続され、ＩＲによ
って選択制御される第２のセレクタを設け、ＪＴＡＧ回
路を構成するようにしたものである。
【００１５】この発明に係る半導体集積回路の試験方法
は、上述した各構成の試験装置を用いて半導体集積回路
のインサーキットテストを行なうようにしたものであ
る。
は、上述した各構成の試験装置を用いて半導体集積回路
のインサーキットテストを行なうようにしたものであ
る。
【００１６】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の構成を示すブロック図である。この図におい
て、図９と同一または相当部分には同一符号を付して説
明を省略する。図９と異なる点は、ＢＲ１３、２３に代
わるＴＲを設け、ＴＲをＤＲ１２、２２によって制御す
るようにした点である。即ち、図１において、１６はロ
ジック１のＪＴＡＧ回路を構成するＴＲで、ＢＲ１３と
同じ構成とされ、テストデータ入力信号ＴＤＩを出力側
にバイパスさせる機能を有するものである。１７はＴＲ
１６とＤＲ１２に接続された第１のセレクタで、ＤＲ１
２によって選択制御されるものである。また、１８は第
２のセレクタで、ＢＳＲ１１、第１のセレクタ１７の出
力端子、ＢＲ１３、及びＩＲ１４に接続され、図９と同
様に、ＩＲ１４によって選択制御され、出力がロジック
２に対する入力信号とされている。また、２６はロジッ
ク２に組み込まれたＴＲ、２７は同じく第１のセレク
タ、２８は同じく第２のセレクタで、いずれもロジック
１と同様に構成され、第２のセレクタ２８の出力はテス
トデータ出力信号とされる。
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の構成を示すブロック図である。この図におい
て、図９と同一または相当部分には同一符号を付して説
明を省略する。図９と異なる点は、ＢＲ１３、２３に代
わるＴＲを設け、ＴＲをＤＲ１２、２２によって制御す
るようにした点である。即ち、図１において、１６はロ
ジック１のＪＴＡＧ回路を構成するＴＲで、ＢＲ１３と
同じ構成とされ、テストデータ入力信号ＴＤＩを出力側
にバイパスさせる機能を有するものである。１７はＴＲ
１６とＤＲ１２に接続された第１のセレクタで、ＤＲ１
２によって選択制御されるものである。また、１８は第
２のセレクタで、ＢＳＲ１１、第１のセレクタ１７の出
力端子、ＢＲ１３、及びＩＲ１４に接続され、図９と同
様に、ＩＲ１４によって選択制御され、出力がロジック
２に対する入力信号とされている。また、２６はロジッ
ク２に組み込まれたＴＲ、２７は同じく第１のセレク
タ、２８は同じく第２のセレクタで、いずれもロジック
１と同様に構成され、第２のセレクタ２８の出力はテス
トデータ出力信号とされる。
【００１７】このような構成において、図９と同様に、
各ロジック２回のテスト及びテスト結果読み出しを行な
う場合の動作を図２に示すフローチャートを用いて説明
する。先ず、ステップＳ２１で、ロジック１及びロジッ
ク２のテストモードを設定する。次に、ステップＳ２２
でロジック１及びロジック２の１回目のテストを実施
し、ステップＳ２３でそれぞれのテスト結果をＢＳＲ１
１及び２１に貯える。次いで、ステップＳ２４でＢＳＲ
１１に貯えられたロジック１の１回目のテスト結果を読
み出す。この読み出し信号は、ＩＲ１４によってＢＳＲ
１１を選択している第２のセレクタ１８を経てロジック
２に入力される。ロジック２ではＤＲ２２によって第１
のセレクタ２７がＴＲ２６を選択し、ＩＲ２４によって
第２のセレクタ２８が第１のセレクタ２７の出力を選択
しているため、ロジック１からのテスト結果信号はロジ
ック２のＴＲ２６及び第１のセレクタ２７、更に、第２
のセレクタ２８を経てテストデータ出力ＴＤＯに出力さ
れる。
各ロジック２回のテスト及びテスト結果読み出しを行な
う場合の動作を図２に示すフローチャートを用いて説明
する。先ず、ステップＳ２１で、ロジック１及びロジッ
ク２のテストモードを設定する。次に、ステップＳ２２
でロジック１及びロジック２の１回目のテストを実施
し、ステップＳ２３でそれぞれのテスト結果をＢＳＲ１
１及び２１に貯える。次いで、ステップＳ２４でＢＳＲ
１１に貯えられたロジック１の１回目のテスト結果を読
み出す。この読み出し信号は、ＩＲ１４によってＢＳＲ
１１を選択している第２のセレクタ１８を経てロジック
２に入力される。ロジック２ではＤＲ２２によって第１
のセレクタ２７がＴＲ２６を選択し、ＩＲ２４によって
第２のセレクタ２８が第１のセレクタ２７の出力を選択
しているため、ロジック１からのテスト結果信号はロジ
ック２のＴＲ２６及び第１のセレクタ２７、更に、第２
のセレクタ２８を経てテストデータ出力ＴＤＯに出力さ
れる。
【００１８】次に、ステップＳ２５でＢＳＲ２１に貯え
られたロジック２の１回目のテスト結果を読み出す。こ
の時、ロジック２では、ＩＲ２４によって第２のセレク
タ２８がＢＳＲ２１を選択しているため、読み出し信号
は第２のセレクタ２８を経てテストデータ出力ＴＤＯに
出力される。その後、ステップＳ２６でロジック１及び
ロジック２の２回目のテストが実施され、ステップＳ２
７でＢＳＲ１１及び２１にそれぞれのテスト結果が貯え
られる。次に、ステップＳ２８でロジック１の２回目の
テスト結果が読み出されるが、ＢＳＲ１１からのテスト
結果信号は、上述した１回目と同様の経路でロジック２
のＴＤＯに出力される。また、ステップＳ２９でロジッ
ク２の２回目のテスト結果が読み出されるが、ＢＳＲ２
１からのテスト結果信号も１回目と同じ経路でＴＤＯに
出力され、ステップＳ３０でテストを終了する。
られたロジック２の１回目のテスト結果を読み出す。こ
の時、ロジック２では、ＩＲ２４によって第２のセレク
タ２８がＢＳＲ２１を選択しているため、読み出し信号
は第２のセレクタ２８を経てテストデータ出力ＴＤＯに
出力される。その後、ステップＳ２６でロジック１及び
ロジック２の２回目のテストが実施され、ステップＳ２
７でＢＳＲ１１及び２１にそれぞれのテスト結果が貯え
られる。次に、ステップＳ２８でロジック１の２回目の
テスト結果が読み出されるが、ＢＳＲ１１からのテスト
結果信号は、上述した１回目と同様の経路でロジック２
のＴＤＯに出力される。また、ステップＳ２９でロジッ
ク２の２回目のテスト結果が読み出されるが、ＢＳＲ２
１からのテスト結果信号も１回目と同じ経路でＴＤＯに
出力され、ステップＳ３０でテストを終了する。
【００１９】この実施の形態では、ＤＲ１２、２２によ
ってＴＲ１６、２６を選択制御するようにしているた
め、ＩＲ１４、２４の状態に左右されないバイパス機能
を実現することができる。また、図９に示す従来の試験
装置では、ＩＲ１４、２４によってＢＲ１３、２３を選
択制御していたため、ロジック１のテスト結果読み出し
でロジック２のＢＲ２３を機能させた後、ロジック２の
テストを行なう場合には、図１０のステップＳ８に示す
ように、再度テストモードを設定する必要があったが、
実施の形態１では、ＴＲ１６、２６のバイパス機能を利
用するため、ロジック２がテストモードから抜けること
がなく、フローの簡略化を図ることができる。従って、
図２のフローチャートにも示すように、複数回のテスト
結果の読み出しを伴う複数ロジックの同時テストが可能
となり、テストの時間短縮を図ることができる。
ってＴＲ１６、２６を選択制御するようにしているた
め、ＩＲ１４、２４の状態に左右されないバイパス機能
を実現することができる。また、図９に示す従来の試験
装置では、ＩＲ１４、２４によってＢＲ１３、２３を選
択制御していたため、ロジック１のテスト結果読み出し
でロジック２のＢＲ２３を機能させた後、ロジック２の
テストを行なう場合には、図１０のステップＳ８に示す
ように、再度テストモードを設定する必要があったが、
実施の形態１では、ＴＲ１６、２６のバイパス機能を利
用するため、ロジック２がテストモードから抜けること
がなく、フローの簡略化を図ることができる。従って、
図２のフローチャートにも示すように、複数回のテスト
結果の読み出しを伴う複数ロジックの同時テストが可能
となり、テストの時間短縮を図ることができる。
【００２０】実施の形態２．次に、この発明の実施の形
態２を図にもとづいて説明する。図３は、実施の形態２
の要部を構成するＴＲ１６、２６の構成と、それに対す
る信号の経路を示すブロック図である。即ち、図３にお
いて、１６、２６は図１におけるロジック１のＴＲ１６
またはロジック２のＴＲ２６を示すものである。３０は
ＴＲ１６、２６の入力側に設けられた第３のセレクタ
で、一方の入力であるPass-Dataは図１におけるテスト
データ入力ＴＤＩと直結し、バイパスさせるテストデー
タが入力され、他方の入力であるIN-Dataは各ロジック
における任意の情報、例えばメモリコアのパスあるいは
フェイル信号などを入力するための端子であり、図示し
ないＴＡＰコントローラのSHIFT DR信号によって選択制
御されるものである。即ち、各ロジックに固有の情報を
IN-Dataを経てＴＲ１６、２６に付加することができる
ようにしたものである。
態２を図にもとづいて説明する。図３は、実施の形態２
の要部を構成するＴＲ１６、２６の構成と、それに対す
る信号の経路を示すブロック図である。即ち、図３にお
いて、１６、２６は図１におけるロジック１のＴＲ１６
またはロジック２のＴＲ２６を示すものである。３０は
ＴＲ１６、２６の入力側に設けられた第３のセレクタ
で、一方の入力であるPass-Dataは図１におけるテスト
データ入力ＴＤＩと直結し、バイパスさせるテストデー
タが入力され、他方の入力であるIN-Dataは各ロジック
における任意の情報、例えばメモリコアのパスあるいは
フェイル信号などを入力するための端子であり、図示し
ないＴＡＰコントローラのSHIFT DR信号によって選択制
御されるものである。即ち、各ロジックに固有の情報を
IN-Dataを経てＴＲ１６、２６に付加することができる
ようにしたものである。
【００２１】図４は、ＴＡＰコントローラの状態遷移と
対応させた波形図を示すものであるが、（ｂ）に示すよ
うに、SHIFT-DR信号が入ることによって図３における第
３のセレクタ３０がIN-Dataを選択するため、（ｅ）に
示すIN-Dataの情報が（ｆ）に示すように、ＴＤＯに現
われ、テストデータ入力であるPass-Dataと共に読み出
すことができる。
対応させた波形図を示すものであるが、（ｂ）に示すよ
うに、SHIFT-DR信号が入ることによって図３における第
３のセレクタ３０がIN-Dataを選択するため、（ｅ）に
示すIN-Dataの情報が（ｆ）に示すように、ＴＤＯに現
われ、テストデータ入力であるPass-Dataと共に読み出
すことができる。
【００２２】実施の形態３．次に、この発明の実施の形
態３を図にもとづいて説明する。図５は、実施の形態３
の要部を構成するＴＲ１６、２６の構成と、それに対す
る信号の経路を示すブロック図である。なお、図５にお
けるＴＲの符号は、一例としてロジック１に対応させて
表示している。即ち、図５において、１６（１）、１６
（２）……１６（Ｎ）は、複数ビットのＴＲ、３０
（１）、３０（２）……３０（Ｎ）は、それぞれ各ＴＲ
１６（１）、１６（２）……１６（Ｎ）の入力側に設け
られた第３のセレクタで、各セレクタの機能及び入力信
号等は実施の形態２における第３のセレクタ３０と同等
である。図６は、図４と同様に、ＴＡＰコントローラの
状態遷移と対応させた波形図を示すもので、IN-Dataと
して（ｅ１）〜（ｅＮ）に示す複数の任意情報が準備さ
れ、（ｂ）に示すように、SHIFT-DR信号が入ることによ
って、図５における各ビットの第３のセレクタ３０
（１）〜３０（Ｎ）が順次IN-Dataを選択するため、
（ｅ１）〜（ｅＮ）に示すIN-Dataの情報が（ｆ）に示
すように、順次ＴＤＯに現われ、テストデータ入力であ
るPass-Dataと共に読み出すことができる。
態３を図にもとづいて説明する。図５は、実施の形態３
の要部を構成するＴＲ１６、２６の構成と、それに対す
る信号の経路を示すブロック図である。なお、図５にお
けるＴＲの符号は、一例としてロジック１に対応させて
表示している。即ち、図５において、１６（１）、１６
（２）……１６（Ｎ）は、複数ビットのＴＲ、３０
（１）、３０（２）……３０（Ｎ）は、それぞれ各ＴＲ
１６（１）、１６（２）……１６（Ｎ）の入力側に設け
られた第３のセレクタで、各セレクタの機能及び入力信
号等は実施の形態２における第３のセレクタ３０と同等
である。図６は、図４と同様に、ＴＡＰコントローラの
状態遷移と対応させた波形図を示すもので、IN-Dataと
して（ｅ１）〜（ｅＮ）に示す複数の任意情報が準備さ
れ、（ｂ）に示すように、SHIFT-DR信号が入ることによ
って、図５における各ビットの第３のセレクタ３０
（１）〜３０（Ｎ）が順次IN-Dataを選択するため、
（ｅ１）〜（ｅＮ）に示すIN-Dataの情報が（ｆ）に示
すように、順次ＴＤＯに現われ、テストデータ入力であ
るPass-Dataと共に読み出すことができる。
【００２３】この実施の形態では、上述のように、各ロ
ジックに固有の任意情報を各ビット毎に付加し得るよう
にしたため、実施の形態２に比してＮ倍の情報を得るこ
とができる。
ジックに固有の任意情報を各ビット毎に付加し得るよう
にしたため、実施の形態２に比してＮ倍の情報を得るこ
とができる。
【００２４】実施の形態４．次に、この発明の実施の形
態４を図にもとづいて説明する。図７及び図８は、実施
の形態４の構成を示すブロック図である。これらの図に
おいて、図１と同一または相当部分には同一符号を付し
て説明を省略する。図７において、Ｂ１はロジック１の
ＢＳＲ１１、ＴＲ１６及びＤＲ１２並びにこれらの各レ
ジスタに接続され、ＤＲ１２によって選択制御されるセ
レクタ３７で構成される第１の制御ブロック、３８はセ
レクタ３７、ＢＲ１３及びＩＲ１４に接続され、ＩＲ１
４によって選択制御されるセレクタ、Ｂ２は同じくロジ
ック２のＢＳＲ２１、ＴＲ２６及びＤＲ２２並びにこれ
らの各レジスタに接続され、ＤＲ２２によって選択制御
されるセレクタ４７で構成される第２の制御ブロック、
４８はセレクタ４７、ＢＲ２３及びＩＲ２４に接続さ
れ、ＩＲ２４によって選択制御されるセレクタである。
態４を図にもとづいて説明する。図７及び図８は、実施
の形態４の構成を示すブロック図である。これらの図に
おいて、図１と同一または相当部分には同一符号を付し
て説明を省略する。図７において、Ｂ１はロジック１の
ＢＳＲ１１、ＴＲ１６及びＤＲ１２並びにこれらの各レ
ジスタに接続され、ＤＲ１２によって選択制御されるセ
レクタ３７で構成される第１の制御ブロック、３８はセ
レクタ３７、ＢＲ１３及びＩＲ１４に接続され、ＩＲ１
４によって選択制御されるセレクタ、Ｂ２は同じくロジ
ック２のＢＳＲ２１、ＴＲ２６及びＤＲ２２並びにこれ
らの各レジスタに接続され、ＤＲ２２によって選択制御
されるセレクタ４７で構成される第２の制御ブロック、
４８はセレクタ４７、ＢＲ２３及びＩＲ２４に接続さ
れ、ＩＲ２４によって選択制御されるセレクタである。
【００２５】この実施の形態は、制御ブロックＢ１、Ｂ
２を各ロジック毎に設けることにより、ＪＴＡＧ回路と
各ロジックとを分離したもので、このような構成とする
ことにより、例えば図８に示すような構成が可能とな
る。図８において、ＪＣは１つのＪＴＡＧ回路で制御ブ
ロックＢとＢＲ３３とＩＲ３４と、これらに接続されＩ
Ｒ３４によって選択制御されるセレクタ５８とから構成
され、制御ブロックＢは更に、矢印で示す部分に詳細構
成を示すように、ロジック１に対応する制御ブロックＢ
１と、ロジック２に対応する制御ブロックＢ２とから構
成されている。従って、ＢＲ３３とＩＲ３４及びセレク
タ５８は、両ブロックＢ１、Ｂ２に共通の構成要素とし
て機能する。このような構成とすることにより、１つの
ＪＴＡＧ回路で複数のロジックの同時テストが可能とな
るものである。
２を各ロジック毎に設けることにより、ＪＴＡＧ回路と
各ロジックとを分離したもので、このような構成とする
ことにより、例えば図８に示すような構成が可能とな
る。図８において、ＪＣは１つのＪＴＡＧ回路で制御ブ
ロックＢとＢＲ３３とＩＲ３４と、これらに接続されＩ
Ｒ３４によって選択制御されるセレクタ５８とから構成
され、制御ブロックＢは更に、矢印で示す部分に詳細構
成を示すように、ロジック１に対応する制御ブロックＢ
１と、ロジック２に対応する制御ブロックＢ２とから構
成されている。従って、ＢＲ３３とＩＲ３４及びセレク
タ５８は、両ブロックＢ１、Ｂ２に共通の構成要素とし
て機能する。このような構成とすることにより、１つの
ＪＴＡＧ回路で複数のロジックの同時テストが可能とな
るものである。
【００２６】
【発明の効果】この発明に係る半導体集積回路の試験装
置および試験方法は、テストデータ入力に応じてロジッ
クのテストを行ない、テスト結果を貯えるＢＳＲと、Ｄ
Ｒと、テストデータ入力のバイパス機能を有するＴＲ
と、ＤＲ及びＴＲに接続され、各レジスタの出力を選択
的に取り出す第１のセレクタと、テストデータ入力のバ
イパス機能を有するＢＲと、動作指令を与えるためのＩ
Ｒと、ＢＳＲ及び第１のセレクタ、ＢＲ並びにＩＲに接
続され、ＩＲによって選択制御される第２のセレクタと
を有するＪＴＡＧ回路を各ロジックにそれぞれ設け、所
定のロジックの第２のセレクタの出力を他の１つのロジ
ックの入力とするようにしたため、ＩＲの状態に左右さ
れないバイパス機能を実現することができる。また、バ
イパス機能を使用した後、再度テストモードを設定する
ことなくテストを行なうことができるため、テストフロ
ーの簡略化と複数回のテスト結果読み出しを伴う複数ロ
ジックの同時テストを行なうことができるため、テスト
の時間短縮を図ることができる。
置および試験方法は、テストデータ入力に応じてロジッ
クのテストを行ない、テスト結果を貯えるＢＳＲと、Ｄ
Ｒと、テストデータ入力のバイパス機能を有するＴＲ
と、ＤＲ及びＴＲに接続され、各レジスタの出力を選択
的に取り出す第１のセレクタと、テストデータ入力のバ
イパス機能を有するＢＲと、動作指令を与えるためのＩ
Ｒと、ＢＳＲ及び第１のセレクタ、ＢＲ並びにＩＲに接
続され、ＩＲによって選択制御される第２のセレクタと
を有するＪＴＡＧ回路を各ロジックにそれぞれ設け、所
定のロジックの第２のセレクタの出力を他の１つのロジ
ックの入力とするようにしたため、ＩＲの状態に左右さ
れないバイパス機能を実現することができる。また、バ
イパス機能を使用した後、再度テストモードを設定する
ことなくテストを行なうことができるため、テストフロ
ーの簡略化と複数回のテスト結果読み出しを伴う複数ロ
ジックの同時テストを行なうことができるため、テスト
の時間短縮を図ることができる。
【００２７】この発明に係る半導体集積回路の試験装置
および試験方法は、また、ＴＲの入力側にセレクタを設
け、バイパスさせるテストデータ入力と任意の情報とを
選択的に入力し得るようにしたため、ロジック固有の情
報、例えばメモリコアのパスあるいはフェイル信号を付
加することができ、ＢＳＲ出力の読み出しと同時に種々
のメモリコア特有の情報を読み出すことができる。ま
た、ＴＲを複数ビットにすれば、Ｎ倍の固有情報を得る
ことができる。
および試験方法は、また、ＴＲの入力側にセレクタを設
け、バイパスさせるテストデータ入力と任意の情報とを
選択的に入力し得るようにしたため、ロジック固有の情
報、例えばメモリコアのパスあるいはフェイル信号を付
加することができ、ＢＳＲ出力の読み出しと同時に種々
のメモリコア特有の情報を読み出すことができる。ま
た、ＴＲを複数ビットにすれば、Ｎ倍の固有情報を得る
ことができる。
【００２８】この発明に係る半導体集積回路の試験装置
および試験方法は、また、テストデータ入力に応じて上
記ロジックのテストを行ない、テスト結果を貯えるＢＳ
Ｒと、ＤＲと、テストデータ入力のバイパス機能を有す
るＴＲと、各レジスタに接続され、各レジスタの出力を
選択的に取り出す第１のセレクタとからなる制御ブロッ
クを各ロジックに対応して設け、所定の制御ブロックの
第１のセレクタの出力を他の制御ブロックの入力にする
と共に、各制御ブロックに共通のＢＲ及びＩＲ並びに各
制御ブロックとＢＲとＩＲとに接続され、ＩＲによって
選択制御される第２のセレクタを設け、ＪＴＡＧ回路を
構成するようにしたため、１つのＪＴＡＧ回路で複数の
ロジックの同時テストを行なうことが可能となる。
および試験方法は、また、テストデータ入力に応じて上
記ロジックのテストを行ない、テスト結果を貯えるＢＳ
Ｒと、ＤＲと、テストデータ入力のバイパス機能を有す
るＴＲと、各レジスタに接続され、各レジスタの出力を
選択的に取り出す第１のセレクタとからなる制御ブロッ
クを各ロジックに対応して設け、所定の制御ブロックの
第１のセレクタの出力を他の制御ブロックの入力にする
と共に、各制御ブロックに共通のＢＲ及びＩＲ並びに各
制御ブロックとＢＲとＩＲとに接続され、ＩＲによって
選択制御される第２のセレクタを設け、ＪＴＡＧ回路を
構成するようにしたため、１つのＪＴＡＧ回路で複数の
ロジックの同時テストを行なうことが可能となる。
【図１】 この発明の実施の形態１の構成を示すブロッ
ク図である。
ク図である。
【図２】 実施の形態１のテスト動作を示すフローチャ
ートである。
ートである。
【図３】 この発明の実施の形態２の要部の構成を示す
ブロック図である。
ブロック図である。
【図４】 実施の形態２におけるＴＡＰコントローラの
状態遷移と対応させた波形図である。
状態遷移と対応させた波形図である。
【図５】 この発明の実施の形態３の要部の構成を示す
ブロック図である。
ブロック図である。
【図６】 実施の形態３におけるＴＡＰコントローラの
状態遷移と対応させた波形図である。
状態遷移と対応させた波形図である。
【図７】 この発明の実施の形態４の構成を示すブロッ
ク図である。
ク図である。
【図８】 この発明の実施の形態４の詳細構成を示すブ
ロック図である。
ロック図である。
【図９】 従来のＪＴＡＧ回路を組み込んだ半導体集積
回路の試験装置を示すブロック図である。
回路の試験装置を示すブロック図である。
【図１０】 従来の試験装置のテスト動作を示すフロー
チャートである。
チャートである。
１１、２１ ＢＳＲ、 １２、２２ ＪＴＡＧ回路の
ＤＲ、 １３、２３ＪＴＡＧ回路のＢＲ、 １４、
２４ ＪＴＡＧ回路のＩＲ、 １６、２６ＪＴＡＧ回
路のＴＲ、 １７、１８、２７，２８、３０、３７、
３８，４７、４８、５８ セレクタ、 Ｂ、Ｂ１、Ｂ
２ 制御ブロック。
ＤＲ、 １３、２３ＪＴＡＧ回路のＢＲ、 １４、
２４ ＪＴＡＧ回路のＩＲ、 １６、２６ＪＴＡＧ回
路のＴＲ、 １７、１８、２７，２８、３０、３７、
３８，４７、４８、５８ セレクタ、 Ｂ、Ｂ１、Ｂ
２ 制御ブロック。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 松尾 幸和
兵庫県伊丹市瑞原四丁目１番地 菱電セミ
コンダクタシステムエンジニアリング株式
会社内
(72)発明者 名倉 義博
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 2G132 AA01 AA08 AC15 AK23
5F038 DT08 EZ20
Claims (8)
- 【請求項１】 ２つ以上の異なるロジックを有する半導
体集積回路にＪＴＡＧ回路を組み込み、上記各ロジック
のインサーキットテストを行なうことができるようにし
た半導体集積回路の試験装置において、テストデータ入
力に応じて上記ロジックのテストを行ない、テスト結果
を貯えるバウンダリースキャンレジスタと、データレジ
スタと、上記テストデータ入力のバイパス機能を有する
疑似バイパスレジスタと、上記データレジスタ及び疑似
バイパスレジスタに接続され、各レジスタの出力を選択
的に取り出す第１のセレクタと、上記テストデータ入力
のバイパス機能を有するバイパスレジスタと、動作指令
を与えるためのインストラクションレジスタと、上記バ
ウンダリースキャンレジスタ及び第１のセレクタ、バイ
パスレジスタ並びにインストラクションレジスタに接続
され、上記インストラクションレジスタによって選択制
御される第２のセレクタとを有するＪＴＡＧ回路を上記
各ロジックにそれぞれ設け、所定のロジックの第２のセ
レクタの出力を他の１つのロジックの入力とするように
したことを特徴とする半導体集積回路の試験装置。 - 【請求項２】 上記疑似バイパスレジスタは、上記デー
タレジスタによって第１のセレクタを選択することによ
り制御されることを特徴とする請求項１記載の半導体集
積回路の試験装置。 - 【請求項３】 上記疑似バイパスレジスタは、上記バイ
パスレジスタと同じ構成とされていることを特徴とする
請求項１または請求項２記載の半導体集積回路の試験装
置。 - 【請求項４】 上記疑似バイパスレジスタの入力側にセ
レクタを設け、バイパスさせるテストデータ入力と任意
の情報とを選択的に入力し得るようにしたことを特徴と
する請求項１〜請求項３のいずれか１項記載の半導体集
積回路の試験装置。 - 【請求項５】 上記疑似バイパスレジスタを複数ビット
にし、各ビット毎にセレクタを介してバイパスさせるテ
ストデータ入力と任意の情報とを選択的に入力し得るよ
うにしたことを特徴とする請求項１〜請求項３のいずれ
か１項記載の半導体集積回路の試験装置。 - 【請求項６】 ２つ以上の異なるロジックを有する半導
体集積回路にＪＴＡＧ回路を組み込み、上記各ロジック
のインサーキットテストを行なうことができるようにし
た半導体集積回路の試験装置において、テストデータ入
力に応じて上記ロジックのテストを行ない、テスト結果
を貯えるバウンダリースキャンレジスタと、データレジ
スタと、上記テストデータ入力のバイパス機能を有する
疑似バイパスレジスタと、上記各レジスタに接続され、
各レジスタの出力を選択的に取り出す第１のセレクタと
からなる制御ブロックを各ロジックに対応して設け、更
に、各ロジックにバイパスレジスタ及びインストラクシ
ョンレジスタ並びにこれらのレジスタと第１のセレクタ
とに接続され、上記インストラクションレジスタによっ
て選択制御される第２のセレクタを設け、所定のロジッ
クの第２のセレクタの出力を他のロジックの入力とする
ようにしたことを特徴とする半導体集積回路の試験装
置。 - 【請求項７】 ２つ以上の異なるロジックを有する半導
体集積回路にＪＴＡＧ回路を組み込み、上記各ロジック
のインサーキットテストを行なうことができるようにし
た半導体集積回路の試験装置において、テストデータ入
力に応じて上記ロジックのテストを行ない、テスト結果
を貯えるバウンダリースキャンレジスタと、データレジ
スタと、上記テストデータ入力のバイパス機能を有する
疑似バイパスレジスタと、上記各レジスタに接続され、
各レジスタの出力を選択的に取り出す第１のセレクタと
からなる制御ブロックを各ロジックに対応して設け、所
定の制御ブロックの第１のセレクタの出力を他の制御ブ
ロックの入力にすると共に、上記各制御ブロックに共通
のバイパスレジスタ及びインストラクションレジスタ並
びに上記各制御ブロックとバイパスレジスタとインスト
ラクションレジスタとに接続され、上記インストラクシ
ョンレジスタによって選択制御される第２のセレクタを
設け、上記ＪＴＡＧ回路を構成するようにしたことを特
徴とする半導体集積回路の試験装置。 - 【請求項８】 請求項１〜請求項７のいずれか１項記載
の半導体集積回路の試験装置によって半導体集積回路の
インサーキットテストを行なうようにしたことを特徴と
する半導体集積回路の試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224899A JP2003035751A (ja) | 2001-07-25 | 2001-07-25 | 半導体集積回路の試験装置及び試験方法 |
| US10/084,338 US20030023913A1 (en) | 2001-07-25 | 2002-02-28 | Testing device of semiconductor integrated circuit and test method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224899A JP2003035751A (ja) | 2001-07-25 | 2001-07-25 | 半導体集積回路の試験装置及び試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003035751A true JP2003035751A (ja) | 2003-02-07 |
Family
ID=19057984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001224899A Withdrawn JP2003035751A (ja) | 2001-07-25 | 2001-07-25 | 半導体集積回路の試験装置及び試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030023913A1 (ja) |
| JP (1) | JP2003035751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520980A (ja) * | 2004-11-22 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 集積回路及びマルチｔａｐ集積回路を試験する方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100370264C (zh) * | 2003-07-28 | 2008-02-20 | 华为技术有限公司 | 一种自动识别电路板类型的方法 |
| CN100427964C (zh) * | 2003-08-04 | 2008-10-22 | 华为技术有限公司 | 一种电路板的边界扫描测试方法 |
| US7552360B2 (en) | 2005-03-21 | 2009-06-23 | Texas Instruments Incorporated | Debug and test system with format select register circuitry |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3333036B2 (ja) * | 1994-03-17 | 2002-10-07 | 富士通株式会社 | 試験装置、試験装置を備えたシステムおよび試験方法 |
-
2001
- 2001-07-25 JP JP2001224899A patent/JP2003035751A/ja not_active Withdrawn
-
2002
- 2002-02-28 US US10/084,338 patent/US20030023913A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520980A (ja) * | 2004-11-22 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 集積回路及びマルチｔａｐ集積回路を試験する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030023913A1 (en) | 2003-01-30 |
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