JPH06201798A - テスト補助回路 - Google Patents

テスト補助回路

Info

Publication number
JPH06201798A
JPH06201798A JP4358756A JP35875692A JPH06201798A JP H06201798 A JPH06201798 A JP H06201798A JP 4358756 A JP4358756 A JP 4358756A JP 35875692 A JP35875692 A JP 35875692A JP H06201798 A JPH06201798 A JP H06201798A
Authority
JP
Japan
Prior art keywords
circuit
scan path
control signal
digital data
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4358756A
Other languages
English (en)
Inventor
Hideshi Maeno
秀史 前野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4358756A priority Critical patent/JPH06201798A/ja
Publication of JPH06201798A publication Critical patent/JPH06201798A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【目的】 制御信号およびその制御信号が供給される制
御信号線を簡略化したテスト補助回路を得ることであ
る。 【構成】 スキャンパス回路のシフトレジスタに記憶さ
れたディジタルデータにより第２のディジタルデータを
生成し出力する組み合わせ回路３と、１種類である制御
信号が供給されたときにはその制御信号により切替信号
を生成し出力し、また上記制御信号が解除されていると
きには上記組み合わせ回路から出力される第２のディジ
タルデータにより上記切替信号を生成し出力するゲート
回路４とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、たとえばＲＡＭやＲ
ＯＭなどの半導体集積回路のテストを行なうためのテス
ト補助回路に関し、特にそのテスト補助回路に供給する
制御信号や制御信号線を簡略化できるテスト補助回路に
関するものである。
【０００２】
【従来の技術】図６は特開平４−２１１８４２号公報に
示された、従来のテスト補助回路の構成を示すブロック
図である。
【０００３】このテスト補助回路５１は、スキャンパス
回路５２とリセット機能付ラッチ回路５３とマルチプレ
クサ回路５４を備えている。
【０００４】スキャンパス回路５２は、図示していない
シリアルデータ入力端子およびシリアルデータ出力端子
を備えた直列シフトレジスタにより構成されている。
【０００５】リセット機能付ラッチ回路５３は、リセッ
ト信号が与えられるとＱ出力端子が‘Ｌ’レベルとな
り、またイネーブル信号が与えられるとデータ入力端子
Ｄに供給されるデータが出力端子Ｑから出力される。
【０００６】マルチプレクサ回路５４では、前記リセッ
ト機能付ラッチ回路５３の出力端子Ｑから‘Ｌ’レベル
の信号が図示していない切替制御端子に供給されると、
内部に構成されているスイッチを「０」側に切り替え、
スキャンパス回路５２のシリアルデータ出力端子から出
力されるデータを選択する。またリセット機能付ラッチ
回路５３の出力端子Ｑから‘Ｈ’レベルの信号が切替制
御端子に供給されるとマルチプレクサ回路５４は内部に
構成されているスイッチを「１」側に切り替え、スキャ
ンパス回路５２のシリアルデータ入力端子に供給される
データを選択する。
【０００７】図７は、ＲＡＭあるいはＲＯＭなどの回路
ブロック５５ａ，５５ｂ，５５ｃを試験するために３つ
の同一のテスト補助回路５１を回路ブロック５５ａ，５
５ｂ，５５ｃに夫々接続したときの回路図である。
【０００８】この場合、夫々のテスト補助回路５１は互
いにシリアルに接続されており、さらにリセット信号や
イネーブル信号が夫々のテスト補助回路５１に共通に与
えられるように構成されている。
【０００９】次に動作について説明する。
【００１０】図６に示すテスト補助回路５１にリセット
信号が与えられるとテスト補助回路５１のリセット機能
付ラッチ回路５３がリセットされ、マルチプレクサ回路
５４の切替制御端子には‘Ｌ’レベルの信号が供給され
る。
【００１１】この結果、マルチプレクサ回路５４は内部
に構成されているスイッチを「０」側に切り替え、スキ
ャンパス回路５２のシリアルデータ出力端子から出力さ
れるデータを取り込む。
【００１２】従って、図７に示すような回路構成にして
リセット信号を与えると、テスト補助回路５１には共通
にリセット信号が与えられる結果、夫々のテスト補助回
路５１のスキャンパス回路５２が直列に接続されること
になり、この状態でスキャンパス回路５２のデータのシ
フトを行なうと、全てのテスト補助回路５１のスキャン
パス回路５２に対して任意のデータを設定したり、夫々
のスキャンパス回路５２が保持しているデータをすべて
読み出すことが出来る。
【００１３】次に、図７のテスト補助回路５１にイネー
ブル信号を与えると、各テスト補助回路５１のスキャン
パス回路５２のシリアルデータ出力端子からリセット機
能付ラッチ回路５３のデータ入力端子Ｄに出力されるデ
ータがリセット機能付ラッチ回路５３に読み込まれ、さ
らにそのリセット機能付ラッチ回路５３の出力端子Ｑか
らマルチプレクサ回路５４の切替制御端子に供給され
る。
【００１４】テスト補助回路５１夫々のマルチプレクサ
回路５４の切替制御端子に順次供給されるデータは、ス
キャンパス回路５２に保持されたディジタルデータであ
るから、このデータの“０”と“１”に応じてマルチプ
レクサ回路５４の内部に構成されているスイッチがスキ
ャンパス回路５２のシリアルデータ出力端子側あるいは
スキャンパス回路５２のシリアルデータ入力端子側に切
り替えられる。
【００１５】この結果、マルチプレクサ回路５４の切替
制御端子に供給されるデータが“０”のときにはスキャ
ンパス回路５２から出力されるデータがマルチプレクサ
回路５４を介して出力され、またマルチプレクサ回路５
４の切替制御端子に供給されるデータが“１”のときに
はスキャンパス回路５２のシリアルデータ入力端子に与
えられるデータがマルチプレクサ回路５４を介して出力
され、この場合はテスト補助回路に入力されるシリアル
データは当該テスト補助回路をバイパスする。
【００１６】このように、供給されるリセット信号やイ
ネーブル信号により各テスト補助回路から出力されるデ
ータは夫々異なったパターンに設定できる。
【００１７】そして、図７に示す３つの回路ブロック５
５ａ，５５ｂ，５５ｃの内、特定の回路ブロックをテス
トしようとするときには、３つのシリアルに接続された
テスト補助回路５１のうちで無関係なテスト補助回路を
バイパス状態にして不必要なシフト動作を無くしテスト
時間を短縮する。
【００１８】
【発明が解決しようとする課題】従来のテスト補助回路
は以上のように構成されているので、スキャンパス回路
５２に入力されるシリアルデータあるいはスキャンパス
回路５２から出力されるシリアルデータのいずれかを選
択し、不必要なシフト動作を無くしテスト時間を短縮し
たり、各テスト補助回路から出力されるデータを夫々異
なったパターンに設定したりするためには、リセット信
号とイネーブル信号の２種類の制御信号が必要であり、
これらの制御信号を供給するためのリセット信号線やイ
ネーブル信号線が混雑する問題点があった。
【００１９】この発明は上記のような問題点を解消する
ためになされたもので、テスト補助回路に入力されるシ
リアルデータがスキャンパス回路をバイパスするか否か
を１種類の制御信号により制御できるようにして、制御
信号や制御信号線を簡略化したテスト補助回路を得るこ
とを目的とする。
【００２０】
【課題を解決するための手段】請求項１の発明に係るテ
スト補助回路は、スキャンパス回路のシフトレジスタに
記憶されたディジタルデータにより第２のディジタルデ
ータを生成し出力する組み合わせ回路と、１種類である
制御信号が供給されたときにはその制御信号により切替
信号を生成し出力し、また上記制御信号が解除されてい
るときには上記組み合わせ回路から出力される第２のデ
ィジタルデータにより上記切替信号を生成し出力するゲ
ート回路とを備え、上記スキャンパス回路に入力される
シリアルデータあるいは上記スキャンパス回路から出力
されるシリアルデータのいずれかを上記切替信号により
データ切替回路で切り替えて出力するようにしたもので
ある。
【００２１】請求項２の発明に係るテスト補助回路は、
スキャンパス回路のシフトレジスタに記憶されたディジ
タルデータを基に組み合わせ回路が生成し出力する第２
のディジタルデータを１種類である制御信号により記憶
し出力する記憶回路と、上記制御信号が供給されたとき
にはその制御信号により切替信号を生成し出力し、また
上記制御信号が解除されているときには上記記憶回路が
記憶している上記第２のディジタルデータにより切替信
号を生成し出力するゲート回路とを備え、上記スキャン
パス回路に入力されるシリアルデータあるいは上記スキ
ャンパス回路から出力されるシリアルデータのいずれか
を上記切替信号によりデータ切替回路で切り替えて出力
するようにしたものである。
【００２２】請求項３の発明に係るテスト補助回路は、
１種類である制御信号が供給されたときにはその制御信
号により切替信号を生成し出力し、また上記制御信号が
解除されているときにはスキャンパス回路から出力され
るシリアルデータにより上記切替信号を生成し出力する
ゲート回路を備え、上記スキャンパス回路に入力される
シリアルデータあるいは上記スキャンパス回路から出力
されるシリアルデータのいずれかを上記切替信号により
データ切替回路で切り替えて出力するようにしたもので
ある。
【００２３】請求項４の発明に係るテスト補助回路は、
スキャンパス回路から出力されるシリアルデータを１種
類である制御信号により記憶し出力する記憶回路と、上
記制御信号が供給されたときにはその制御信号により切
替信号を生成し出力し、また上記制御信号が解除されて
いるときには上記記憶回路が記憶しているディジタルデ
ータにより切替信号を生成し出力するゲート回路とを備
え、上記スキャンパス回路に入力されるシリアルデータ
あるいは上記スキャンパス回路から出力されるシリアル
データのいずれかを上記切替信号によりデータ切替回路
で切り替えて出力するようにしたものである。
【００２４】
【作用】請求項１の発明におけるテスト補助回路は、１
種類である制御信号がゲート回路に供給されると、その
供給された制御信号により切替信号が生成され、この切
替信号によりスキャンパス回路に入力されるシリアルデ
ータあるいは上記スキャンパス回路から出力されるシリ
アルデータのいずれかが選択されて出力される。
【００２５】一方、ゲート回路に供給される上記制御信
号が解除されると、組み合わせ回路から出力される第２
のディジタルデータにより上記切替信号が生成され、こ
の切替信号によりスキャンパス回路に入力されるシリア
ルデータあるいは上記スキャンパス回路から出力される
シリアルデータのいずれかが選択されて出力される。
【００２６】従って、上記制御信号が供給されたときに
はスキャンパス回路から出力されるシリアルデータを選
択するようにしておくと、このテスト補助回路に入力さ
れたシリアルデータは上記制御信号が供給されることに
よりスキャンパス回路を介してテスト補助回路から出力
される。また上記制御信号が解除されたときにはスキャ
ンパス回路に入力されるシリアルデータを選択するよう
に上記第２のディジタルデータを設定しておけば、テス
ト補助回路に入力されたシリアルデータはスキャンパス
回路をバイパスし、そのままこのテスト補助回路から出
力されることになる。
【００２７】このように、上記スキャンパス回路に入力
されるシリアルデータあるいはスキャンパス回路から出
力されるシリアルデータの選択を１種類である制御信号
により行なうことができ、制御信号線を簡略化したテス
ト補助回路を得ることが可能となる。
【００２８】請求項２の発明におけるテスト補助回路
は、１種類である制御信号がゲート回路と記憶回路に与
えられると、記憶回路は与えられた制御信号により組み
合わせ回路から出力される第２のディジタルデータを保
持すると同時に出力する状態になる一方、ゲート回路は
上記制御信号により切替信号を生成し、この切替信号に
よりスキャンパス回路に入力されるシリアルデータある
いは上記スキャンパス回路から出力されるシリアルデー
タが選択されてテスト補助回路から出力される。
【００２９】また、上記制御信号が解除されると、上記
記憶回路が保持し出力しているデータにより上記切替信
号が生成され、この切替信号によりスキャンパス回路に
入力されるシリアルデータあるいは上記スキャンパス回
路から出力されるシリアルデータのいずれかが選択され
て出力される。
【００３０】従って、上記制御信号が供給されたときに
はスキャンパス回路から出力されるシリアルデータを選
択するようにしておくと、このテスト補助回路に入力さ
れたシリアルデータは上記制御信号が供給されることに
よりスキャンパス回路を介してテスト補助回路から出力
される。また上記制御信号が解除されたときには、スキ
ャンパス回路に入力されるシリアルデータを選択するよ
うに上記記憶回路が保持しているデータを設定すれば、
テスト補助回路に入力されたシリアルデータはスキャン
パス回路をバイパスし、そのままこのテスト補助回路か
ら出力されることになる。
【００３１】このように、上記スキャンパス回路に入力
されるシリアルデータあるいはスキャンパス回路から出
力されるシリアルデータの選択を１種類である制御信号
により行なうことができ、制御信号線を簡略化したテス
ト補助回路を得ることが可能となる。
【００３２】請求項３の発明におけるテスト補助回路
は、１種類である制御信号がゲート回路に供給される
と、その供給された制御信号により切替信号が生成さ
れ、この切替信号によりスキャンパス回路に入力される
シリアルデータあるいは上記スキャンパス回路から出力
されるシリアルデータのいずれかが選択されて出力され
る。
【００３３】一方、ゲート回路に供給される上記制御信
号が解除されると、上記スキャンパス回路から出力され
るシリアルデータにより上記切替信号が生成され、この
切替信号によりスキャンパス回路に入力されるシリアル
データあるいは上記スキャンパス回路から出力されるシ
リアルデータのいずれかが選択されて出力される。
【００３４】従って、上記制御信号が供給されたときに
はスキャンパス回路から出力されるシリアルデータを選
択するようにしておくと、このテスト補助回路に入力さ
れたシリアルデータは上記制御信号が供給されることに
よりスキャンパス回路を介してテスト補助回路から出力
される。また上記制御信号が解除されたときにはスキャ
ンパス回路に入力されるシリアルデータを選択するよう
にそのスキャンパス回路から出力されるシリアルデータ
を設定しておけば、テスト補助回路に入力されたシリア
ルデータはスキャンパス回路をバイパスし、そのままこ
のテスト補助回路から出力されることになる。
【００３５】このように、上記スキャンパス回路に入力
されるシリアルデータあるいはスキャンパス回路から出
力されるシリアルデータの選択を１種類である制御信号
により行なうことができ、制御信号線を簡略化したテス
ト補助回路を得ることが可能となる。
【００３６】請求項４の発明におけるテスト補助回路
は、１種類である制御信号がゲート回路と記憶回路に与
えられると、記憶回路は与えられた制御信号によりスキ
ャンパス回路から出力されるシリアルデータを保持する
と同時に出力する状態になる一方、ゲート回路は上記制
御信号により切替信号を生成し、この切替信号によりス
キャンパス回路に入力されるシリアルデータあるいは上
記スキャンパス回路から出力されるシリアルデータが選
択されてテスト補助回路から出力される。
【００３７】また、上記制御信号が解除されると、上記
記憶回路が保持しているデータにより上記切替信号が生
成されゲート回路から出力され、この切替信号によりス
キャンパス回路に入力されるシリアルデータあるいは上
記スキャンパス回路から出力されるシリアルデータのい
ずれかが選択されて出力される。
【００３８】従って、上記制御信号が供給されたときに
はスキャンパス回路から出力されるシリアルデータを選
択するようにしておくと、このテスト補助回路に入力さ
れたシリアルデータは上記制御信号が供給されることに
よりスキャンパス回路を介してテスト補助回路から出力
される。また上記制御信号が解除されたときには、スキ
ャンパス回路に入力されるシリアルデータを選択するよ
うに上記記憶回路が保持しているデータが設定されてい
れば、テスト補助回路に入力されたシリアルデータはス
キャンパス回路をバイパスし、そのままこのテスト補助
回路から出力されることになる。
【００３９】このように、上記スキャンパス回路に入力
されるシリアルデータあるいはスキャンパス回路から出
力されるシリアルデータの選択を１種類である制御信号
により行なうことができ、制御信号線を簡略化したテス
ト補助回路を得ることが可能となる。
【００４０】
【実施例】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの実施例のテスト補助回路の構成を示す
ブロック図である。
【００４１】このテスト補助回路は、半導体集積回路の
試験を容易にするためにその半導体集積回路に内蔵され
る回路であり、図１に示すようにスキャンパス回路２と
組み合わせ回路３とアンドゲート４（ゲート回路）とマ
ルチプレクサ回路５（データ切替回路）を備えている。
【００４２】スキャンパス回路２は図示していないシリ
アルデータ入力端子およびシリアルデータ出力端子を備
えた直列シフトレジスタにより構成されている。
【００４３】組み合わせ回路３は、パラレル入力／シリ
アル出力の回路であり、前記スキャンパス回路２が保持
しているディジタルデータをパラレルに読み込んで加工
するロジック回路から構成されている。
【００４４】また、アンドゲート４の一方の入力端子に
はリセット信号線が接続されている。
【００４５】マルチプレクサ回路５は、図示していない
切替制御端子にアンドゲート４から‘Ｌ’レベルの信号
が供給されると内部に構成されているスイッチを「０」
側に切り替え、スキャンパス回路２のシリアルデータ出
力端子から出力されるシリアルデータを選択する。また
アンドゲート４から‘Ｈ’レベルの信号が切替制御端子
に供給されるとマルチプレクサ回路５は内部に構成され
ているスイッチを「１」側に切り替え、スキャンパス回
路５のシリアルデータ入力端子に供給されるシリアルデ
ータを選択する。
【００４６】図２は、ＲＡＭあるいはＲＯＭなどの回路
ブロック６ａ，６ｂ，６ｃを試験するために３つのテス
ト補助回路１ａ，１ｂ，１ｃを前記回路ブロック６ａ，
６ｂ，６ｃに夫々接続したときの回路図である。これら
テスト補助回路１ａ，１ｂ，１ｃは、夫々図１に示した
テスト補助回路１と同一に構成されている。
【００４７】テスト補助回路１ａ，１ｂ，１ｃは互いに
シリアルに接続されており、さらにリセット信号が夫々
のテスト補助回路１ａ，１ｂ，１ｃに共通あるいは夫々
独立して与えられるように構成されている。
【００４８】次に動作について説明する。
【００４９】図１に示すテスト補助回路に‘Ｌ’レベル
のリセット信号が与えられるとテスト補助回路のアンド
ゲート４の出力は‘Ｌ’レベルとなり、マルチプレクサ
回路５の切替制御端子にこの‘Ｌ’レベルの信号が供給
される。
【００５０】この結果、マルチプレクサ回路５は内部に
構成されているスイッチを「０」側に切り替え、スキャ
ンパス回路２のシリアルデータ出力端子から出力される
シリアルデータを選択する。
【００５１】従って、図２に示すような回路構成では、
夫々のテスト補助回路１ａ，１ｂ，１ｃのスキャンパス
回路２が直列に接続されることになり、この状態でスキ
ャンパス回路２のデータのシフトを行なうと、全てのテ
スト補助回路のスキャンパス回路２に対して任意のデー
タを設定したり、夫々のスキャンパス回路２が保持して
いるデータをすべて読み出すことが出来る。
【００５２】次に、リセット信号を解除するとアンドゲ
ート４では、組み合わせ回路３のシリアルデータ出力を
マルチプレクサ回路５の切替制御端子に順次供給する。
【００５３】マルチプレクサ回路５の切替制御端子に順
次供給されるシリアルデータ出力の“１”と“０”に応
じてマルチプレクサ回路５の内部に構成されているスイ
ッチがスキャンパス回路２のシリアルデータ出力端子側
あるいはスキャンパス回路２のシリアルデータ入力端子
側に切り替えられる。
【００５４】この結果、マルチプレクサ回路５の切替制
御端子に供給されるデータが“０”のときにはスキャン
パス回路２に保持されているデータがそのままマルチプ
レクサ回路５を介して出力され、またマルチプレクサ回
路５の切替制御端子に供給されるデータが“１”のとき
にはスキャンパス回路２のシリアルデータ入力端子に与
えられるシリアルデータがスキャンパス回路２をバイパ
スしてマルチプレクサ回路５を介して出力されることに
なる。
【００５５】このようにして、各テスト補助回路１ａ，
１ｂ，１ｃから出力されるシリアルデータはテスト補助
回路にリセット信号を与えるかあるいは与えないかに応
じて夫々異なったパターンに設定できる。
【００５６】図２に示す３つの回路ブロック６ａ，６
ｂ，６ｃの内、特定の回路ブロック６ｂをテストしよう
とするときには、上記特定の回路ブロックに対応するテ
スト補助回路を除き、他の全てのテスト補助回路のスキ
ャンパス回路２をシリアルデータがバイパスするように
して、不必要なシフト動作を無くしテスト時間を短縮す
る。
【００５７】実施例２．図３は、この実施例のテスト補
助回路の構成を示す回路図であり、図３において図１と
同一または相当の部分については同一の符号を付し説明
を省略する。
【００５８】図３において、１１は記憶回路であり、エ
ッジトリガタイプのＤフリップフロックにより構成され
ている。
【００５９】この記憶回路１１は、‘Ｌ’レベルのリセ
ット信号の立ち上がりエッジにより組み合わせ回路３か
らデータ入力端子Ｄに出力されるシリアルデータの読み
込みを行ない、読み込んだデータを出力端子Ｑから出力
する。
【００６０】次に動作について説明する。
【００６１】図３に示すテスト補助回路１に‘Ｌ’レベ
ルのリセット信号が与えられると、アンドゲート４は
‘Ｌ’レベルの信号をマルチプレクサ回路５の切替制御
端子に出力する。
【００６２】この結果、マルチプレクサ回路５は内部に
構成されているスイッチを「０」側に切り替え、スキャ
ンパス回路２のシリアルデータ出力端子から出力される
シリアルデータを選択する。
【００６３】従って、前記テスト補助回路１と同一のテ
スト補助回路１ａ，１ｂ，１ｃと、これらのテスト補助
回路１ａ，１ｂ，１ｃによりテストされる回路ブロック
６ａ，６ｂ，６ｃとが図２に示すように構成されている
状態でテスト補助回路の夫々にリセット信号が与えられ
ると、アンドゲート４の出力は‘Ｌ’レベルとなりマル
チプレクサ回路５はスイッチを「０」側に切り替えるた
め夫々のテスト補助回路１ａ，１ｂ，１ｃのスキャンパ
ス回路が直列に接続されることになり、この状態でスキ
ャンパス回路２のデータのシフトを行なうと、全てのテ
スト補助回路のスキャンパス回路２に対して任意のデー
タを設定したり、夫々のスキャンパス回路２が保持して
いるデータをすべて読み出すことが出来ることになる。
【００６４】次に、リセット信号を解除すると、このリ
セット信号の立ち上がりエッジにより記憶回路１１は組
み合わせ回路３から出力されるデータを読み込み出力端
子Ｑから出力し、マルチプレクサ回路５の切替制御端子
に供給する。
【００６５】マルチプレクサ回路５は、切替制御端子に
供給されるデータすなわち組み合わせ回路３から出力さ
れたデータの“０”あるいは“１”に応じてマルチプレ
クサ回路５の内部に構成されているスイッチがスキャン
パス回路２のシリアルデータ出力端子側あるいはスキャ
ンパス回路２のシリアルデータ入力端子側に切り替わ
る。
【００６６】この結果、マルチプレクサ回路５の切替制
御端子に供給されるデータが“０”のときには、スキャ
ンパス回路２に入力されたシリアルデータはそのままマ
ルチプレクサ回路５を介して出力され、またマルチプレ
クサ回路５の切替制御端子に供給されるデータが“１”
のときには、スキャンパス回路２のシリアルデータ入力
端子に与えられるシリアルデータはスキャンパス回路２
をバイパスしマルチプレクサ回路５を介して出力される
ことになる。
【００６７】このように各テスト補助回路から出力され
るシリアルデータのパターンは、夫々のテスト補助回路
にリセット信号を与えるかあるいは与えていたリセット
信号を解除するかに応じて夫々異なったパターンに設定
できる。
【００６８】この結果、テスト補助回路を図２に示すよ
うに接続したときには、夫々のテスト補助回路のスキャ
ンパス回路が保持するディジタルデータを夫々異なった
パターンに設定したり、スキャンパス回路２が保持する
データを全て読み出すことが出来る。
【００６９】従って、図２に示す３つの回路ブロックの
内、特定の回路ブロックをテストしようとするときに
は、その特定の回路ブロックに対応するテスト補助回路
を除き、他の全てのテスト補助回路のスキャンパス回路
をシリアルデータがバイパスするようにして、不必要な
シフト動作を無くしテスト時間を短縮することができ
る。
【００７０】実施例３．なお、図１と図３に示した実施
例１および実施例２の組み合わせ回路３は、スキャンパ
ス回路２が保持しているデータを加工するロジック回路
から構成するようにしたが、図４に示すように、スキャ
ンパス回路から出力されるシリアルデータを直接アンド
ゲート４の一方の入力端子に加えてもよい。
【００７１】実施例４．また、図５に示すようにスキャ
ンパス回路から出力されるシリアルデータを記憶回路１
１のデータ入力端子Ｄに直接加えるようにしてもよい。
【００７２】
【発明の効果】以上のようにこの請求項１の発明によれ
ば、１種類である制御信号が供給されたときにはその制
御信号により切替信号を生成し出力し、また上記制御信
号が解除されているときには、スキャンパス回路に保持
されたデータから組み合わせ回路が生成した第２のディ
ジタルデータにより切替信号を生成し出力するゲート回
路を設け、リセット信号やイネーブル信号など複数の制
御信号を用いることなく、１種類である制御信号を与え
るか否かに応じて生成される切替信号によりテスト補助
回路に入力されるシリアルデータがスキャンパス回路を
迂回するか否かを制御できるように構成したので、制御
信号およびその制御信号線が簡略化されたテスト補助回
路が得られる効果がある。
【００７３】請求項２の発明によれば、１種類である制
御信号が供給されたときにはその制御信号により切替信
号を生成し出力し、また上記制御信号が解除されている
ときには、記憶回路が保持している組み合わせ回路が生
成した第２のディジタルデータにより切替信号を生成し
出力するゲート回路を設け、リセット信号やイネーブル
信号など複数の制御信号を用いることなく、１種類であ
る制御信号を与えるか否かに応じて生成される切替信号
によりテスト補助回路に入力されるシリアルデータがス
キャンパス回路を迂回するか否かを制御できるように構
成したので、制御信号およびその制御信号線が簡略化さ
れたテスト補助回路が得られる効果がある。
【００７４】請求項３の発明によれば、１種類である制
御信号が供給されたときにはその制御信号により切替信
号を生成し出力し、また上記制御信号が解除されている
ときには、スキャンパス回路から出力されるシリアルデ
ータにより切替信号を生成し出力するゲート回路を設
け、リセット信号やイネーブル信号など複数の制御信号
を用いることなく、１種類である制御信号を与えるか否
かに応じて生成される切替信号によりテスト補助回路に
入力されるシリアルデータがスキャンパス回路を迂回す
るか否かを制御できるように構成したので、制御信号お
よびその制御信号線が簡略化されたテスト補助回路が得
られる効果がある。
【００７５】請求項４の発明によれば、１種類である制
御信号が供給されるときにはその制御信号により切替信
号を生成し出力し、また上記制御信号が解除されている
ときには、記憶回路が保持しているスキャンパス回路か
ら出力されたシリアルデータにより切替信号を生成し出
力するゲート回路を設け、リセット信号やイネーブル信
号など複数の制御信号を用いることなく、１種類である
制御信号を与えるか否かに応じて生成される切替信号に
よりテスト補助回路に入力されるシリアルデータがスキ
ャンパス回路を迂回するか否かを制御できるように構成
したので、制御信号およびその制御信号線が簡略化され
たテスト補助回路が得られる効果がある。
【図面の簡単な説明】
【図１】請求項１の発明の一実施例によるテスト補助回
路を示す回路図である。
【図２】請求項１の発明の一実施例によるテスト補助回
路と被テスト回路ブロックの接続を示す配線図である。
【図３】請求項２の発明の一実施例によるテスト補助回
路を示す回路図である。
【図４】請求項３の発明の一実施例によるテスト補助回
路を示す回路図である。
【図５】請求項４の発明の一実施例によるテスト補助回
路を示す回路図である。
【図６】従来のテスト補助回路を示すブロック図であ
る。
【図７】従来のテスト補助回路と被テスト回路ブロック
の接続を示す配線図である。
【符号の説明】
１，１ａ〜１ｃ テスト補助回路 ２ スキャンパス回路 ３ 組み合わせ回路 ４ アンドゲート（ゲート回路） ５ マルチプレクサ回路（データ切替回路） １１ 記憶回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ディジタルデータが入力され記憶される
    と共にその記憶されたディジタルデータを読み出すこと
    のできるシフトレジスタからなるスキャンパス回路と、
    そのスキャンパス回路に記憶されたディジタルデータに
    より第２のディジタルデータを生成し出力する組み合わ
    せ回路と、上記スキャンパス回路に入力されるディジタ
    ルデータあるいは上記スキャンパス回路から出力される
    ディジタルデータのいずれかを切替信号により選択し出
    力するデータ切替回路と、１種類である制御信号が供給
    されているときにはその制御信号により上記切替信号を
    生成し出力し、あるいはその制御信号が解除されている
    ときには上記組み合わせ回路から出力される第２のディ
    ジタルデータにより上記切替信号を生成し出力するゲー
    ト回路とを備えたテスト補助回路。
  2. 【請求項２】 ディジタルデータが入力され記憶される
    と共にその記憶されたディジタルデータを読み出すこと
    のできるシフトレジスタからなるスキャンパス回路と、
    そのスキャンパス回路に記憶されたディジタルデータに
    より第２のディジタルデータを生成し出力する組み合わ
    せ回路と、その組み合わせ回路から出力される第２のデ
    ィジタルデータを１種類である制御信号により記憶する
    と共に出力する記憶回路と、上記制御信号が供給された
    ときにはその制御信号により、またその制御信号が解除
    されているときには上記記憶回路が記憶している上記第
    ２のディジタルデータにより切替信号を生成し出力する
    ゲート回路と、上記スキャンパス回路に入力されるディ
    ジタルデータあるいは上記スキャンパス回路から出力さ
    れるディジタルデータのいずれかを上記切替信号により
    選択し出力するデータ切替回路とを備えたテスト補助回
    路。
  3. 【請求項３】 ディジタルデータが入力され記憶される
    と共にその記憶されたディジタルデータを読み出すこと
    のできるシフトレジスタからなるスキャンパス回路と、
    そのスキャンパス回路に入力されるディジタルデータあ
    るいはスキャンパス回路から出力されるディジタルデー
    タのいずれかを切替信号により選択し出力するデータ切
    替回路と、１種類である制御信号が供給されたときには
    その制御信号により、またその制御信号が解除されてい
    るときには上記スキャンパス回路から出力されるディジ
    タルデータにより上記切替信号を生成し出力するゲート
    回路とを備えたテスト補助回路。
  4. 【請求項４】 ディジタルデータが入力され記憶される
    と共にその記憶されたディジタルデータを読み出すこと
    のできるシフトレジスタからなるスキャンパス回路と、
    そのスキャンパス回路から出力されるディジタルデータ
    を１種類である制御信号により記憶すると共に出力する
    記憶回路と、上記制御信号が供給されたときにはその制
    御信号により、またその制御信号が解除されたときには
    上記記憶回路が記憶しているディジタルデータにより切
    替信号を生成し出力するゲート回路と、上記スキャンパ
    ス回路に入力されるディジタルデータあるいは上記スキ
    ャンパス回路から出力されるディジタルデータのいずれ
    かを上記切替信号により選択し出力するデータ切替回路
    とを備えたテスト補助回路。
JP4358756A 1992-12-28 1992-12-28 テスト補助回路 Pending JPH06201798A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4358756A JPH06201798A (ja) 1992-12-28 1992-12-28 テスト補助回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4358756A JPH06201798A (ja) 1992-12-28 1992-12-28 テスト補助回路

Publications (1)

Publication Number Publication Date
JPH06201798A true JPH06201798A (ja) 1994-07-22

Family

ID=18460955

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4358756A Pending JPH06201798A (ja) 1992-12-28 1992-12-28 テスト補助回路

Country Status (1)

Country Link
JP (1) JPH06201798A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010223808A (ja) * 2009-03-24 2010-10-07 Fujitsu Ltd 回路モジュール、半導体集積回路、および検査装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010223808A (ja) * 2009-03-24 2010-10-07 Fujitsu Ltd 回路モジュール、半導体集積回路、および検査装置

Similar Documents

Publication Publication Date Title
RU2191396C2 (ru) Тестовый режим высокого импеданса для jtag
US5077740A (en) Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing
JP2638281B2 (ja) スキャンパス回路
JP4067578B2 (ja) アナログ回路及びディジタル回路を有する試験可能なｉｃ
JP4478533B2 (ja) 半導体集積回路
JPH0511027A (ja) スキヤン回路を内蔵した集積回路
JPH06201798A (ja) テスト補助回路
US6463562B1 (en) Semiconductor device including macros and its testing method
US5844921A (en) Method and apparatus for testing a hybrid circuit having macro and non-macro circuitry
JP2003121497A (ja) 論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置
JP2001235524A (ja) 半導体集積回路装置およびそのテスト方法、ｒａｍ／ｒｏｍテスト回路およびそのテスト方法
US6118296A (en) Semiconductor integrated logic circuit
KR100204565B1 (ko) 바운더리 스캔 입출력 신호 연결 제어장치
JPH11258304A (ja) システムロジックのテスト回路およびテスト方法
JP2927095B2 (ja) 半導体集積回路の試験回路
US7649379B2 (en) Reducing mission signal output delay in IC having mission and test modes
EP0846956B1 (en) Scan path circuit with holding means and corresponding method
JP2005505781A (ja) 複雑な集積回路の自動的なスキャン・ベースのテスト
JP2003035751A (ja) 半導体集積回路の試験装置及び試験方法
JPH0312570A (ja) 半導体集積回路
US5546407A (en) Data transmission circuit for checking of memory device
JP3178190B2 (ja) 半導体集積回路
JPH06324113A (ja) 半導体集積回路
JPH06324112A (ja) 半導体集積回路
JP2778568B2 (ja) 半導体集積回路