JP2003066102A - 半導体製品の試験回路 - Google Patents

Abstract

(57)【要約】 【課題】 コンパクトな制御回路により、半導体製品の
試験の短時間での実行が可能な半導体製品の試験回路の
提供。 【解決手段】 テスト用制御回路３をＢＳ回路のＴＡＰ
コントローラの兼用でコンパクトに構成し、モード選択
信号Ｆｍｓに基づきテスト用制御回路３で作成した制御
信号Ｆｃにより、テストコード信号格納回路７のレジス
タ７ａ〜７ｄにテストコード信号Ｆｔｃが格納され、デ
コーダ５から復号動作に対応して出力されるテスト駆動
信号によるテスト回路１１ａ〜１１ｎの選択駆動で、半
導体製品に所定の内部テストが行なわれ、テスト回路数
の増加で内部テスト規模が拡大しても、テスト用制御回
路３の規模拡大は不要で、制御信号Ｆｃの制御でテスト
コード信号Ｆｔｃを対応するレジスタ７ａ〜７ｄに格納
し、対応する内部テストの実行が可能で、テストコード
信号Ｆｔｃのレジスタ７ａ〜７ｄへの格納時間の短縮に
より試験時間の短縮が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体製品の試験回
路、特に、国際標準テスト回路を搭載した半導体製品の
試験回路に関する。

【０００２】

【従来の技術】従来、半導体製品の内部に試験回路を設
ける場合には、通常動作では使用しない単一の試験信号
入力ピンを設け、この試験信号入力ピンに試験信号を入
力させることにより、半導体製品の内部に設けた試験回
路の制御を行なっている。この従来の試験回路は、原理
的には図２に示すように構成され、ｎビットのカウンタ
からなるカウンタ回路１３が設けられ、カウンタ回路１
３の入力端子ｔｉが試験信号の入力ピンとして使用さ
れ、カウンタ回路１３においては、カウンタのビット１
の出力端子ｂ１、ビット２出力端子ｂ２・・ビットｎの
出力端子ｂｎが、カウンタ回路１３からの出力信号を復
号するデコーダ５に接続され、デコーダ５には、半導体
製品の内部試験を行なう製品テストユニット１４が接続
されている。この製品テストユニット１４には、それぞ
れ対応する内部試験を行なうｎ個のテスト回路１５ａ〜
１５ｎが設けられ、デコーダ５のｎ個の出力端子は、そ
れぞれ対応するテスト回路１５ａ〜１５ｎに接続されて
いる。

【０００３】このような構成の従来の半導体製品の試験
回路では、入力端子ｔｉから入力されるテストコード信
号に対応して、カウンタ回路１３を構成するカウンタの
各ビットの出力端子ｂ１〜ｂｎの論理値が設定され、デ
コーダ５によって出力端子ｂ１〜ｂｎの信号の論理値が
読み取られ、テストコード信号に応じて駆動されるテス
ト回路が、テスト回路１５ａ〜１５ｎから少なくとも一
つ選択され、選択されたテスト回路に、デコーダ５から
駆動信号が入力されて、入力されるテストコード信号に
対応するテスト回路によって、半導体製品に対する内部
テストが行なわれる。

【０００４】図３は従来の試験回路の動作を説明するも
ので、テストコード信号によって、カウンタの出力端子
ｂ１の信号のみが論理値“１”となると、テスト回路１
５ａが選択駆動され、テスト回路１５ａによって半導体
製品の内部テストが行なわれ、テストデータ信号によっ
て、カウンタの出力端子ｂ２の信号のみが論理値“１”
となると、テスト回路１５ｂが選択駆動され、テスト回
路１５ｂによって半導体製品の内部テストが行なわれ
る。また、テストデータ信号によって、カウンタの出力
端子ｂ１、ｂ２の信号の論理値が“１”となると、テス
ト回路１５ａとテスト回路１５ｂとが選択駆動され、テ
スト回路１５ａ及びテスト回路１５ｂによって、半導体
製品の内部テストが行なわれる。以下同様にして、テス
トデータ信号に対応するテスト回路の選択駆動が行なわ
れ、テストデータ信号によって、カウンタの出力端子ｂ
１ないしｂｎの信号が論理値“１”になると、テスト回
路１５ａないしテスト回路１５ｎが選択駆動され、全て
のテスト回路１５ａ〜１５ｎによって、半導体製品の内
部テストが行なわれる。

【０００５】

【発明が解決しようとする課題】前述のように、従来の
半導体製品の試験回路によると、ｎ種のテスト回路１５
ａ〜１５ｎを使用し、これらのテスト回路の全ての組合
せ状態での試験を行なわせる場合には、カウンタ回路１
３のカウンタに２のｎ乗のビットが必要になり、デコー
ダ５を含む制御回路の規模が大きくなり、同時にテスト
コード信号の入力回数が増加して試験時間が延長するこ
とになる。例えば、１０種のテスト回路を使用する場合
には、カウンタ回路１３に２の１０乗の１０２４ビット
のカウンタが必要となり、テストコード信号としては、
クロックを最大１０２４回入力することが必要になる。

【０００６】ところで、ＬＳＩＣの周辺にレジスタをス
キャン可能に配置して、ＬＳＩのピン間が微細化し、基
板が多層化して実装技術が高度化された半導体製品の試
験を容易に行なうバウンダリ・スキャン・テスト回路
（Ｂｏｕｎｄａｒｙ ＳｃａｎＴｅｓｔ Ｃｉｒｃｕｉ
ｔ；以下ＢＳ回路と略称する）が、国際グループ（ＪＴ
ＡＧ）によって、国際標準テスト回路（ＩＥＥＥ−１１
４９．１）として標準化されている。

【０００７】本発明は、前述したような半導体製品の試
験の現状に鑑みてなされたものであり、その目的は、コ
ンパクトな制御回路により、半導体製品の試験を短時間
に行なうことが可能な半導体製品の試験回路を提供する
ことにある。

【０００８】

【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の発明は、国際標準テスト回路を搭載
し、入力されるテストコード信号に対応して、半導体製
品の内部テストをそれぞれ実行する半導体製品の試験回
路であり、入力されるクロック信号及び前記国際標準テ
スト回路の第１の入力端子から入力されるモード選択信
号に基づいて、前記テストコード信号の格納制御を行な
う格納制御信号が作成されるテスト用制御回路と、該テ
スト用制御回路から入力される前記格納制御信号によっ
て、前記国際標準テスト回路の第２の入力端子から入力
される前記テストコード信号に対する格納制御が行なわ
れるテストコード信号格納回路と、該テストコード信号
格納回路の格納信号に対応して出力されるテスト駆動信
号によって、前記半導体製品に前記テストコード信号に
対応する内部テストを行なうテスト回路とを有すること
を特徴とするものである。

【０００９】このような手段によると、入力されるクロ
ック信号及び国際標準テスト回路の第１の入力端子から
入力されるモード選択信号に基づいて、テスト用制御回
路によって、テストコード信号の格納制御を行なう格納
制御信号が作成され、テストコード信号格納回路におい
て、国際標準テスト回路の第２の入力端子から入力され
るテストコード信号に対して、テスト用制御回路から入
力される格納制御信号によって格納制御が行なわれ、テ
スト回路によって、テストコード信号格納回路から格納
信号に対応して出力されるテスト駆動信号に基づき、半
導体製品に対して、テストコード信号に対応する内部テ
ストが行なわれる。このために、テスト回路数が増加し
内部テストの規模が拡大しても、テスト用制御回路の規
模を拡大することなく、テストコード信号は、格納制御
信号の制御によって、テストコード信号格納回路の対応
する記憶素子に直接格納され、格納信号に対応して出力
されるテスト駆動信号によって、対応する種類が拡大さ
れた内部テストが適確に実行され、さらに、格納制御信
号の格納制御によって、テストコード信号のテストコー
ド信号格納回路への格納時間が短縮され、テストコード
信号に対応して行なわれる半導体製品の内部テスト時間
が短縮される。

【００１０】同様に前記目的を達成するために、請求項
２記載の発明は、請求項１記載の半導体製品の試験回路
に対して、前記テストコード信号格納回路への格納信号
から前記テストコード信号を復号し、復号されたテスト
コード信号に対応して、前記テスト駆動信号を出力する
デコーダが設けられていることを特徴とするものであ
る。

【００１１】このような手段によると、デコーダによっ
て、テストコード信号格納回路の格納信号が復号されて
得られるテストコード信号に対応するテスト駆動信号が
出力され、このテスト駆動信号によってテスト回路で半
導体製品の内部テストが行なわれることにより、請求項
１記載の発明の作用が実行される。

【００１２】同様に前記目的を達成するために、請求項
３記載の発明は、請求項１記載の半導体製品の試験回路
において、前記国際標準テスト回路がＢＳ回路であるこ
とを特徴とするものである。

【００１３】このような手段によると、国際標準テスト
回路としてＢＳ回路が搭載された状態で、請求項１記載
の発明の作用が実行される。

【００１４】

【発明の実施の形態】以下に本発明の一実施の形態を、
図１を参照して説明する。図１は本実施の形態の構成を
示すブロック図である。

【００１５】本実施の形態には前述したＢＳ回路が搭載
されており、図１に示すように、クロックの入力端子ｔ
１とＢＳ回路のモード選択信号の入力端子ｔ２とを入力
端子とするテスト用制御回路３が設けられ、このテスト
用制御回路３の出力端子が、レジスタ７ａ〜７ｄからな
るテストコード信号格納回路７の入力端子に接続され、
テストコード信号格納回路７には、さらにＢＳ回路のコ
ード信号入力端子ｔ３が入力端子として接続されてい
る。ここで、テスト用制御回路３は、入力端子ｔ１から
のクロックＣＬＫと、入力端子ｔ２からのモード選択信
号Ｆｍｓとに基づいて、コード信号入力端子ｔ３から入
力されるテストコード信号Ｆｔｃに対して、レジスタ７
ａ〜７ｄのデータ保持の動作を制御する制御信号Ｆｃを
作成し、この制御信号Ｆｃをテストコード信号格納回路
７に入力する機能を有している。このテスト用制御回路
３の回路には、搭載されているＢＳ回路のＴＡＰ（Ｔｅ
ｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）コントローラが兼用さ
れており、テスト用制御回路３は無駄な回路規模の拡大
のないコンパクトな回路構成となっている。

【００１６】また、テスト用制御回路３と、テストコー
ド信号格納回路７の各レジスタ７ａ〜７ｄの出力端子と
が、テストコード信号格納回路７の格納信号の復号動作
を行なうデコーダ５に接続されており、デコーダ５の出
力端子が、製品テストユニット６に接続されている。こ
の、製品テストユニット６には、フリップフロップ１０
ａ〜１０ｎが設けられ、フリップフロップ１０ａ〜１０
ｎには、半導体製品に対してそれぞれ対応する内部テス
トを行なうテスト回路１１ａ〜１１ｎが接続されてお
り、デコーダ５のｎ組の出力端子が、フリップフロップ
１０ａ〜１０ｎにそれぞれ接続されている。

【００１７】このような構成の本実施の形態の動作を説
明する。本実施の形態では、製品テストユニット６のテ
スト回路１１ａ〜１１ｎを、少なくとも一つ選択駆動す
ることにより、半導体製品に対して所定の内部テストが
行なわれるが、この動作に際しては、テスト用制御回路
３のクロック入力端子ｔ１にクロックＣＬＫが入力さ
れ、モード選択信号入力端子ｔ２にモード選択信号Ｆｍ
ｓが入力され、さらにテストコード信号格納回路７のコ
ード信号入力端子ｔ３にテストコード信号Ｆｔｃが入力
される。

【００１８】この場合、テスト用制御回路３では、入力
されるクロックＣＬＫとモード選択信号Ｆｍｓとに基づ
いて、入力されるテストコード信号Ｆｔｃに対するテス
トコード信号格納回路７の格納動作を制御する制御信号
Ｆｃが、兼用されるＢＳ回路のＴＡＰコントローラの作
動によって作成され、作成された制御信号Ｆｃは、テス
トコード信号格納回路７に入力される。そして、テスト
コード信号格納回路７では、制御信号Ｆｃに基づいて、
データ信号入力端子ｔ３から入力されるテストコード信
号Ｆｔｃに対して、レジスタ７ａ〜７ｄの格納動作が制
御され、テストコード信号Ｆｔｃに対応して、レジスタ
７ａ〜７ｄが選択され、テストコード信号Ｆｔｃに対す
る格納が行なわれる。

【００１９】そして、デコーダ５によって、テストコー
ド信号格納回路７のレジスタ７ａ〜７ｄに格納されたコ
ード信号Ｆｔｃが読み出されて復号処理され、デコーダ
５の出力端子からは、コード信号Ｆｔｃに対応して実行
される所定の内部テストのための駆動信号が出力され、
この駆動信号によって、フリップフロップ１０ａ〜１０
ｎが、それぞれセット或いはリセットされることによ
り、テスト回路１１ａ〜１１ｎから必要なテスト回路が
選択され、選択されたテスト回路によって、半導体製品
に対して所定の内部テストが実行される。

【００２０】このように、本実施の形態によると、テス
ト用制御回路３にＢＳ回路のＴＡＰコントローラを兼用
することにより、制御回路部分が、占有面積を削減して
コンパクトに構成され、モード選択信号Ｆｍｓに基づい
てテスト用制御回路３で作成される制御信号Ｆｃによ
り、テストコード信号に対応するレジスタ７ａ〜７ｄの
選択が行なわれ、テストコード信号格納回路７におい
て、入力されるテストコード信号Ｆｔｃが、対応するレ
ジスタ７ａ〜７ｄにそれぞれ格納される。そして、テス
トコード信号格納回路７の格納信号が、デコーダ５によ
って復号処理され、復号されたテストコード信号Ｆｔｃ
に基づいて、テスト回路１１ａ〜１１ｎが選択駆動さ
れ、半導体製品に対して所定の内部テストが行なわれ
る。

【００２１】このために、本実施の形態によると、テス
ト回路数が増加し内部テストの規模が拡大しても、テス
ト用制御回路３の規模を拡大せずに、制御信号Ｆｃによ
るレジスタ７ａ〜７ｄの選択によって、入力されるテス
トコード信号Ｆｔｃを、対応するレジスタへ迅速に格納
して、テストコード信号Ｆｔｃに対応する内部テスト
を、適確に実行することが可能となり、さらに、テスト
コード信号Ｆｔｃのレジスタ７ａ〜７ｄへの格納時間の
短縮に基づき、テストコード信号Ｆｔｃに対応して実行
される内部テストのテスト時間の短縮が可能になる。例
えば１０種のテスト回路を有する場合、従来はテストデ
ータ信号としてクロックを最大１０２４回の入力するこ
とが必要であったのに比して、本実施の形態によると、
１０回のクロック入力で１０２４通りのテストコードに
対応させることができ、内部テスト時間を大幅に短縮す
ることが可能になる。

【００２２】なお、以上の実施の形態では、テストコー
ド信号Ｆｔｃが単一のデータ信号入力端子ｔ３から入力
される場合を説明したが、本発明は、この実施の形態に
限定されるものではなく、データ信号入力端子を複数個
設ける構成とすることも可能である。

【００２３】

【発明の効果】請求項１記載の発明には国際標準テスト
回路が搭載されており、入力されるクロック信号及び国
際標準テスト回路の第１の入力端子から入力されるモー
ド選択信号に基づいて、テスト用制御回路によって、テ
ストコード信号の格納制御を行なう格納制御信号が作成
され、テストコード信号格納回路において、国際標準テ
スト回路の第２の入力端子から入力されるテストコード
信号に対して、テスト用制御回路から入力される格納制
御信号によって格納制御が行なわれ、テスト回路によっ
て、テストコード信号格納回路から格納信号に対応して
出力されるテスト駆動信号に基づき、半導体製品に対し
て、テストコード信号に対応する内部テストが行なわれ
る。このために、テスト回路数が増加し内部テストの規
模が拡大しても、テスト用制御回路の規模を拡大するこ
となく、テストコード信号を、格納制御信号の制御によ
って、テストコード信号格納回路の対応する記憶素子に
直接格納することが可能で、格納信号に対応して出力さ
れるテスト駆動信号によって、対応する種類が拡大され
た内部テストを適確に実行することが可能になり、さら
に、格納制御信号の格納制御によって、テストコード信
号のテストコード信号格納回路への格納時間が短縮さ
れ、テストコード信号に対応して行なわれる半導体製品
の内部テスト時間を短縮することが可能になる。

【００２４】請求項２記載の発明によると、デコーダに
よって、テストコード信号格納回路の格納信号の復号に
より得られるテストコード信号に対応してテスト駆動信
号が出力され、このテスト駆動信号によってテスト回路
で半導体製品の内部テストが行なわれることにより、請
求項１記載の発明で得られる効果が実現可能になる。

【００２５】請求項３記載の発明によると、国際標準テ
スト回路としてＢＳ回路が搭載された状態で、請求項１
記載の発明で得られる効果が実現可能になる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の構成を示すブロック図
である。

【図２】従来の半導体製品の試験回路の構成原理を示す
ブロック図である。

【図３】図２の半導体製品の試験回路の動作を示す説明
図である。

【符号の説明】

３・・テスト用制御回路、５・・デコーダ、６・・製品
テストユニット、７・・テストコード信号格納回路、７
ａ〜７ｄ・・レジスタ、１０ａ〜１０ｎ・・フリップフ
ロップ、１１ａ〜１１ｎ・・テスト回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 国際標準テスト回路を搭載し、入力され
   るテストコード信号に対応して、半導体製品の内部テス
   トをそれぞれ実行する半導体製品の試験回路であり、 入力されるクロック信号及び前記国際標準テスト回路の
   第１の入力端子から入力されるモード選択信号に基づい
   て、前記テストコード信号の格納制御を行なう格納制御
   信号が作成されるテスト用制御回路と、 該テスト用制御回路から入力される前記格納制御信号に
   よって、前記国際標準テスト回路の第２の入力端子から
   入力される前記テストコード信号に対する格納制御が行
   なわれるテストコード信号格納回路と、 該テストコード信号格納回路の格納信号に対応して出力
   されるテスト駆動信号によって、前記半導体製品に前記
   テストコード信号に対応する内部テストを行なうテスト
   回路とを有することを特徴とする半導体製品の試験回
   路。
2. 【請求項２】 請求項１記載の半導体製品の試験回路に
   対して、前記テストコード信号格納回路への格納信号か
   ら前記テストコード信号を復号し、復号されたテストコ
   ード信号に対応して、前記テスト駆動信号を出力するデ
   コーダが設けられていることを特徴とする半導体製品の
   試験回路。
3. 【請求項３】 請求項１記載の半導体製品の試験回路に
   おいて、前記国際標準テスト回路がＢＳ回路（バウンダ
   リ・スキャン・テスト回路）であることを特徴とする半
   導体製品の試験回路。