JP2004212399A

JP2004212399A - チップサイズを縮小させるスキャンテスト回路を備えた半導体装置及びそのテスト方法

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Publication number: JP2004212399A
Application number: JP2003435868A
Authority: JP
Inventors: Seung Jae Chung; 勝在鄭; Yong-Chun Kim; 容天金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-12-30
Filing date: 2003-12-26
Publication date: 2004-07-29
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Also published as: US20040128598A1; TW200419164A; US7249300B2; CN1519573B; TWI226935B; KR20040060448A; CN1519573A; KR100505662B1; JP4405255B2

Abstract

【課題】スキャンテスト回路の単純化でチップサイズが低減し、全体フォールトカバレージも満足するスキャンテスト回路を備えた半導体装置及びそのテスト方法を提供する。
【解決手段】マルチプレクサ部がマルチプレクサ制御信号の制御を受け、ポート別のサブデータまたはポート別のコア出力データを選択的に出力するスキャンテスト回路を備えた半導体装置である。コア部は前記マルチプレクサ部のポート別の出力データを受けて処理し、ポート別のコア内部データを生成し、ポート別のコア内部データをスキャン方式で外部に出力するか、ポート別のコア内部データまたは外部からシリアルに入力されたポート別のテストベクトルを選択的に処理し、前記ポート別のコア出力データを発生させる。
【選択図】図５

Description

本発明は半導体装置に係り、特にスキャンテスト回路を備えた半導体装置に関する。

ＤＲＡＭ（ＤｙｎａｍａｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のような半導体メモリ装置や特定用途向け半導体装置（ＡＳＩＣ）は半導体回路の設計と工程、チップテストまたはパッケージ後のテストなど一連のさまざまな段階を経て製品として市場に出される。この時、チップテストまたはパッケージ後のテスト段階で行われる半導体装置のマクロブロックテストには多様なテストモードがある。

マクロブロックとは、ＭＣＵ（ＭｉｃｒｏＣｏｎｔｒｏｌｌｅｒＵｎｉｔ）、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）のようなプログラマブルＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）コアや特定機能遂行のための他のコアなどを総体的に言う。

プログラマブルＩＰコアのテスト方法には機能ベクトルを実行してフォールトカバレージ値を上げる伝統的なダイナミック・シミュレーション法（「ｖｅｒｉｆａｕｌｔ」という装置による）と半導体チップ内に備わるスキャンテスト回路によるシリアルテスト法とがある。

伝統的なダイナミック・シミュレーション法はスキャンテスト回路が追加されないので、チップのサイズ側面では利点があるが、全体フォールトカバレージ値が低いことが短所である。また、伝統的なダイナミック・シミュレーション法でプログラマブルＩＰコアをテストする場合には、ある特定チップにだけ使われるのではない、プログラマブルＩＰコアの入っている全てのチップに共通的に利用されうるテストベクトルを作成せねばならない。しかし、現実的に各チップごとに入出力アドレス生成方法、メモリマップ、パッド、周辺インタフェースなどが異なるために、共通テストベクトルを作成するには多くの制限と困難さが伴う。従って、プログラマブルＩＰコアの場合にはシリアルテストを可能とするために、スキャンテスト回路が付加されたコアを提供することが一般的である。

この時、プログラマブルＩＰコアを使用するチップが全体的にフルスキャン方式で設計される場合には、プログラマブルＩＰコアに単純にスキャンテスト回路を付加してテストされる。また、プログラマブルＩＰコアを使用するチップが全体的にスキャン方式ではない場合には、伝統的なダイナミック・シミュレーションに依存する方法でテストされる。

一方、チップが全体的にフルスキャン方式でなく、プログラマブルＩＰコアに対してだけスキャン方式であるか、プログラマブルＩＰコア以外の部分がスキャン方式である場合には、該当するプログラマブルＩＰコアの全ての入出力信号をチップの外部ピンに引き出さねばならない。しかし、一般的にＩＰコアの入出力がチップのピン数より大きい場合が多くて適用し難い。そこで、こういう場合一般的にＩＰコアの入出力にチェーン状のスキャンテスト回路を付加し、このチェーンにテストベクトルを直列に載せるか出力端に出ている出力信号をチェーンに取込んで直列に引き出す機能を具現する。

図１は従来の半導体装置のブロック図である。
図１を参照すれば、従来のスキャンテスト回路を備える半導体装置は、第１サブ論理回路部１１０、コア部１３０及び第２サブ論理回路部１５０を備える。ここで、第１サブ論理回路部１１０が入力されるデータＭＤＩを受けて処理し、第１サブ論理回路部１１０で処理されたデータＳＬ１〜ＳＬＮはコア部１３０で処理され、コア部１３０の出力データＣＤ１〜ＣＤＮは第２サブ論理回路部１５０で処理されて最終出力データＭＤＯとして出力されると仮定する。

図２は、図１でコア部１３０以外の論理回路ブロック、すなわち第１及び第２サブ論理回路部１１０，１５０がスキャン方式で設計された場合の、コア部１３０周辺のスキャンテスト回路の一例である。

図２を参照すれば、図１でコア部１３０以外の論理回路ブロック、すなわち第１及び第２サブ論理回路部１１０，１５０がスキャン方式で設計された場合には、出力されるシリアルデータＴＤＯによるコア部１３０と他の論理回路ブロック（第１及び第２サブ論理回路部１１０，１５０）の正常動作いかんの判別性または入力されるシリアル入力データＴＤＩに応答して次のブロック（コア部１３０または第２サブ論理回路部１５０）に入力されるデータＳＤによる制御性判断のために、コア部１３０の前端と後のスキャンテスト回路にそれぞれのポートごとにマルチプレクサ２１３，２１７２つとフリップフロップ２１５１つとを必要とする。フリップフロップ２１５はシステムクロックＳＣＬＫによって動作する。この時、入出力ポートがそれぞれ１００個である場合に、４００個のマルチプレクサと２００個のフリップフロップとが必要である。マルチプレクサ制御信号ＴＭはスキャンテストいかんによって活性化、あるいは非活性化になり、マルチプレクサ制御信号ＴＳはシリアル入力データＴＤＩの入力を受けているかまたは前の論理回路ブロック、すなわち第１サブ論理回路部１１０またはコア部１３０の出力を受けているか否かによって活性化あるいは非活性化になる。

図３は、図１でコア部１３０だけスキャン方式で設計された場合の、コア部１３０前のスキャンテスト回路の一例である。

図３を参照すれば、図１でコア部１３０だけスキャン方式で設計された場合には、シリアルに入力されるデータＴＤＩによってコア部１３０に出力されるデータＳ１Ｄによるコア部１３０の制御性判断だけすればよいので、コア部１３０前のスキャンテスト回路にポートごとにマルチプレクサ３１５１つとフリップフロップ３１３１つとを必要とする。フリップフロップ３１３はシステムクロックＳＣＬＫによって動作する。この時、ポートが１００個の場合に、１００個のマルチプレクサと１００個のフリップフロップとが必要である。

図４は図１でコア部１３０だけスキャン方式で設計された場合の、コア部１３０後のスキャンテスト回路の一例である。

図４を参照すれば、図４は図３と類似しているが、図１でコア部１３０だけスキャン方式で設計された場合には、シリアルに出力されるデータＴＤＯによるコア部１３０の正常動作いかんの判別性判断だけすればよいので、コア部１３０後のスキャンテスト回路にポートごとにマルチプレクサ４１３１つとフリップフロップ４１５１つとを必要とする。ここで、フリップフロップ４１５はシステムクロックＳＣＬＫによって動作し、各ポート別の出力データＳ２Ｄは第２サブ論理回路部１５０に入力される。この時、ポートが１００個の場合に、１００個のマルチプレクサと１００個のフリップフロップとが必要である。

従って、チップが全体的にスキャン方式でない場合にはダイナミック・シミュレーションに依存せざるを得ず、プログラマブルＩＰコアに対してだけスキャン方式であるか、プログラマブルＩＰコア以外の部分がスキャン方式である場合には、プログラマブルＩＰコア周辺に入出力ポートの数ほどのサイズのスキャンテスト回路が必要である。

しかし前述のように、ダイナミック・シミュレーションはフォールトカバレージを満足するために全てのチップに共通的に利用されうるテストベクトルの作成に困難さがある。また、プログラマブルＩＰコア周辺に入出力ポート数だけのスキャンテスト回路を付加する場合には、数百個のマルチプレクサ、数百個のフリップフロップ以外にもデータバス、アドレスバスなどにより全体のチップサイズが大きくなる問題点がある。

本発明が達成しようとする技術的課題は、プログラマブルＩＰコア周辺に入出力数だけのスキャンテスト回路を付加する場合に、チップサイズを縮小させられるスキャンテスト回路を備えた半導体装置を提供することにある。

本発明が達成しようとする他の技術的課題は、プログラマブルＩＰコア周辺に入出力数だけのスキャンテスト回路を付加する場合に、チップサイズを縮小させられる半導体装置のスキャンテスト方法を提供することにある。

前記技術的課題を達成するための本発明による半導体装置は、第１サブ論理回路部、マルチプレクサ部、コア部及び第２サブ論理回路部を備える。
前記第１サブ論理回路部はダイナミック・シミュレーション・テスト方式で設計されており、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる。
前記マルチプレクサ部はマルチプレクサ制御信号の制御を受け、前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する。
前記コア部は前記ダイナミック・シミュレーション・テスト方式で設計されており、前記マルチプレクサ部のポート別の出力データを受けて処理し、前記ポート別のコア出力データを発生させる。
前記第２サブ論理回路部は前記ダイナミック・シミュレーション・テスト方式で設計されており、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する。

前記技術的課題を達成するための本発明による他の半導体装置は、第１サブ論理回路部、マルチプレクサ部、コア部及び第２サブ論理回路部を備える。
前記第１サブ論理回路部はダイナミック・シミュレーション・テスト方式で設計されており、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる。
前記マルチプレクサ部はマルチプレクサ制御信号の制御を受け、前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する。
前記コア部は前記マルチプレクサ部のポート別の出力データを受けて処理し、ポート別のコア内部データを生成し、前記ポート別のコア内部データをスキャン方式で外部に出力するか、前記ポート別のコア内部データまたは外部からシリアルに入力されたポート別のテストベクトルを選択的に処理し、前記ポート別のコア出力データを発生させる。
前記第２サブ論理回路部は前記ダイナミック・シミュレーション・テスト方式で設計されており、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する。

ここで、前記コア部は、第１コア論理回路部、スキャンテスト回路部及び第２コア論理回路部を備える。
前記第１コア論理回路部は前記マルチプレクサ部のポート別の出力データを受けて処理し、ポート別のコア内部データを生成する。
前記スキャンテスト回路部は前記ポート別のコア内部データをスキャン方式で外部に出力するか、前記ポート別のコア内部データまたは外部からシリアルに入力された前記ポート別のテストベクトルを選択的に出力する。
前記第２コア論理回路部は前記スキャンテスト回路部のポート別の出力データを処理し、前記ポート別のコア出力データを発生させる。

前記スキャンテスト回路部は、各ポート別にマルチプレクサ２つ及びフリップフロップ１つを備えることを特徴とする。または、前記スキャンテスト回路部は、各ポート別にマルチプレクサ１つ及びフリップフロップ１つを備えることを特徴とする。

前記他の技術的課題を達成するための本発明による半導体装置のスキャンテスト方法は、マクロブロックがいずれもダイナミック・シミュレーション・テスト方式で設計される半導体装置のテストにおいて、次のような段階を備える。
すなわち、本発明による半導体装置のスキャンテスト方法は、まず前記マクロブロックのうち第１サブブロックが外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる。次に、マルチプレクサ制御信号の制御を受けるマルチプレクサが前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する。前記マクロブロックのうちコアブロックは前記マルチプレクサのポート別の出力データを受けて処理し、前記ポート別のコア出力データを発生させる。前記マクロブロックのうち第２サブブロックは前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する。

本発明による他の半導体装置のスキャンテスト方法は、マクロブロックのうちコアブロックがスキャンテスト方式で設計され、コアブロック以外の残りのブロックがダイナミック・シミュレーション・テスト方式で設計される半導体装置のテストにおいて、次のような段階を備える。
まず、前記残りのブロックのうち第１サブブロックが外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる。次に、マルチプレクサ制御信号の制御を受けるマルチプレクサが前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する。前記コアブロックは前記マルチプレクサのポート別の出力データを受けて処理し、ポート別のコア内部データを生成し、前記ポート別のコア内部データまたは外部からシリアルに入力されたポート別のテストベクトルを選択的に処理し、前記ポート別のコア出力データを発生させる。前記残りのブロックのうち第２サブブロックは前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する。

ここで、前記ポート別のコア内部データは、所定のスキャンテスト回路によってスキャン方式で外部に出力されうることを特徴とする。
前記スキャンテスト回路は、各ポート別にマルチプレクサ２つ及びフリップフロップ１つを備えることを特徴とする。または、前記スキャンテスト回路は、各ポート別にマルチプレクサ１つ及びフリップフロップ１つを備えることを特徴とする。

本発明による半導体装置は、プログラマブルＩＰコア周辺に入出力数だけのスキャンテスト回路を付加する場合に、プログラマブルＩＰコアの出力方向にスキャンテスト回路がなく、プログラマブルＩＰコアの入力方向にだけ各ポートごとにマルチプレクサ１つだけ使用すればよい。従って、スキャンテスト回路の単純化でチップサイズが縮小し、この時ＩＰコア内にスキャン方式で入力されるテストベクトルによってテストがなされるので、全体フォールトカバレージも満足する。またこの方法は、特にスキャン方式が提供されるプログラマブルＩＰコアがある場合において大きな効果を発揮するが、チップ全体的にスキャン方式が支援されないチップの場合にも、コア出力をまたコア入力とする方法でテストが可能なので、フォールトカバレージを向上させられる。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図に提示された同じ参照符号は同一部分を示す。

図５は本発明の一実施形態によるスキャンテスト回路を備える半導体装置のブロック図である。
図５を参照すれば、本発明の一実施形態によるスキャンテスト回路を備える半導体装置は、マクロブロックのうちコアブロック、すなわちコア部５３０はスキャンテスト方式で設計され、コアブロック以外の残りのブロックはダイナミック・シミュレーション・テスト方式で設計される半導体装置として、第１サブ論理回路部５１０、マルチプレクサ部５２０、コア部５３０及び第２サブ論理回路部５４０を備える。

前述の通り、ダイナミック・シミュレーション・テスト方式で設計される半導体装置は、プログラマブルＩＰコアの入る全てのチップに共通的に利用できるようにあらかじめ作成された機能ベクトルの実行によってテストできるように設計されている半導体装置である。また、スキャンテスト方式で設計される半導体装置は、フォールトカバレージ値をさらに向上させるために、外部からシリアルに入力されるポート別のテストベクトルを処理できるように半導体チップ内にスキャンテスト回路が備わる半導体装置である。

前記第１サブ論理回路部５１０はダイナミック・シミュレーション・テスト方式で設計されており、外部から入力されるデータＭＤＩを受けて処理し、ポート別のサブデータを発生させる。

前記マルチプレクサ部５２０はマルチプレクサ制御信号ＴＩの制御を受け、前記ポート別のサブデータまたはポート別のコア出力データＣ２Ｄ１〜Ｃ２ＤＮを選択的に出力する。

前記コア部５３０は前記マルチプレクサ部５２０のポート別の出力データを受けて処理し、ポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮを生成し、そのポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮをスキャン方式で外部に出力するか、ポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮまたは外部からシリアルに入力されたシリアル入力データＴＤＩを選択的に処理し、ポート別のコア出力データＣ２Ｄ１〜Ｃ２ＤＮを発生させる。

前記第２サブ論理回路部５４０は前記ダイナミック・シミュレーション・テスト方式で設計されており、前記ポート別のコア出力データＣ２Ｄ１〜Ｃ２ＤＮを受けて処理し、最終出力データＭＤＯを外部に出力する。

ここで、前記コア部５３０は、第１コア論理回路部５３１、スキャンテスト回路部５３５及び第２コア論理回路部５３９を備える。

前記第１コア論理回路部５３１は前記マルチプレクサ部５２０のポート別の出力データを受けて処理し、ポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮを生成する。

前記スキャンテスト回路部５３５は前記ポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮをスキャン方式で外部に出力するか、前記ポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮまたは外部からシリアルに入力された前記ポート別のテストベクトルＴＤＩを選択的に出力する。

前記第２コア論理回路部５３９は前記スキャンテスト回路部５３５のポート別の出力データＳＤ１〜ＳＤＮを処理し、前記ポート別のコア出力データＣ２Ｄ１〜Ｃ２ＤＮを発生させる。

図６は図５のスキャンテスト回路部５３５を示す具体的な回路図である。
図６を参照すれば、前記スキャンテスト回路部５３５は、第１マルチプレクサ部５３５１、フリップフロップ部５３５３及び第２マルチプレクサ部５３５５を備える。フリップフロップ部５３５３のフリップフロップはシステムクロックＳＣＬＫによって動作する。すなわち、前記スキャンテスト回路部５３５は、図２のようにコア部５３０と他の論理回路ブロック、すなわち第１及び第２サブ論理回路部５１０，５４０の正常動作いかんの判別性または入力されるデータによる制御性判断のために、それぞれのポートごとにマルチプレクサ２つとフリップフロップ１つとを必要とする。

図６で、フリップフロップ部５３５３の各ポートの出力は第１マルチプレクサ部５３５１の次のポートの第１入力になり、シリアル入力データＴＤＩは第１マルチプレクサ部５３５１の最初のポートの第２入力になり、フリップフロップ部５３５３の各ポートから出力されるデータＳＤ１〜ＳＤＮは後の論理回路ブロック（第２コア論理回路部５３９、第２サブ論理回路部５４０）に入力されて次のブロック（第２コア論理回路部５３９または第２サブ論理回路部５４０）に対する制御性判断に利用される。また、フリップフロップ部５３５３の最終ポートから出力されるシリアル出力データＴＤＯは前の論理回路ブロック（第１サブ論理回路部５１０または第１コア論理回路部５３１）の正常動作いかんの判別性に利用される。

一方、第２マルチプレクサ部５３５５の制御信号ＴＭはスキャンテストいかんによって活性化あるいは非活性化になり、フリップフロップ部５３５３のポート別の出力データまたは前記ポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮを選択的に出力する。また、第１マルチプレクサ部５３５１の制御信号ＴＳはシリアル入力データＴＤＩを入力させて出力することかまたは前記ポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮを受けて出力するか否かによって活性化されたり非活性化になる。

また、図６のように第１マルチプレクサ部５３５１、フリップフロップ部５３５３及び第２マルチプレクサ部５３５５を備える前記スキャンテスト回路部５３５は、その機能により図３または図４のように構成されることもある。この時、前記スキャンテスト回路部５３５は、各ポート別にマルチプレクサ１つ及びフリップフロップ１つを備える。

すなわち、各ポート別に図３のように構成される前記スキャンテスト回路部５３５では、ポート別フリップフロップ３１３のそれぞれの出力ＦＦＯＮが次のポートのフリップフロップの入力になり、シリアル入力データＴＤＩは最初のポートにあるフリップフロップ３１３の入力になり、ポート別にフリップフロップ３１３から出力されるデータＦＦＯ１〜ＦＦＯＮが後の論理回路ブロック（第１コア論理回路部５３１、第２コア論理回路部５３９，第２サブ論理回路部５４０）に入力されて後の論理回路ブロック（第１コア論理回路部５３１、第２コア論理回路部５３９，第２サブ論理回路部５４０）に対する制御性判断に利用される。マルチプレクサ３１５の制御信号ＴＭはスキャンテストいかんによって活性化されたり非活性化になる。

また、図４のように構成される前記スキャンテスト回路部５３５では、ポート別フリップフロップ４１５のそれぞれの出力ＦＦＯＮが次のポートのマルチプレクサの入力になり、ポート別にフリップフロップ４１５から出力されるデータＦＦＯ１〜ＦＦＯＮは、スキャンテストではない場合に、後の論理回路ブロック（第１コア論理回路部５３１、第２コア論理回路部５３９，第２サブ論理回路部５４０）に入力される。また、最終ポートのフリップフロップ４１５から出力されるシリアル出力データＴＤＯは前の論理回路ブロック５１０または５３１及び５３９の正常動作いかんの判別性に利用される。マルチプレクサ４１３の制御信号ＴＳは前記ポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮを受けて出力するか、または出力データＣ１Ｄ１〜Ｃ１ＤＮをシリアル出力データＴＤＯとして外部に出力するか否かによって活性化されたり非活性化になる。

上記のように、図５で、マクロブロックのうちコアブロック、すなわちコア部５３０はスキャンテスト方式で設計され、コアブロック以外の残りのブロック（第１サブ論理回路部５１０、第２サブ論理回路部５４０）はダイナミック・シミュレーション・テスト方式で設計される半導体装置について説明した。

一方、本発明によるスキャンテスト回路を備える半導体装置は、マクロブロックがいずれもダイナミック・シミュレーション・テスト方式で設計される半導体装置を含む。すなわち、本発明の他の実施形態による半導体装置は、図５で、第１サブ論理回路部５１０及び第２サブ論理回路部５４０以外にコア部５３０もダイナミック・シミュレーション・テスト方式で設計される場合を含む。この時、前記スキャンテスト回路部５３５を備えないコア部５３０は、前記マルチプレクサ部５２０のポート別の出力データを受けて処理し、前記スキャンテスト回路部５３５を経ないで直ちに前記ポート別のコア出力データＣ２Ｄ１〜Ｃ２ＤＮを発生させる。それ以外に、第１サブ論理回路部５１０、マルチプレクサ部５２０及び第２サブ論理回路部５４０の機能は図５についての本発明の一実施形態に対する説明と同じである。

以上のように、チップ全体的にスキャン方式が支援されない本発明の他の実施形態による半導体装置は、コア部５３０の出力を再びコア部５３０の入力とする方法でテストが可能なので、機能ベクトルによるダイナミック・シミュレーション・テストとは異なってフォールトカバレージを向上させられる。

前述の通り、本発明の一実施形態による半導体装置は、まずダイナミック・シミュレーション・テスト方式で設計された第１サブ論理回路部５１０が外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる。次に、マルチプレクサ部５２０はマルチプレクサ制御信号の制御を受け、前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する。コア部５３０は前記マルチプレクサ部５２０のポート別の出力データを受けて処理し、ポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮを生成し、そのポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮをスキャン方式で外部に出力するか、ポート別のコア内部データＣ１Ｄ１〜Ｃ１ＤＮまたは外部からシリアルに入力されたポート別のテストベクトルＴＤＩを選択的に処理し、前記ポート別のコア出力データＣ２Ｄ１〜Ｃ２ＤＮを発生させる。前記ダイナミック・シミュレーション・テスト方式で設計された第２サブ論理回路部５４０は前記ポート別のコア出力データＣ２Ｄ１〜Ｃ２ＤＮを受けて処理し、最終出力データを外部に出力する。

以上で本発明の最適な実施形態が開示された。ここで、特定の用語が使われたが、それは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならばこれから多様な変形及び均等な他の実施形態が可能であるという点が理解されるであろう。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的な思想により決まるものである。

本発明によるスキャンテスト回路は、半導体集積回路装置の動作いかんや性能評価に利用され、前記スキャンテスト回路を備えた半導体装置は全ての半導体集積回路を含み、このような半導体装置は多様な電子機器応用製品に利用される。

従来の半導体装置のブロック図である。図１でコア部以外の論理回路ブロックがスキャン方式で設計された場合の、コア部１３０周辺のスキャンテスト回路の一例を示す図である。図１で、コア部だけスキャン方式で設計された場合の、コア部の前のスキャンテスト回路の一例を示す図である。図１で、コア部だけスキャン方式で設計された場合の、コア部の後のスキャンテスト回路の一例を示す図である。本発明の一実施形態によるスキャンテスト回路を備える半導体装置のブロック図である。図５のスキャンテスト回路部を示す具体的な回路図である。

符号の説明

５１０，５４０第１及び第２サブ論理回路部
５２０マルチプレクサ部
５３０コア部
５３１，５３９第１及び第２コア論理回路部
５３５スキャンテスト回路部
Ｃ１Ｄ１〜Ｃ１ＤＮコア内部データ
Ｃ２Ｄ１〜Ｃ２ＤＮコア出力データ
ＳＤ１〜ＳＤＮ出力データ
ＭＤＩデータ
ＭＤＯ最終出力データ
ＴＤＩシリアル入力データ
ＴＤＯシリアル出力データ
ＴＩマルチプレクサ制御信号

Claims

ダイナミック・シミュレーション・テスト方式で設計されており、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる第１サブ論理回路部と、
マルチプレクサ制御信号の制御を受け、前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力するマルチプレクサ部と、
前記ダイナミック・シミュレーション・テスト方式で設計されており、前記マルチプレクサ部のポート別の出力データを受けて処理し、前記ポート別のコア出力データを発生させるコア部と、
前記ダイナミック・シミュレーション・テスト方式で設計されており、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する第２サブ論理回路部とを備えることを特徴とする半導体装置。
ダイナミック・シミュレーション・テスト方式で設計されており、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる第１サブ論理回路部と、
マルチプレクサ制御信号の制御を受け、前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力するマルチプレクサ部と、
前記マルチプレクサ部のポート別の出力データを受けて処理し、ポート別のコア内部データを生成し、前記ポート別のコア内部データをスキャン方式で外部に出力するか、前記ポート別のコア内部データまたは外部からシリアルに入力されたポート別のテストベクトルを選択的に処理し、前記ポート別のコア出力データを発生させるコア部と、
前記ダイナミック・シミュレーション・テスト方式で設計されており、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する第２サブ論理回路部とを備えることを特徴とする半導体装置。
前記コア部は、
前記マルチプレクサ部のポート別の出力データを受けて処理し、ポート別のコア内部データを生成する第１コア論理回路部と、
前記ポート別のコア内部データをスキャン方式で外部に出力するか、前記ポート別のコア内部データまたは外部からシリアルに入力された前記ポート別のテストベクトルを選択的に出力するスキャンテスト回路部と、
前記スキャンテスト回路部のポート別の出力データを処理し、前記ポート別のコア出力データを発生させる第２コア論理回路部とを備えることを特徴とする請求項２に記載の半導体装置。
前記スキャンテスト回路部は、
各ポート別にマルチプレクサ２つ及びフリップフロップ１つを備えることを特徴とする請求項３に記載の半導体装置。
前記スキャンテスト回路部は、
各ポート別にマルチプレクサ１つ及びフリップフロップ１つを備えることを特徴とする請求項３に記載の半導体装置。
マクロブロックがいずれもダイナミック・シミュレーション・テスト方式で設計される半導体装置のテストにおいて、
前記マクロブロックのうち第１サブブロックにより、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる段階と、
マルチプレクサ制御信号の制御を受けるマルチプレクサが前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する段階と、
前記マクロブロックのうちコアブロックにより、前記マルチプレクサのポート別の出力データを受けて処理し、前記ポート別のコア出力データを発生させる段階と、
前記マクロブロックのうち第２サブブロックにより、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する段階とを備えることを特徴とする半導体装置のテスト方法。
マクロブロックのうちコアブロックはスキャンテスト方式で設計され、コアブロック以外の残りのブロックはダイナミック・シミュレーション・テスト方式で設計される半導体装置のテストにおいて、
前記残りのブロックのうち第１サブブロックにより、外部から入力されるデータを受けて処理し、ポート別のサブデータを発生させる段階と、
マルチプレクサ制御信号の制御を受けるマルチプレクサが前記ポート別のサブデータまたはポート別のコア出力データを選択的に出力する段階と、
前記コアブロックにより、前記マルチプレクサのポート別の出力データを受けて処理し、ポート別のコア内部データを生成し、前記ポート別のコア内部データまたは外部からシリアルに入力されたポート別のテストベクトルを選択的に処理し、前記ポート別のコア出力データを発生させる段階と、
前記残りのブロックのうち第２サブブロックにより、前記ポート別のコア出力データを受けて処理し、最終出力データを外部に出力する段階とを備えることを特徴とする半導体装置のテスト方法。
前記ポート別のコア内部データは、
所定のスキャンテスト回路によってスキャン方式で外部に出力されうることを特徴とする請求項７に記載の半導体装置のテスト方法。
前記スキャンテスト回路は、
各ポート別にマルチプレクサ２つ及びフリップフロップ１つを備えることを特徴とする請求項８に記載の半導体装置のテスト方法。
前記スキャンテスト回路は、
各ポート別にマルチプレクサ１つ及びフリップフロップ１つを備えることを特徴とする請求項８に記載の半導体装置のテスト方法。