JP2004325180A - 大規模システムlsiのテスト方法 - Google Patents
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Abstract
【課題】大規模システムLSIのアイソレーションテストにおいて、出力端子選択回路の設計を複雑化させることなく端子数の削減を可能にし、テスト項目の削減およびテスト時間の短縮を実現する。
【解決手段】複数のアイソレーションテスト対象回路420、430の出力信号において、全サイクルで“H”に固定された信号を論理積回路340でひとまとめにし、全サイクルで“L”に固定された信号を否定積回路350でひとまとめにし、全サイクルで期待値が“H”もしくはL”で同じタイミングで出力される信号を排他的否定積回路360でひとまとめにし、さらにこれらの出力を論理積回路410でひとまとめにする。
【選択図】 図4
【解決手段】複数のアイソレーションテスト対象回路420、430の出力信号において、全サイクルで“H”に固定された信号を論理積回路340でひとまとめにし、全サイクルで“L”に固定された信号を否定積回路350でひとまとめにし、全サイクルで期待値が“H”もしくはL”で同じタイミングで出力される信号を排他的否定積回路360でひとまとめにし、さらにこれらの出力を論理積回路410でひとまとめにする。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
本発明は大規模システムLSIのテスト方法に関し、特にアイソレーションテストを行う際に必要な端子数の削減技術に関する。
【0002】
【従来の技術】
複数のIPコア等の回路ブロックを搭載して構成される大規模システムLSIの機能テストにおいては、個々の回路ブロックを分離してテストするアイソレーションテストを行う際に、回路ブロック毎に使用する入出力端子が多くなるため、これらの端子数を削減する工夫がなされている。
【0003】
図5は従来のアイソレーションテストにおけるピン数削減方法を採用した大規模システムLSIの構成を示すブロック図である。図5において、LSI500は順序回路510と順序回路520およびセレクタ530を搭載し、回路選択入力端子540、テストパターン入力端子550、期待値比較出力端子560を備えている。
【0004】
LSI500に対する一方のテストパターン入力は順序回路510を通りセレクタ530に達する。同様に、他方のテストパターン入力も順序回路520を通りセレクタ530に達する。そこで、セレクタ530に対して回路選択信号を入力することにより、どちらか一方の順序回路からの出力データを選択することができ、出力端子を削減することができる(特許文献1等参照)。
【0005】
【特許文献1】
特開2000−269805号公報
【0006】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、セレクタを用いた端子数削減方法であるため、アイソレーションテスト対象の回路ブロックが多くなるにつれ、回路選択用信号の入力端子数が増加してしまい、それを避けるためにモードコントローラを用いると出力端子選択回路の設計の複雑化するという欠点を有していた。また、アイソレーションテスト対象の回路ブロックが多くなるにつれ、テスト時間も増加するという欠点を有していた。
【0007】
本発明は、上記従来の問題点を解決するもので、大規模システムLSIの機能テストにおいて、出力端子選択回路の設計を複雑化させることなく端子数の削減を可能にし、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる大規模システムLSIのテスト方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
請求項1の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルがハイレベルに固定される信号を選択し、選択した信号を論理積回路で集約し出力判定するものである。
【0009】
請求項2の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルがローレベルに固定される信号を選択し、選択した信号を否定積回路で集約し出力判定するものである。
【0010】
請求項3の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択し、選択した信号を排他的否定和回路で集約し出力判定するものである。
【0011】
請求項1から3に記載の大規模システムLSIのテスト方法によれば、テスト対象回路の出力に対して、論理積回路、否定積回路あるいは排他的否定和回路により出力信号がひとまとめにされ、これらのまとめられた信号により機能テストの期待値判定を行うことができるため、端子数を削減することができる。
【0012】
請求項4の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から、論理レベルがハイレベルに固定される信号を選択して集約した論理積回路の出力信号、論理レベルがローレベルに固定される信号を選択して集約した否定積回路の出力信号および論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択して集約した排他的否定和回路の出力信号を論理積回路で集約し出力判定するものである。
【0013】
請求項4記載の大規模システムLSIのテスト方法によれば、テスト対象回路の出力に対して、論理積回路、否定積回路および排他的否定和回路によりひとまとめにされた出力信号が、さらに論理積回路によりバーンインテスト判定信号としてまとめられるため、バーンインテスト時に端子数を一層削減することができる。
【0014】
請求項5の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがハイレベルに固定される信号を選択し、選択した信号を論理積回路で集約し出力判定するものである。
【0015】
請求項6の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがローレベルに固定される信号を選択し、選択した信号を否定積回路で集約し出力判定するものである。
【0016】
請求項7の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択し、選択した信号を排他的否定和回路で集約し出力判定するものである。
【0017】
請求項8の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがハイレベルに固定される信号を選択して集約した論理積回路の出力信号、論理レベルがローレベルに固定される信号を選択して集約した否定積回路の出力信号および論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択して集約した排他的否定和回路の出力信号を論理積回路で集約し出力判定するものである。
【0018】
請求項5から8に記載の大規模システムLSIのテスト方法によれば、各論理回路でまとめられた信号により機能テストの期待値判定を行うことで端子数を削減することができるとともに、複数のアイソレーション対象回路のテストを同時に行うことで、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
(第1の実施形態)
図1は本発明の第1の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図である。図1において、大規模システムLSI100はモードコントローラ110とテスト対象回路120を搭載し、さらに、論理積回路130、否定積回路140、排他的否定和回路150を備え、テストモード設定入力端子160、テストパターン入力端子170、期待値比較出力端子180を有する。大規模システムLSI100に搭載されるテスト対象回路ブロックは一般に複数であるが、ここではアイソレーションテスト対象となった1回路を示している。
【0020】
モードコントローラ110はテストモード設定入力端子160からの複数のテストモード信号をデコードし、テスト対象回路120に対してテスト開始信号を出力する。論理積回路130は、テスト対象回路120の複数の出力で“H”に固定された信号をひとまとめにする。否定積回路140は、テスト対象回路120の複数の出力で“L”に固定された信号をひとまとめにする。排他的否定和回路150は、テスト対象回路120の複数の出力で“H”もしくは“L”が同じタイミングで出力される信号をひとまとめにする。
【0021】
以上のように構成された大規模システムLSIにおける機能テスト方法について、その動作を説明する。まず、モードコントローラ110に対してテストモードを設定するためのテストモード信号を入力する。モードコントローラ110はテストモード信号をデコードし、テスト対象回路120に対してテスト開始信号を出力する。テスト対象回路120は、テストパターン入力端子170からのテストデータを受けて動作し結果を出力する。
【0022】
テスト対象回路120の出力に対して、論理積回路130は“H”に固定された出力信号をひとまとめにし、否定積回路140は“L”に固定された出力信号をひとまとめにし、排他的否定和回路150は“H”もしくは“L”が同じタイミングで出力される出力信号をひとまとめにするため、これらの信号を期待値比較出力端子180から出力し期待値判定を行うことにより、端子数の削減が実現される。
【0023】
(第2の実施形態)
図2は本発明の第2の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図である。図2において、大規模システムLSI200はモードコントローラ110とテスト対象回路120を搭載し、さらに、論理積回路130および210、否定積回路140、排他的否定和回路150を備え、テストモード設定入力端子160、テストパターン入力端子170、期待値比較出力端子180を有する。
【0024】
ここで、図1と同じ構成要素には同一符号を付し、その説明を省略する。図2においては、バーンインテスト判定に必要な程度に端子数の削減を図るため、論理積回路130、否定積回路140、排他的否定和回路150の各回路の出力信号を論理積回路210によりひとまとめにしている。この論理積回路210によりまとめられた信号を期待値比較出力端子180から出力しバーンインテスト判定を行うことにより、端子数の削減が実現される。
【0025】
(第3の実施形態)
図3は本発明の第3の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図である。図3において、大規模システムLSI300はモードコントローラ310とテスト対象回路320および330を搭載し、さらに、論理積回路340、否定積回路350、排他的否定和回路360を備え、テストモード設定入力端子370、テストパターン入力端子380、期待値比較出力端子390を有する。大規模システムLSI300に搭載されるテスト対象回路ブロックは一般に複数であるが、ここではアイソレーションテスト対象となった2回路を示している。
【0026】
モードコントローラ310はテストモード設定入力端子370からの複数のテストモード信号をデコードし、テスト対象回路320および330に対してテスト開始信号を出力する。論理積回路340は、テスト対象回路320および330の複数の出力で“H”に固定された信号をひとまとめにする。否定積回路350は、テスト対象回路320および330の複数の出力で“L”に固定された信号をひとまとめにする。排他的否定和回路360は、テスト対象回路320および330の複数の出力で“H”もしくは“L”が同じタイミングで出力される信号をひとまとめにする。
【0027】
以上のように構成された大規模システムLSIにおける機能テスト方法について、その動作を説明する。まず、モードコントローラ310に対してテストモードを設定するためのテストモード信号を入力する。モードコントローラ310はテストモード信号をデコードし、テスト対象回路320および330に対してテスト開始信号を出力する。テスト対象回路320および330は、テストパターン入力端子380からのテストデータを受けて動作し結果を出力する。
【0028】
テスト対象回路320および330の出力に対して、論理積回路340は“H”に固定された出力信号をひとまとめにし、否定積回路350は“L”に固定された出力信号をひとまとめにし、排他的否定和回路360は“H”もしくは“L”が同じタイミングで出力される出力信号をひとまとめにするため、これらの信号を期待値比較出力端子390から出力し期待値判定を行うことにより、端子数の削減が実現される。このように、複数のアイソレーション対象回路のテストを同時に行うことで、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる。
【0029】
(第4の実施形態)
図4は本発明の第4の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図である。図4において、大規模システムLSI400はモードコントローラ310とテスト対象回路320および330を搭載し、さらに、論理積回路340および410、否定積回路350、排他的否定和回路360を備え、テストモード設定入力端子370、テストパターン入力端子380、期待値比較出力端子390を有する。
【0030】
ここで、図3と同じ構成要素には同一符号を付し、その説明を省略する。図4においては、バーンインテスト判定に必要な程度に端子数の削減を図るため、論理積回路340、否定積回路350、排他的否定和回路360の各回路の出力信号を論理積回路410によりひとまとめにしている。この論理積回路410によりまとめられた信号を期待値比較出力端子390から出力してバーンインテスト判定を行うことにより、端子数の削減が実現される。
【0031】
【発明の効果】
以上説明したように、本発明によれば、論理積回路、否定積回路あるいは排他的否定和回路によりテスト対象回路の出力信号がひとまとめにされ、これらのまとめられた信号により機能テストの期待値判定を行うことができるため、端子数を削減することができる。また、複数のアイソレーション対象回路のテストを同時に行うことで、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図。
【図2】本発明の第2の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図。
【図3】本発明の第3の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図。
【図4】本発明の第4の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図。
【図5】従来の大規模システムLSIの構成を示すブロック図。
【符号の説明】
100、200、300、400、500 大規模システムLSI
110、310 モードコントローラ
120、320、330 テスト対象回路
130、210、340、410 論理積回路
140、350 否定積回路
150、360 排他的否定和回路
160、370 テストモード設定入力端子
170、380、550 テストパターン入力端子
180、390、560 期待値比較出力端子
510、520 順序回路
530 セレクタ
540 回路選択入力端子
【発明の属する技術分野】
本発明は大規模システムLSIのテスト方法に関し、特にアイソレーションテストを行う際に必要な端子数の削減技術に関する。
【0002】
【従来の技術】
複数のIPコア等の回路ブロックを搭載して構成される大規模システムLSIの機能テストにおいては、個々の回路ブロックを分離してテストするアイソレーションテストを行う際に、回路ブロック毎に使用する入出力端子が多くなるため、これらの端子数を削減する工夫がなされている。
【0003】
図5は従来のアイソレーションテストにおけるピン数削減方法を採用した大規模システムLSIの構成を示すブロック図である。図5において、LSI500は順序回路510と順序回路520およびセレクタ530を搭載し、回路選択入力端子540、テストパターン入力端子550、期待値比較出力端子560を備えている。
【0004】
LSI500に対する一方のテストパターン入力は順序回路510を通りセレクタ530に達する。同様に、他方のテストパターン入力も順序回路520を通りセレクタ530に達する。そこで、セレクタ530に対して回路選択信号を入力することにより、どちらか一方の順序回路からの出力データを選択することができ、出力端子を削減することができる(特許文献1等参照)。
【0005】
【特許文献1】
特開2000−269805号公報
【0006】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、セレクタを用いた端子数削減方法であるため、アイソレーションテスト対象の回路ブロックが多くなるにつれ、回路選択用信号の入力端子数が増加してしまい、それを避けるためにモードコントローラを用いると出力端子選択回路の設計の複雑化するという欠点を有していた。また、アイソレーションテスト対象の回路ブロックが多くなるにつれ、テスト時間も増加するという欠点を有していた。
【0007】
本発明は、上記従来の問題点を解決するもので、大規模システムLSIの機能テストにおいて、出力端子選択回路の設計を複雑化させることなく端子数の削減を可能にし、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる大規模システムLSIのテスト方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
請求項1の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルがハイレベルに固定される信号を選択し、選択した信号を論理積回路で集約し出力判定するものである。
【0009】
請求項2の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルがローレベルに固定される信号を選択し、選択した信号を否定積回路で集約し出力判定するものである。
【0010】
請求項3の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択し、選択した信号を排他的否定和回路で集約し出力判定するものである。
【0011】
請求項1から3に記載の大規模システムLSIのテスト方法によれば、テスト対象回路の出力に対して、論理積回路、否定積回路あるいは排他的否定和回路により出力信号がひとまとめにされ、これらのまとめられた信号により機能テストの期待値判定を行うことができるため、端子数を削減することができる。
【0012】
請求項4の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から、論理レベルがハイレベルに固定される信号を選択して集約した論理積回路の出力信号、論理レベルがローレベルに固定される信号を選択して集約した否定積回路の出力信号および論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択して集約した排他的否定和回路の出力信号を論理積回路で集約し出力判定するものである。
【0013】
請求項4記載の大規模システムLSIのテスト方法によれば、テスト対象回路の出力に対して、論理積回路、否定積回路および排他的否定和回路によりひとまとめにされた出力信号が、さらに論理積回路によりバーンインテスト判定信号としてまとめられるため、バーンインテスト時に端子数を一層削減することができる。
【0014】
請求項5の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがハイレベルに固定される信号を選択し、選択した信号を論理積回路で集約し出力判定するものである。
【0015】
請求項6の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがローレベルに固定される信号を選択し、選択した信号を否定積回路で集約し出力判定するものである。
【0016】
請求項7の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択し、選択した信号を排他的否定和回路で集約し出力判定するものである。
【0017】
請求項8の大規模システムLSIのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがハイレベルに固定される信号を選択して集約した論理積回路の出力信号、論理レベルがローレベルに固定される信号を選択して集約した否定積回路の出力信号および論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択して集約した排他的否定和回路の出力信号を論理積回路で集約し出力判定するものである。
【0018】
請求項5から8に記載の大規模システムLSIのテスト方法によれば、各論理回路でまとめられた信号により機能テストの期待値判定を行うことで端子数を削減することができるとともに、複数のアイソレーション対象回路のテストを同時に行うことで、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
(第1の実施形態)
図1は本発明の第1の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図である。図1において、大規模システムLSI100はモードコントローラ110とテスト対象回路120を搭載し、さらに、論理積回路130、否定積回路140、排他的否定和回路150を備え、テストモード設定入力端子160、テストパターン入力端子170、期待値比較出力端子180を有する。大規模システムLSI100に搭載されるテスト対象回路ブロックは一般に複数であるが、ここではアイソレーションテスト対象となった1回路を示している。
【0020】
モードコントローラ110はテストモード設定入力端子160からの複数のテストモード信号をデコードし、テスト対象回路120に対してテスト開始信号を出力する。論理積回路130は、テスト対象回路120の複数の出力で“H”に固定された信号をひとまとめにする。否定積回路140は、テスト対象回路120の複数の出力で“L”に固定された信号をひとまとめにする。排他的否定和回路150は、テスト対象回路120の複数の出力で“H”もしくは“L”が同じタイミングで出力される信号をひとまとめにする。
【0021】
以上のように構成された大規模システムLSIにおける機能テスト方法について、その動作を説明する。まず、モードコントローラ110に対してテストモードを設定するためのテストモード信号を入力する。モードコントローラ110はテストモード信号をデコードし、テスト対象回路120に対してテスト開始信号を出力する。テスト対象回路120は、テストパターン入力端子170からのテストデータを受けて動作し結果を出力する。
【0022】
テスト対象回路120の出力に対して、論理積回路130は“H”に固定された出力信号をひとまとめにし、否定積回路140は“L”に固定された出力信号をひとまとめにし、排他的否定和回路150は“H”もしくは“L”が同じタイミングで出力される出力信号をひとまとめにするため、これらの信号を期待値比較出力端子180から出力し期待値判定を行うことにより、端子数の削減が実現される。
【0023】
(第2の実施形態)
図2は本発明の第2の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図である。図2において、大規模システムLSI200はモードコントローラ110とテスト対象回路120を搭載し、さらに、論理積回路130および210、否定積回路140、排他的否定和回路150を備え、テストモード設定入力端子160、テストパターン入力端子170、期待値比較出力端子180を有する。
【0024】
ここで、図1と同じ構成要素には同一符号を付し、その説明を省略する。図2においては、バーンインテスト判定に必要な程度に端子数の削減を図るため、論理積回路130、否定積回路140、排他的否定和回路150の各回路の出力信号を論理積回路210によりひとまとめにしている。この論理積回路210によりまとめられた信号を期待値比較出力端子180から出力しバーンインテスト判定を行うことにより、端子数の削減が実現される。
【0025】
(第3の実施形態)
図3は本発明の第3の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図である。図3において、大規模システムLSI300はモードコントローラ310とテスト対象回路320および330を搭載し、さらに、論理積回路340、否定積回路350、排他的否定和回路360を備え、テストモード設定入力端子370、テストパターン入力端子380、期待値比較出力端子390を有する。大規模システムLSI300に搭載されるテスト対象回路ブロックは一般に複数であるが、ここではアイソレーションテスト対象となった2回路を示している。
【0026】
モードコントローラ310はテストモード設定入力端子370からの複数のテストモード信号をデコードし、テスト対象回路320および330に対してテスト開始信号を出力する。論理積回路340は、テスト対象回路320および330の複数の出力で“H”に固定された信号をひとまとめにする。否定積回路350は、テスト対象回路320および330の複数の出力で“L”に固定された信号をひとまとめにする。排他的否定和回路360は、テスト対象回路320および330の複数の出力で“H”もしくは“L”が同じタイミングで出力される信号をひとまとめにする。
【0027】
以上のように構成された大規模システムLSIにおける機能テスト方法について、その動作を説明する。まず、モードコントローラ310に対してテストモードを設定するためのテストモード信号を入力する。モードコントローラ310はテストモード信号をデコードし、テスト対象回路320および330に対してテスト開始信号を出力する。テスト対象回路320および330は、テストパターン入力端子380からのテストデータを受けて動作し結果を出力する。
【0028】
テスト対象回路320および330の出力に対して、論理積回路340は“H”に固定された出力信号をひとまとめにし、否定積回路350は“L”に固定された出力信号をひとまとめにし、排他的否定和回路360は“H”もしくは“L”が同じタイミングで出力される出力信号をひとまとめにするため、これらの信号を期待値比較出力端子390から出力し期待値判定を行うことにより、端子数の削減が実現される。このように、複数のアイソレーション対象回路のテストを同時に行うことで、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる。
【0029】
(第4の実施形態)
図4は本発明の第4の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図である。図4において、大規模システムLSI400はモードコントローラ310とテスト対象回路320および330を搭載し、さらに、論理積回路340および410、否定積回路350、排他的否定和回路360を備え、テストモード設定入力端子370、テストパターン入力端子380、期待値比較出力端子390を有する。
【0030】
ここで、図3と同じ構成要素には同一符号を付し、その説明を省略する。図4においては、バーンインテスト判定に必要な程度に端子数の削減を図るため、論理積回路340、否定積回路350、排他的否定和回路360の各回路の出力信号を論理積回路410によりひとまとめにしている。この論理積回路410によりまとめられた信号を期待値比較出力端子390から出力してバーンインテスト判定を行うことにより、端子数の削減が実現される。
【0031】
【発明の効果】
以上説明したように、本発明によれば、論理積回路、否定積回路あるいは排他的否定和回路によりテスト対象回路の出力信号がひとまとめにされ、これらのまとめられた信号により機能テストの期待値判定を行うことができるため、端子数を削減することができる。また、複数のアイソレーション対象回路のテストを同時に行うことで、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図。
【図2】本発明の第2の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図。
【図3】本発明の第3の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図。
【図4】本発明の第4の実施形態に係るテスト方法を実行する大規模システムLSIの構成を示すブロック図。
【図5】従来の大規模システムLSIの構成を示すブロック図。
【符号の説明】
100、200、300、400、500 大規模システムLSI
110、310 モードコントローラ
120、320、330 テスト対象回路
130、210、340、410 論理積回路
140、350 否定積回路
150、360 排他的否定和回路
160、370 テストモード設定入力端子
170、380、550 テストパターン入力端子
180、390、560 期待値比較出力端子
510、520 順序回路
530 セレクタ
540 回路選択入力端子
Claims (8)
- 複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルがハイレベルに固定される信号を選択し、選択した信号を論理積回路で集約し出力判定する大規模システムLSIのテスト方法。
- 複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルがローレベルに固定される信号を選択し、選択した信号を否定積回路で集約し出力判定する大規模システムLSIのテスト方法。
- 複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択し、選択した信号を排他的否定和回路で集約し出力判定する大規模システムLSIのテスト方法。
- 複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から、論理レベルがハイレベルに固定される信号を選択して集約した論理積回路の出力信号、論理レベルがローレベルに固定される信号を選択して集約した否定積回路の出力信号および論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択して集約した排他的否定和回路の出力信号を論理積回路で集約し出力判定する大規模システムLSIのテスト方法。
- 複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがハイレベルに固定される信号を選択し、選択した信号を論理積回路で集約し出力判定する大規模システムLSIのテスト方法。
- 複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがローレベルに固定される信号を選択し、選択した信号を否定積回路で集約し出力判定する大規模システムLSIのテスト方法。
- 複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択し、選択した信号を排他的否定和回路で集約し出力判定する大規模システムLSIのテスト方法。
- 複数の回路ブロックを搭載して構成される大規模システムLSIのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがハイレベルに固定される信号を選択して集約した論理積回路の出力信号、論理レベルがローレベルに固定される信号を選択して集約した否定積回路の出力信号および論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択して集約した排他的否定和回路の出力信号を論理積回路で集約し出力判定する大規模システムLSIのテスト方法。
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JP2015149572A (ja) * | 2014-02-05 | 2015-08-20 | 京セラドキュメントソリューションズ株式会社 | 特定用途向け集積回路 |
-
2003
- 2003-04-23 JP JP2003118566A patent/JP2004325180A/ja active Pending
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