JP4351786B2 - 集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、機能試験用の回路を内蔵した集積回路(以下、「IC」という)に関するものである。
【0002】
【従来の技術】
図2は、従来のICの一例を示す構成図である。
このICは、入力信号IN1,IN2,…,INmが与えられる入力端子11,12,…,1mと、これらの入力端子11〜1mに接続されたロジック部2を有している。ロジック部2は、入力信号IN1〜INmに基づいて所定の論理演算処理を行い、その処理結果の出力信号OUT1,OUT2,…,OUTnを生成するものである。ロジック部2の出力側は出力端子31,32,…,3nに接続され、これらの出力端子31〜3nから出力信号OUT1〜OUTnが出力されるようになっている。
【0003】
更に、このICは、機能試験用の回路として読出し専用メモリ(以下、「ROM」という)4と、比較器5を備えている。ROM4のアドレス端子には、入力端子11〜1mが接続され、入力信号IN1〜INmがアドレス信号として与えられるようになっている。ROM4のデータ端子は比較器5の第1の入力側に接続され、この比較器5の第2の入力側には、ロジック部2の出力側が接続されている。比較器5は、第1と第2の入力側に与えられる信号が一致したときに一致信号を出力するものであり、この比較器5の出力側が試験出力端子6に接続されている。
【0004】
このICでは、入力信号IN1〜INmの組合わせ毎に、ロジック部2から出力されるべき出力信号OUT1〜OUTnの出力期待値が予め算出され、その出力期待値が、入力信号IN1〜INmをアドレスとするROM4の該当する記憶位置に格納されている。
このICの機能を試験する場合、入力端子11〜1mに試験装置を接続して試験用の入力信号IN1〜INmを入力すると共に、試験出力端子6に出力される一致信号を監視する。
【0005】
入力端子11〜1mに与えられた入力信号IN1〜INmは、ロジック部2で所定の論理演算処理が行われ、その処理結果の出力信号OUT1〜OUTnが出力端子31〜3nに出力されると共に、比較器5の第2の入力側に与えられる。また、入力信号IN1〜INmは、ROM4に対するアドレス信号として与えられる。これにより、ROM4に予め格納された入力信号IN1〜INmに対応する出力期待値が、このROM4のデータ端子から出力されて比較器5の第1の入力側に与えられる。
【0006】
比較器5では、ロジック部2から与えられた処理結果の出力信号OUT1〜OUTnと、ROM4から与えられた出力期待値とが比較され、両者が一致していれば試験出力端子6から一致信号が出力される。入力信号IN1〜INmを順次切替え、すべての組合わせについて端子6の一致信号を監視し、ロジック部2の機能を試験する。
【0007】
このように、このICは、入力信号IN1〜INmの組合わせ毎に、その出力期待値を格納したROM4を有しているので、複雑な論理処理を行うICでも、特殊な機能を有する試験装置を必要とせずに、簡単に機能試験を行うことができる。
【0008】
【発明が解決しようとする課題】
しかしながら、従来のICでは、予めすべての入力信号IN1〜INmの組合わせ毎にその出力期待値を格納したROM4を内蔵しなければならないので、コスト高になると共に、チップサイズが大きくなるという課題があった。
【0009】
本発明は、前記従来技術が持っていた課題を解決し、小さな回路規模で複雑な論理処理を試験することができる機能試験用の回路を内蔵したICを提供するものである。
【0010】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第1の発明のICは、m個(但し、m;任意の正の整数)の入力端子と、ロジック部と、n個(但し、n;任意の正の整数)の出力端子と、第1の試験入力端子と、第2の試験入力端子と、直列並列変換器(以下、「S/P変換器」という)と、比較器と、前記一致信号を外部へ出力する試験出力端子とを有している。
【0011】
ここで、前記ロジック部は、前記m個の入力端子から並列に入力される試験用のmビットの入力信号に従って所定の論理演算処理を行い、前記論理演算処理結果であるnビットの出力信号を並列に出力するものである。前記n個の出力端子は、前記ロジック部から出力された前記nビットの出力信号を外部へ並列に出力する端子である。第1の試験入力端子は、前記mビットの入力信号の組合わせに対応した前記論理演算処理における出力期待値のnビットのパターンデータを直列に入力する端子である。前記第2の試験入力端子は、前記パターンデータの入力タイミングを示すクロック信号を入力する端子である。
【0012】
前記S/P変換器は、前記第2の試験入力端子に入力された前記クロック信号に同期して、前記第1の試験入力端子に入力された前記直列のnビットのパターンデータを並列のnビットのパターンデータに変換するものである。前記比較器は、前記S/P変換器で変換された前記並列のnビットのパターンデータと、前記ロジック部から出力された前記並列のnビットの出力信号と、を比較して両者が一致したときに一致信号を出力するものである。更に、前記試験出力端子は、前記一致信号を外部へ出力する端子である。
【0013】
第2の発明のICは、m個(但し、m;任意の正の整数)の入力端子と、入力切替部と、ロジック部と、n個(但し、n;任意の正の整数)の出力端子と、第1の試験入力端子と、第2の試験入力端子と、S/P変換器と、比較器と、試験出力端子とを有している。
ここで、前記入力切替部は、非試験時に、前記m個の入力端子に対して与えられる並列のmビットの第1の入力信号を入力して出力し、試験時に、並列のmビットの第2の入力信号が与えられると、前記mビットの第2の入力信号側に切り替えられ、前記mビットの第2の入力信号を入力して出力するものである。前記ロジック部は、前記入力切替部の出力信号に従って所定の論理演算処理を行い、前記論理演算処理結果であるnビットの信号を並列に出力するものである。前記n個の出力端子は、前記ロジック部から出力された前記並列のnビットの信号を外部へ並列に出力する端子である。
【0014】
前記第1の試験入力端子は、試験用のmビットの入力信号と、前記試験用のmビットの入力信号の組合わせに対応した前記論理演算処理における出力期待値のnビットのパターンデータと、を直列に入力する端子である。前記第2の試験入力端子は、前記パターンデータの入力タイミングを示すクロック信号を入力する端子である。前記S/P変換器は、前記第2の試験入力端子に入力された前記クロック信号に同期して、前記第1の試験入力端子に入力された前記直列のmビットの入力信号を前記並列のmビットの第2の入力信号に変換して前記入力切替部に与えると共に、前記第1の試験入力端子に入力された前記直列のnビットのパターンデータを並列のnビットのパターンデータに変換するものである。前記比較器は、前記直列並列変換器で変換された前記並列のnビットのパターンデータと、前記ロジック部から出力された前記並列のnビットの信号と、を比較して両者が一致したときに一致信号を出力するものである。更に、前記試験出力端子は、前記一致信号を外部へ出力する端子である。
【0015】
【発明の実施の形態】
(第1の実施形態)
図1は、本発明の第1の実施形態を示すICの構成図であり、図2中の要素と共通の要素には共通の符号が付されている。
このICは、図2のICと同様に、第1の入力信号IN1〜INmが与えられる入力端子11〜1mと、これらの入力端子11〜1mに接続されたロジック部2を有している。ロジック部2は、入力信号IN1〜INmに従って所定の論理演算処理を行い、その処理結果の出力信号OUT1〜OUTnを生成するものである。ロジック部2の出力側は出力端子31〜3nに接続され、この出力端子31〜3nから出力信号OUT1〜OUTnが出力されるようになっている。更に、このICは、機能試験用の回路としてS/P変換器7と比較器5を備えると共に、試験入力端子8,9を有している。
【0016】
試験入力端子8は、ロジック部2の出力期待値のパターンデータPNTを直列に与えるための端子である。また、試験入力端子9は、パターンデータPNTの入力タイミングを示すクロック信号CLKを与えるための端子である。試験入力端子8,9は、S/P変換器7の直列入力端子及びクロック端子にそれぞれ接続されている。
【0017】
S/P変換器7は、クロック端子に与えられるクロック信号CLKに同期して、直列入力端子に与えられる直列データを順次シフトしながら取込んで保持し、並列出力端子から並列データとして出力するものである。S/P変換器7の並列出力端子は比較器5の第1の入力側に接続され、この比較器5の第2の入力側には、ロジック部2の出力側が接続されている。比較器5は、第1と第2の入力側に与えられる信号が一致したときに一致信号を出力するものであり、この比較器5の出力側が試験出力端子6に接続されている。
【0018】
次にこのICの機能試験時の動作を説明する。
まず、入力端子11〜1m、及び試験入力端子8,9に、ロジックテスタ等の試験装置を接続する。
【0019】
次に、入力端子11〜1mから、試験用の入力信号IN1〜INmを並列に与える。また、入力信号IN1〜INmに基づいてロジック部2から出力されるべき出力信号OUT1〜OUTnの出力期待値のパターンデータPTNを、試験入力端子8から直列に与える。
入力端子11〜1mに与えられた入力信号IN1〜INmは、ロジック部2によって所定の論理演算処理が施され、その処理結果の出力信号OUT1〜OUTnが出力端子31〜3nに出力されると共に、比較器5の第2の入力側に与えられる。
【0020】
一方、試験入力端子8に与えられたパターンデータPNTは、試験入力端子9に与えられたクロック信号CLKに従って、S/P変換器7で並列データに変換され、比較器5の第1の入力側に与えられる。
比較器5では、ロジック部2から与えられた処理結果の出力信号OUT1〜OUTnと、S/P変換器7から与えられたパターンデータPTNとが比較され、両者が一致していれば試験出力端子6から一致信号が出力される。
このような試験を、試験すべきすべての組合わせの入力信号IN1〜INmに対して行い、ロジック部2の機能を試験する。
【0021】
以上のように、この第1の実施形態のICは、次の(1)〜(3)のような利点を有する。
(1) 入力信号IN1〜INmの組合わせに対応した出力期待値のパターンデータPTNを直列に入力して並列に変換するS/P変換器7を有している。このため、多数の試験用入力端子を必要としない。
(2) S/P変換器7の出力信号とロジック部2の出力信号を比較してその比較結果の一致信号を出力する比較器5を有している。これにより、多数の試験用入力端子を持たない試験装置でも、複雑な論理処理を行うICの機能試験の結果を判定することができる。
(3) 図2のICのように、ROM4に予め出力期待値を格納しておく必要がないので、機能試験の内容変更や追加が自由に行える。
【0022】
(第2の実施形態)
図3は、本発明の第2の実施形態を示すICの構成図であり、図1中の要素と共通の要素には共通の符号が付されている。
このICでは、入力端子11〜1mが、入力切替部(例えば、2入力の論理和ゲート、以下、「OR」という)101,102,…,10mを介してロジック部2の入力側に接続されている。更に、図1中のmビットのS/P変換器7に代えて、m+nビットの並列出力端子を有するS/P変換器7Aを設けている。S/P変換器7Aの前半のmビットの並列出力端子は、OR101〜10mの第2の入力側に接続され、後半のnビットの並列出力端子が、比較器5の第1の入力側に接続されている。その他の構成は、図1と同様である。
【0023】
次にこのICの機能試験時の動作を説明する。
まず、入力端子11〜1mをすべて論理値“0”に設定すると共に、試験入力端子8,9に試験装置を接続する。
【0024】
次に、試験入力端子9にクロック信号CLKを与え、このクロック信号CLKのタイミングに従って試験入力端子8から、試験用の入力信号IN1〜INm、及びこの入力信号IN1〜INmに対する出力期待値のパターンデータPTNを直列に与える。
【0025】
試験入力端子8に与えられた入力信号IN1〜INmとパターンデータPTNは、S/P変換器7Aでmビットの第2の入力信号IN1〜INmと、nビットのパターンデータPTNの並列データに変換され、並列出力端子に出力される。
S/P変換器7Aで並列に変換されたmビットの入力信号IN1〜INmは、OR101〜10mを介してロジック部2に与えられ、所定の論理演算処理が施される。ロジック部2の出力信号OUT1〜OUTnは、出力端子31〜3nに出力されると共に、比較器5の第2の入力側に与えられる。
【0026】
また、S/P変換器7Aで並列データに変換されnビットのパターンデータPNTは、比較器5の第1の入力側に与えられる。
比較器5では、ロジック部2から与えられた出力信号OUT1〜OUTnと、S/P変換器7Aから与えられたパターンデータPTNとが比較され、両者が一致していれば試験出力端子6から一致信号が出力される。
このような試験を、試験すべきすべての組合わせの入力信号IN1〜INmとこれに対応したパターンデータPTNに対して行い、ロジック部2の機能を試験する。
【0027】
以上のように、この第2の実施形態のICは、前記(1)〜(3)の利点に加えて、次の(4)のような利点がある。
(4) パターンデータPTNと共に、入力信号IN1〜INmを直列に入力して並列に変換するS/P変換器7Aを有している。このため、多数の試験用出力端子を持たない試験装置でも、複雑な論理処理を行うICに入力信号IN1〜INmを与えることができる。
【0028】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の(a),(b)のようなものがある。
(a) 図1及び図3のICでは、出力端子31〜3nに出力される出力信号OUT1〜OUTnを、パターンデータPTNと比較しているが、ロジック部2中の内部信号をパターンデータPTNと比較することも可能である。
(b) 図3中のOR101〜10mに代えてセレクタ等を使用し、入力端子11〜1m側と、S/P変換部7A側とを切替えるようにしても良い。
【0029】
【発明の効果】
以上詳細に説明したように、第1の発明によれば、論理演算処理の出力期待値が直列に与えられる試験入力端子と、この試験入力端子に与えられた出力期待値を並列データに変換する直列並列変換器とを有している。これにより、少数の試験入力端子で多数の試験用の信号を入力することができる。
【0030】
更に、出力期待値とロジック部の処理結果とを比較する比較器と、その比較結果の信号を出力する試験出力端子とを有している。これにより、多数の試験用入力端子を持たない試験装置でも、複雑な論理処理を行うICの機能試験の結果を判定することができる。
その上、従来のICのように、ROMに予め出力期待値を格納しておく必要がないので、機能試験の内容変更や追加が自由に行える。
【0031】
第2の発明によれば、出力期待値に加えて試験入力信号も直列に与えられる試験入力端子と、これらを並列データに変換するS/P変換器と、並列データに変換された試験入力信号をロジック部に与える入力切替部とを有している。これにより、第1の発明の効果に加えて、多数の試験用出力端子を持たない試験装置でも、複雑な論理処理を行うICに入力信号を与えることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すICの構成図である。
【図2】従来のICの一例を示す構成図である。
【図3】本発明の第2の実施形態を示すICの構成図である。
【符号の説明】
11〜1m 入力端子
2 ロジック部
31〜3n 出力端子
5 比較器
6 試験出力端子
7,7A S/P変換器(直列並列変換器)
8,9 試験入力端子
101〜10m OR(論理和ゲート)
Claims (2)
- m個(但し、m;任意の正の整数)の入力端子と、
前記m個の入力端子から並列に入力される試験用のmビットの入力信号に従って所定の論理演算処理を行い、前記論理演算処理結果であるnビット(但し、n;任意の正の整数)の出力信号を並列に出力するロジック部と、
前記ロジック部から出力された前記nビットの出力信号を外部へ並列に出力するn個の出力端子と、
前記mビットの入力信号の組合わせに対応した前記論理演算処理における出力期待値のnビットのパターンデータを直列に入力する第1の試験入力端子と、
前記パターンデータの入力タイミングを示すクロック信号を入力する第2の試験入力端子と、
前記第2の試験入力端子に入力された前記クロック信号に同期して、前記第1の試験入力端子に入力された前記直列のnビットのパターンデータを並列のnビットのパターンデータに変換する直列並列変換器と、
前記直列並列変換器で変換された前記並列のnビットのパターンデータと、前記ロジック部から出力された前記並列のnビットの出力信号と、を比較して両者が一致したときに一致信号を出力する比較器と、
前記一致信号を外部へ出力する試験出力端子と、
を有することを特徴とする集積回路。 - m個(但し、m;任意の正の整数)の入力端子と、
非試験時に、前記m個の入力端子に対して与えられる並列のmビットの第1の入力信号を入力して出力し、試験時に、並列のmビットの第2の入力信号が与えられると、前記mビットの第2の入力信号側に切り替えられ、前記mビットの第2の入力信号を入力して出力する入力切替部と、
前記入力切替部の出力信号に従って所定の論理演算処理を行い、前記論理演算処理結果であるnビット(但し、n;任意の正の整数)の信号を並列に出力するロジック部と、
前記ロジック部から出力された前記並列のnビットの信号を外部へ並列に出力するn個の出力端子と、
試験用のmビットの入力信号と、前記試験用のmビットの入力信号の組合わせに対応した前記論理演算処理における出力期待値のnビットのパターンデータと、を直列に入力する第1の試験入力端子と、
前記パターンデータの入力タイミングを示すクロック信号を入力する第2の試験入力端子と、
前記第2の試験入力端子に入力された前記クロック信号に同期して、前記第1の試験入力端子に入力された前記直列のmビットの入力信号を前記並列のmビットの第2の入力信号に変換して前記入力切替部に与えると共に、前記第1の試験入力端子に入力された前記直列のnビットのパターンデータを並列のnビットのパターンデータに変換する直列並列変換器と、
前記直列並列変換器で変換された前記並列のnビットのパターンデータと、前記ロジック部から出力された前記並列のnビットの信号と、を比較して両者が一致したときに一致信号を出力する比較器と、
前記一致信号を外部へ出力する試験出力端子と、
を有することを特徴とする集積回路。
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