JP2006319055A - 半導体集積回路 - Google Patents
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Abstract
【課題】 複数のCPUを内蔵する半導体集積回路をテストする際に、半導体集積回路の内部において複数のCPUの演算結果を期待値と比較判定することにより、テスト時間を短縮する。
【解決手段】 この半導体集積回路は、同一のテストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のCPU20と、同一の期待値パターンをパラレルに入力し、複数のCPUからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、複数のCPUについての複数の比較結果をそれぞれ出力する複数組の比較器41〜44と、複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、複数のCPUの内の少なくとも1つから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する不一致検出回路50とを具備する。
【選択図】 図1
【解決手段】 この半導体集積回路は、同一のテストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のCPU20と、同一の期待値パターンをパラレルに入力し、複数のCPUからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、複数のCPUについての複数の比較結果をそれぞれ出力する複数組の比較器41〜44と、複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、複数のCPUの内の少なくとも1つから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する不一致検出回路50とを具備する。
【選択図】 図1
Description
本発明は、一般に、複数のCPUを内蔵する半導体集積回路に関し、特に、それらのCPUをテストする際にテストを補助する回路を内蔵する半導体集積回路に関する。
近年においては、半導体製造プロセスの微細化に伴って、複数の機能ブロックを1チップ内に集積するシステムLSIが普及しつつあり、複数のCPUを内蔵するシステムLSIも広く用いられている。このような半導体集積回路の大規模化及び複雑化に伴って、半導体集積回路のテストも複雑化してきており、半導体集積回路のテストを容易化するために、様々なテスト方式が開発されている。
その1つとして、半導体集積回路を半導体集積回路テスト装置(LSIテスタ)に接続し、LSIテスタから半導体集積回路にクロック信号と共にテストパターンを供給して、半導体集積回路に内蔵されているCPUを動作させ、半導体集積回路内部でCPUの演算結果を期待値パターンと比較判定するセルフテスト方式が知られている。そのようなテスト方式を導入することにより、テスト時間の短縮やコストの低減が図られている。
特に、半導体集積回路が複数のCPUを内蔵する場合には、複数のCPUの内から1つのCPUを順次選択して外部から制御できるようにテスト回路を構成することにより、それらのCPUを順次テストするセルフテスト方式が用いられていた。そのため、半導体集積回路に内蔵されているCPUの数が増えれば、その分だけテスト時間も増大するという問題があった。
関連する技術として、下記の特許文献1には、回路ブロックの個数が増えても、テスト時間を増大することなく、より適切にテストを遂行できる半導体集積回路及びそのテスト方法が開示されている。特許文献1によれば、CPU等の同一の機能回路ブロックを複数有する半導体集積回路において、特定のCPUからなる回路ブロックは、その出力信号を外部に出力してテスト判定を実行できるように構成すると共に、他のCPUからなる回路ブロックの出力信号とさらに他のCPUからなる回路ブロックの出力信号とが一致しているか否かを比較できる判定回路を設けて、判定回路による比較判定結果が外部に出力される。
しかしながら、この半導体集積回路においては、特定のCPUからなる回路ブロックの出力信号は外部のLSIテスタ等に出力されて期待値と比較されるので、全てのテストを半導体集積回路の内部で行うことはできない。
特開平2000−267875号公報(第1頁、図1)
そこで、上記の点に鑑み、本発明は、複数のCPUを内蔵する半導体集積回路をテストする際に、半導体集積回路の内部において複数のCPUの演算結果を期待値と比較判定することにより、テスト時間を短縮することを目的とする。
上記課題を解決するため、本発明の第1の観点に係る半導体集積回路は、同一のテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のCPUと、同一の期待値パターンをパラレルに入力し、複数のCPUからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、複数のCPUについての複数の比較結果をそれぞれ出力する複数組の比較器と、複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、複数のCPUの内の少なくとも1つから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する不一致検出回路とを具備する。
また、本発明の第2の観点に係る半導体集積回路は、同一のテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のCPUと、同一の期待値パターンをパラレルに入力し、複数のCPUからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、複数のCPUについての複数の比較結果をそれぞれ出力する複数組の比較器と、複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、それぞれのCPUから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する複数の不一致検出回路とを具備する。
以上において、半導体集積回路が、第1群の端子にパラレルに入力される複数ビットのテストパターンを複数のCPUにパラレルに供給する第1群の配線と、第2群の端子にパラレルに入力される複数ビットの期待値パターンを複数組の比較器にパラレルに供給する第2群の配線とをさらに具備するようにしても良い。
あるいは、半導体集積回路が、クロック信号に同期してシリアルに入力される複数ビットのテストパターンを順次シフトさせて保持し、保持されているテストパターンを複数のCPUにパラレルに供給する第1群のフリップフロップと、クロック信号に同期してシリアルに入力される複数ビットの期待値パターンを順次シフトさせて保持し、保持されている期待値パターンを複数組の比較器にパラレルに供給する第2群のフリップフロップとをさらに具備するようにしても良い。
本発明によれば、外部から半導体集積回路にテストパターン及び期待値パターンを入力し、同一のテストパターンに基づく演算によって複数のCPUからそれぞれ出力される出力値パターンを同一の期待値パターンと半導体集積回路内で比較して判定を行うことにより、テスト時間を短縮することが可能となる。
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図1は、本発明の第1の実施形態に係る半導体集積回路の構成を示す図である。本実施形態に係る半導体集積回路は、複数の同一CPUを内蔵しており、テストパターン及び期待値パターンをパラレル入力することにより、これらのCPUに対して並列的にテストが行われる。
図1は、本発明の第1の実施形態に係る半導体集積回路の構成を示す図である。本実施形態に係る半導体集積回路は、複数の同一CPUを内蔵しており、テストパターン及び期待値パターンをパラレル入力することにより、これらのCPUに対して並列的にテストが行われる。
図1に示すように、半導体集積回路100は、テストパターンをパラレル入力するための第1群の入力端子1〜4と、期待値パターンをパラレル入力するための第2群の入力端子5〜8と、テストの対象である複数のCPU20と、各々のCPU20から出力される出力値パターンを期待値パターンと比較するそれぞれの組の比較器41〜44と、複数組の比較器41〜44からそれぞれ出力される複数の比較結果に基づいて出力値パターンと期待値パターンとの不一致を検出する不一致検出回路50とを有している。以下の説明においては、説明を簡単にするために、テストパターン、期待値パターン、出力値パターンにおけるデータのビット数を4ビットとする。
複数のCPU20をテストするために、外部のLSIテスタから第1群の入力端子1〜4に、4ビットのテストパターンがパラレルに入力される。半導体集積回路100内には、第1群の入力端子1〜4にパラレルに入力される4ビットのテストパターンを複数のCPU20にパラレルに供給する第1群の配線が設けられている。
一方、外部のLSIテスタから第2群の入力端子5〜8には、4ビットの期待値パターンがパラレルに入力される。半導体集積回路100内には、第2群の入力端子5〜8にパラレルに入力される4ビットの期待値パターンを複数組の比較器41〜44にパラレルに供給する第2群の配線が設けられている。
複数のCPU20は、第1群の配線を介して供給される4ビットのテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を4ビットの出力値パターンとして複数組の比較器41〜44にそれぞれ出力する。
ここで、テストパターンとしては、LSIテスタ等によって生成される擬似乱数、又は、人為的に生成した値を用いることができる。また、期待値パターンとしては、テストパターンに基づいて演算が正常に行われた場合に出力されるデータが用いられる。
比較器41〜44として、本実施形態においてはXOR(排他的論理和)回路が用いられる。各々のCPU20に対して4つの比較器41〜44が設けられており、1組の比較器41〜44は、対応するCPU20から出力される4ビットの出力値パターンと第2群の配線を介して供給される4ビットの期待値パターンとを比較することにより、対応するCPU20についての比較結果を不一致検出回路50に出力する。ここで、出力値パターンと期待値パターンとが一致していれば、比較器41〜44の全てが「0」を出力し、出力値パターンと期待値パターンとが異なっていれば、比較器41〜44の内の少なくとも1つが「1」を出力する。
不一致検出回路50は、複数組の比較器41〜44からそれぞれ出力される複数の比較結果に基づいて、複数のCPU20の演算が正常に行われたか否かを判定し、判定結果を表す情報を出力する。例えば、不一致検出回路50は、16入力のOR回路によって構成され、複数組の比較器41〜44の全てが「0」を出力した場合には、一致を表す「0」を出力し、複数組の比較器41〜44の内の少なくとも1つが「1」を出力した場合には、不一致を表す「1」を出力する。
このように、外部から半導体集積回路にテストパターン及び期待値パターンを入力し、同一のテストパターンに基づく演算によって複数のCPUからそれぞれ出力される出力値パターンを同一の期待値パターンと半導体集積回路内で比較して判定を行うことにより、これらのCPUのテスト時間を短縮することができる。
次に、本発明の第2の実施形態について説明する。本実施形態に係る半導体集積回路は、複数の同一CPUを内蔵しており、テストパターン及び期待値パターンをシリアル入力することにより、これらのCPUに対して並列的にテストが行われる。
図2は、本発明の第2の実施形態に係る半導体集積回路の構成を示す図である。図2に示すように、半導体集積回路200は、テストパターンをシリアル入力するためにテストパターンのビット数と同じ数だけシリアル接続された第1群のフリップフロップ11〜14と、テストの対象である複数のCPU20と、期待値パターンをシリアル入力するために期待値パターンのビット数と同じ数だけシリアル接続された第2群のフリップフロップ31〜34と、各々のCPU20から出力される出力値パターンと第2群のフリップフロップ31〜34から出力される期待値パターンとを比較するそれぞれの組の比較器41〜44と、複数組の比較器41〜44からそれぞれ出力される複数の比較結果に基づいて出力値パターンと期待値パターンとの不一致を検出する不一致検出回路50とを有している。以下の説明においては、説明を簡単にするために、テストパターン、期待値パターン、出力値パターンにおけるデータのビット数を4ビットとする。
複数のCPU20をテストするために、外部のLSIテスタからフリップフロップ11に、クロック信号CLKに同期して、4ビットのテストパターンがシリアルに供給される。第1群のフリップフロップ11〜14は、クロック信号CLKに同期して、4ビットのテストパターンを順次シフトさせて保持し、保持されたテストパターンを複数のCPU20にパラレルに供給する。
一方、外部のLSIテスタからフリップフロップ31に、クロック信号CLKに同期して、4ビットの期待値パターンがシリアルに供給される。第2群のフリップフロップ31〜34は、クロック信号CLKに同期して、4ビットの期待値パターンを順次シフトさせて保持し、保持されたテストパターンを複数組の比較器41〜44にパラレルに供給する。
複数のCPU20は、第1群のフリップフロップ11〜14から供給されるテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を4ビットの出力値パターンとして複数組の比較器41〜44にそれぞれ出力する。
比較器41〜44として、本実施形態においてはXOR(排他的論理和)回路が用いられる。各々のCPU20に対して4つの比較器41〜44が設けられており、1組の比較器41〜44は、対応するCPU20から出力される4ビットの出力値パターンとフリップフロップ31〜34から供給される4ビットの期待値パターンとを比較することにより、対応するCPU20についての比較結果を不一致検出回路50に出力する。ここで、出力値パターンと期待値パターンとが一致していれば、比較器41〜44の全てが「0」を出力し、出力値パターンと期待値パターンとが異なっていれば、比較器41〜44の内の少なくとも1つが「1」を出力する。
不一致検出回路50は、複数組の比較器41〜44からそれぞれ出力される複数の比較結果に基づいて、複数のCPU20の演算が正常に行われたか否かを判定し、判定結果を表す情報を出力する。例えば、不一致検出回路50は、16入力のOR回路によって構成され、複数組の比較器41〜44の全てが「0」を出力した場合には、一致を表す「0」を出力し、複数組の比較器41〜44の内の少なくとも1つが「1」を出力した場合には不一致を表す「1」を出力する。
このように、外部から半導体集積回路にテストパターン及び期待値パターンを入力し、同一のテストパターンに基づく演算によって複数のCPUからそれぞれ出力される出力値パターンを同一の期待値パターンと半導体集積回路内で比較して判定を行うことにより、これらのCPUのテスト時間を短縮することができる。さらに、テストパターン及び期待値パターンを半導体集積回路にシリアル入力することにより、複数のCPUをテストするために必要となる入力端子数を削減することができる。
次に、本発明の第3の実施形態について説明する。本実施形態に係る半導体集積回路は、第1又は第2の実施形態に係る半導体集積回路における不一致検出回路の構成を変更したものであり、他の点に関しては第1又は第2の実施形態におけるのと同様であるので、以下においては、第2の実施形態における不一致検出回路の構成を変更した場合を例にとって説明する。
図3に、本発明の第3の実施形態に係る半導体集積回路の構成を示す。半導体集積回路300においては、図2に示す第2の実施形態における不一致回路50の替わりに、図3に示すように、1つのCPU20に対応する1組の比較器41〜44に対して1つの不一致検出回路51が接続されており、CPU20毎に不一致検出が行われる。
各々の不一致検出回路51は、対応する組の比較器41〜44から出力される比較結果に基づいて、対応するCPU20の演算が正常に行われたか否かを判定し、判定結果を表す情報を出力する。例えば、不一致検出回路50は、4入力のOR回路によって構成され、1組の比較器41〜44の全てが「0」を出力した場合には、一致を表す「0」を出力し、1組の比較器41〜44の内の少なくとも1つが「1」を出力した場合には不一致を表す「1」を出力する。
このように、外部から半導体集積回路にテストパターン及び期待値パターンを入力し、同一のテストパターンに基づく演算によって複数のCPUからそれぞれ出力される出力値パターンを同一の期待値パターンと半導体集積回路内で比較して判定を行うことにより、これらのCPUのテスト時間を短縮することができる。さらに、各組の比較器から出力される比較結果に基づいて、対応するCPUの演算が正常に行われたか否かを判定することにより、いずれのCPUが不良であるかを容易に判別することができる。
1〜8 入力端子、 11〜14、31〜34 フリップフロップ、 20 CPU、 41〜44 比較器、 50、51 不一致検出回路、 100、200、300 半導体集積回路
Claims (4)
- 同一のテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のCPUと、
同一の期待値パターンをパラレルに入力し、前記複数のCPUからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、前記複数のCPUについての複数の比較結果をそれぞれ出力する複数組の比較器と、
前記複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、前記複数のCPUの内の少なくとも1つから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する不一致検出回路と、
を具備する半導体集積回路。 - 同一のテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のCPUと、
同一の期待値パターンをパラレルに入力し、前記複数のCPUからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、前記複数のCPUについての複数の比較結果をそれぞれ出力する複数組の比較器と、
前記複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、それぞれのCPUから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する複数の不一致検出回路と、
を具備する半導体集積回路。 - 第1群の端子にパラレルに入力される複数ビットのテストパターンを前記複数のCPUにパラレルに供給する第1群の配線と、
第2群の端子にパラレルに入力される複数ビットの期待値パターンを前記複数組の比較器にパラレルに供給する第2群の配線と、
をさらに具備する請求項1又は2記載の半導体集積回路。 - クロック信号に同期してシリアルに入力される複数ビットのテストパターンを順次シフトさせて保持し、保持されているテストパターンを前記複数のCPUにパラレルに供給する第1群のフリップフロップと、
クロック信号に同期してシリアルに入力される複数ビットの期待値パターンを順次シフトさせて保持し、保持されている期待値パターンを前記複数組の比較器にパラレルに供給する第2群のフリップフロップと、
をさらに具備する請求項1又は2記載の半導体集積回路。
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2005
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