JP2009122009A - テスト回路 - Google Patents

Abstract

【課題】従来のテスト回路は、テスト端子の削減が十分にできない問題があった。
【解決手段】本発明のテスト回路は、同一の回路構成及び同一の機能を有する複数の回路ブロックと、複数の回路ブロックのそれぞれに対応して設けられる複数のテスト回路と、複数のテスト回路が出力するテスト結果ＴＤＯａ〜ＴＤＯｃの論理和演算結果を第１の結果信号Ｘとして出力する論理和回路１１と、複数のテスト回路が出力するテスト結果ＴＤＯａ〜ＴＤＯｃの論理積演算結果を第２の結果信号Ｙとして出力する論理積回路１２と、第１の結果信号Ｘ及び第２の結果信号Ｙの一致比較結果を最終結果信号Ｚとして出力する判定回路１３と、を有するものである。
【選択図】図１

Description

本発明にかかるテスト回路は、特に同一の回路構成及び同一の機能を有する複数の回路ブロックに対するテスト回路に関する。

近年、半導体装置の多機能化及び大規模化が進み、内蔵される回路に対するテストにおいて使用されるテストパターンも膨大になってきている。また、テスト回路からのテスト結果を出力するテスト端子の数もテスト回路の大規模化に伴って増大している。そこで、テスト端子を削減する技術が特許文献１に開示されている。

特許文献１に開示されている半導体装置１００のブロック図を図６に示す。図６に示すように、半導体装置１００は、それぞれが同一機能を有し、入力データＤＩＮに基づき出力データＤＯＵＴを出力する回路ブロック（論理回路Ａ〜Ｃ）と、論理回路Ａ〜Ｃから出力されるテスト結果信号ＴＤＯａ〜ＴＤＯｃの論理和演算結果を第１の結果信号Ｘ出力するＯＲ回路１０１と、テスト結果信号ＴＤＯａ〜ＴＤＯｃの論理積演算結果を第２の結果信号Ｙとして出力するＡＮＤ回路１０２と、を有する。ここで、複数の回路ブロックは同じ機能を有しているため、複数の回路ブロックに対するテストパターンは同一であり、複数の回路ブロックが正しい場合に得られるテスト結果も同じものになる。従って、論理回路Ａ〜Ｃには共通の入力データＤＩＮ及びテスト制御信号（スキャン用クロック信号ＳＣＫ、スキャンモード制御信号ＳＭＣ、及び、テストパターンデータＴＰＤを含む）が入力される。

そこで、半導体装置１００では、３つの回路ブロックから出力されるテスト結果信号ＴＤＯａ〜ＴＤＯｃを論理和演算と論理積演算とを用いてテスト結果を判定する。これによって、半導体装置１００では、２つのテスト端子によって３つの回路ブロックから出力されるテスト結果信号の判定を行い、テスト端子の数を削減している。
特開２００４−６９６４２号公報

しかしながら、特許文献１に開示される半導体装置１００では、テスト結果を判定するために２つのテスト端子が必要であり、テスト端子の削減効果が不十分である問題がある。

本発明の一態様は、同一の回路構成及び同一の機能を有する複数の回路ブロックと、前記複数の回路ブロックのそれぞれに対応して設けられる複数のテスト回路と、前記複数のテスト回路が出力するテスト結果の論理和演算結果を第１の結果信号として出力する論理和回路と、前記複数のテスト回路が出力するテスト結果の論理積演算結果を第２の結果信号として出力する論理積回路と、前記第１の結果信号及び前記第２の結果信号の一致比較結果を最終結果信号として出力する判定回路と、を有するテスト回路である。

本発明のテスト回路によれば、第１の結果信号及び第２の結果信号の一致比較結果を最終結果信号として出力する判定回路を有する。これにより、複数の回路ブロックから出力される複数のテスト結果信号を１つの最終結果信号として出力することが可能である。

本発明のテスト回路によれば、テスト結果を得るためのテスト端子を大幅に削減することが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体装置１におけるテスト回路部分のブロック図を示す。図１に示すように本実施の形態におけるテスト回路は、複数の論理回路Ａ〜Ｃ、論理和回路（ＯＲ回路）１１、論理積回路（ＡＮＤ回路）１２、判定回路１３を有している。複数の論理回路Ａ〜Ｃは、それぞれ回路ブロックと内部テスト回路を有する。この回路ブロック及び内部テスト回路は、同一の回路構成及び機能を有する。回路ブロック及び内部テスト回路の詳細については、後述する。

複数の論理回路Ａ〜Ｃには、共通の入力データＤＩＮ及びテスト制御信号が入力される。なお、テスト制御信号は、内部テスト回路の構成によって含まれる信号が異なる。また、複数の論理回路Ａ〜Ｃは、それぞれ出力データＤＯＵＴ及びテスト結果信号ＴＤＯａ〜ＴＤＯｃを出力する。出力データＤＯＵＴは、図示しない他の回路に対して出力される。

ＯＲ回路１１には、テスト結果信号ＴＤＯａ〜ＴＤＯｃが入力される。そして、ＯＲ回路１１は、テスト結果信号ＴＤＯａ〜ＴＤＯｃの論理和演算結果を第１の結果信号Ｘとして出力する。ＡＮＤ回路１２には、テスト結果信号ＴＤＯａ〜ＴＤＯｃが入力される。そして、ＡＮＤ回路１２は、テスト結果信号ＴＤＯａ〜ＴＤＯの論理積演算結果を第２の結果信号Ｙとして出力する。判定回路１３は、第１の結果信号Ｘ及び第２の結果信号Ｙの一致比較結果を最終結果信号Ｚとして出力する。本実施の形態においては、判定回路１３は、入力される２つの信号の排他的論理和演算を行う排他的論理和回路（ＸＯＲ回路）１４によって一致比較演算を実現する。

ここで、論理回路Ａ〜Ｃに含まれる回路ブロック及びテスト回路について詳細な説明をする。論理回路Ａ〜Ｃは、同一回路構成及び同一機能を有するため、ここでは論理回路Ａを例に論理回路の構成について説明する。図２に論理回路Ａの構成の一例を示すブロック図を示す。図２に示す例は、内部テスト回路としてスキャンチェーン回路を用いる。図２に示すように、論理回路Ａは、複数の回路ブロック２０ａ、２０ｂ及びスキャンチェーン回路２１を有する。内部テスト回路としてスキャンチェーン回路を用いた場合、テスト制御信号としてテストパターンデータＴＰＤ、スキャンモード制御信号ＳＭＣ及びスキャン用クロック信号ＳＣＫが入力される。

回路ブロック２０ａ、２０ｂは、入力データＤＩＮを処理して出力データＤＯＵＴを出力する。スキャンチェーン回路２１は、複数のスキャン用フリップフロップ（図中のＳＦＦ）２２が直列に接続される。そして、スキャンチェーン回路２１は、回路ブロック２０ａ及び回路ブロック２０ｂの入力及び出力に接続されるように配置される。初段に配置されるスキャン用フリップフロップ２２は、スキャンモード制御信号ＳＭＣの論理値に基づき入力データを出力データＤＯＵＴとして出力するか、テストパターンデータＴＰＤを次段のスキャン用フリップフロップ２２に入力されるシフトデータＳＣとするかを切り替える。２段目以降に配置されるスキャン用フリップフロップ２２は、スキャンモード制御信号ＳＭＣの論理値に基づき入力データを出力データＤＯＵＴとして出力するか、前段のスキャン用フリップフロップ２２のシフトデータＳＣを次段のスキャン用フリップフロップ２２に入力されるシフトデータＳＣとするかを切り替える。なお、最終段に配置されるスキャン用フリップフロップ２２のシフトデータはテスト結果信号ＴＤＯとして出力される。また、スキャン用フリップフロップ２２は、スキャン用クロック信号ＳＣＫの立ち上がりエッジ又は立ち下がりエッジに応じて入力されるデータを取り込む。

ここで、スキャンチェーン回路２１の動作について説明する。スキャンチェーン回路２１は、通常動作モードではスキャンモード制御信号ＳＭＣがロウレベルであって、入力データを回路ブロック２０ａ、２０ｂに出力する。一方、スキャンモードでは、まずスキャンモード制御信号ＳＭＣをハイレベルとし、スキャン用クロック信号ＳＣＫに応じてテストパターンデータＴＰＤをすべてのスキャン用フリップフロップ２２に設定する（この動作を第１のシフト動作と称す）。次に、スキャンモード制御信号ＳＭＣをロウレベルにして設定されたテストパターンデータＴＰＤを回路ブロック２０ａ、２０ｂに入力する（この動作をラウンチ動作と称す）。そして、回路ブロック２０ａ、２０ｂの出力をスキャン用クロック信号ＳＣＫに応じてスキャン用フリップフロップ２２に取り込む（この動作をキャプチャ動作と称す）。続いて、スキャンモード制御信号ＳＭＣをハイレベルとし、スキャン用フリップフロップ２２によって取り込んだデータをスキャン用クロック信号ＳＣＫに応じて順次テスト結果信号ＴＤＯとして出力する（この動作を第２のシフト動作と称す）。

また、図３に論理回路Ａの構成の別の例を示すブロック図を示す。図３に示す例は、内部テスト回路としてＢＩＳＴ（Built In Self Test）回路を用いる。図３に示すように、論理回路Ａは、回路ブロック３０及びＢＩＳＴ回路３１を有する。内部テスト回路としてＢＩＳＴ回路を用いた場合、テスト制御信号としてテストイネーブル信号が用いられる。回路ブロック３０は、入力データＤＩＮを処理して出力データＤＯＵＴを出力する。ＢＩＳＴ回路３１は、内部に回路ブロック３０に対するテストパターンデータＴＰＤを生成するテストパターン生成器を有する。そして、ＢＩＳＴ回路３１は、テストイネーブル信号の論理レベルに応じて回路ブロック３０の各種機能をテストし、テストによって得られた結果をテスト結果信号ＴＤＯとして出力する。本実施の形態では、論理回路Ａ〜Ｃに内蔵されるＢＩＳＴ回路３１は、同一のテストパターンデータＴＰＤを生成するものとする。

次に、本実施の形態におけるテスト回路の動作について説明する。図４に本実施の形態におけるテスト回路におけるテスト結果信号ＴＤＯａ〜ＴＤＯｃ、第１の結果信号Ｘ、第２の結果信号Ｙ及び最終結果信号Ｚの関係を示す。本実施の形態では、論理回路Ａ〜Ｃは同一回路構成及び同一機能を有し、論理回路Ａ〜Ｃの回路ブロックに対して同じテストパターンデータＴＰＤを与える。そのため、回路ブロックに故障がなければ、テスト結果信号ＴＤＯａ〜ＴＤＯｃはすべて同じ論理値になる。一方、回路ブロックのいずれかに故障があった場合、異なる論理を有するテスト結果信号が出力される。

図４に示す例では、テスト結果信号ＴＤＯａ〜ＴＤＯｃのすべてが"０"又は"１"であった場合が回路ブロックの故障がない場合である。このとき、第１の結果信号Ｘ及び第２の結果信号Ｙはともに"０"又は"１"となる。従って、判定回路１３が出力する最終結果信号Ｚは"０"となる。

一方、いずれかの回路ブロックに故障があった場合、テスト結果信号ＴＤＯａ〜ＴＤＯｃのいずれか１つに"０"又は"１"が現れる。そのため、テスト結果信号ＴＤＯａ〜ＴＤＯｃの論理和演算結果となる第１の結果信号Ｘは"１"となり、テスト結果信号ＴＤＯａ〜ＴＤＯｃの論理積演算結果となる第２の結果信号Ｙは"０"となる。これにより、判定回路１３は、第１の結果信号Ｘと第２の結果信号Ｙとが不一致であるため最終結果信号Ｚとして"１"を出力する。

つまり、本実施の形態にかかるテスト回路では、回路ブロックに故障がなければ最終結果信号"０"となり、回路ブロックに故障があれば最終結果信号Ｚが"１"となる。言い換えれば、本実施の形態にかかるテスト回路は、回路ブロックの故障を１ビットの値で知ることができる。

上記説明より、本実施の形態にかかるテスト回路は、同一回路構成及び同一機能を有する複数の論理回路に対するテスト結果を１つの最終結果信号Ｚで得ることができる。つまり、本実施の形態にかかるテスト回路は、同一回路構成及び同一機能を有する複数の論理回路に対するテスト結果を１つのテスト結果取得用テスト端子で得ることができる。従って、半導体装置においてテスト結果を取得するためのテスト端子の数を削減することができる。テスト端子削減の効果は、テスト結果信号ＴＤＯの数が増加するほど顕著になり、特に３つ以上の論理回路から出力されるテスト結果信号がある場合に有効である。

また、本実施の形態にかかるテスト回路は、確認用テストパターンデータのデータ量を削減することができる。例えば、特許文献１に開示されている半導体装置１００では、判定回路１３を有していないため、論理回路Ａ〜Ｃから出力されるテスト結果信号ＴＤＯａ〜ＴＤＯｃの論理値に応じて、第１の結果信号Ｘ及び第２の結果信号Ｙの値が異なる。そのため、テスト結果信号ＴＤＯａ〜ＴＤＯｃの論理値の切り替わりに応じた確認用テストパターンデータを生成しなければならない。これに対して、本実施の形態にかかるテスト回路では、回路ブロックに故障があるか否かは１ビットの値で判定することができる。つまり、確認用テストパターンデータとしては、"０"の値を１つ有しているのみで良い。つまり、本実施の形態にかかるテスト回路では、テストパターンデータＴＰＤのデータ長及び種類の多さによらず確認用テストパターンデータのデータ量は増加しない。また、確認用テストパターンデータの生成及び検証にかかる時間を削減することが可能である。

実施の形態２
実施の形態２にかかるテスト回路のブロック図を図５に示す。図５に示すように、実施の形態２では、論理回路Ａ〜Ｃがそれぞれ２つのテスト結果信号を出力する。例えば、論理回路Ａがテスト結果信号ＴＤＯａ、ＴＤＯｄを出力し、論理回路Ｂがテスト結果信号ＴＤＯｂ、ＴＤＯｅを出力し、論理回路Ｃがテスト結果信号ＴＤＯｃ、ＴＤＯｆを出力する。テスト結果信号ＴＤＯｄ〜ＴＤＯｆは、テスト結果信号ＴＤＯａ〜ＴＤＯｃとは異なる内部テスト回路から出力されていても良く、同じ内部テスト回路から出力されていても良い。なお、テスト結果信号ＴＤＯａ〜ＴＤＯｃ及びテスト結果信号ＴＤＯｄ〜ＴＤＯｆは、それぞれ回路ブロックに故障がなければ同じ論理値の信号となるものである。

実施の形態２にかかるテスト回路では、テスト結果信号ＴＤＯａ〜ＴＤＯｃに対応して設けられるＯＲ回路１１、ＡＮＤ回路１２及び判定回路１３に加え、テスト結果信号ＴＤＯｄ〜ＴＤＯｆに対応して設けられるＯＲ回路４１、ＡＮＤ回路４２及び判定回路４３を有する。ＯＲ回路４１、ＡＮＤ回路４２及び判定回路４３の接続及び動作は、ＯＲ回路１１、ＡＮＤ回路１２及び判定回路１３と実質的に同じであるため説明を省略する。なお、判定回路４３は、排他的論理和回路（ＸＯＲ）４４により第１の結果信号Ｘ２及び第２の結果信号Ｙ２の一致比較を行い、最終結果信号Ｚ２を出力する。また、図５では、第１の結果信号Ｙに対応する符号としてＸ１を用い、第２の結果信号Ｙ１に対応する符号としてＹ１を用い、最終結果信号Ｚに対応する符号としてＺ１を用いた。

上記説明より、本発明にかかるテスト回路によれば、複数の組の同一結果となるテスト結果信号があった場合であっても、同一結果となるテスト結果信号の組に応じた数のテスト結果確認用テスト端子を設けるのみで良い。つまり、同一結果となるテスト結果信号の組が増加した場合であってもテスト端子の増加を抑制することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、内部テスト回路のテスト対象となる回路は、論理回路のみならずメモリ回路であっても良い。

実施の形態１にかかるテスト回路のブロック図である。 実施の形態１にかかる論理回路の構成を示すブロック図である。 実施の形態１にかかる論理回路の構成の別の例を示すブロック図である。 実施の形態１にかかるテスト回路における各信号の論理値を示す表である。 実施の形態２にかかるテスト回路のブロック図である。 従来の半導体装置におけるテスト回路のブロック図である。

符号の説明

１１、４１ ＯＲ回路
１２、４２ ＡＮＤ回路
１３、４３ 判定回路
１４、４４ ＸＯＲ回路
２０ａ、２０ｂ、３０ 回路ブロック
２１ スキャンチェーン回路
２２ スキャン用フリップフロップ
３１ ＢＩＳＴ回路
Ａ〜Ｃ 論理回路
ＤＩＮ 入力データ
ＤＯＵＴ 出力データ
ＳＣＫ スキャン用クロック信号
ＳＭＣ スキャンモード制御信号
ＴＰＤ テストパターンデータ
ＳＣ シフトデータ
ＴＤＯ、ＴＤＯａ〜ＴＤＯｆ テスト結果信号
Ｘ、Ｘ１、Ｘ２、Ｙ、Ｙ１、Ｙ２ 結果信号
Ｚ、Ｚ１、Ｚ２ 最終結果信号

Claims (5)

1. 同一の回路構成及び同一の機能を有する複数の回路ブロックと、
   前記複数の回路ブロックのそれぞれに対応して設けられる複数の内部テスト回路と、
   前記複数のテスト回路が出力するテスト結果の論理和演算結果を第１の結果信号として出力する論理和回路と、
   前記複数のテスト回路が出力するテスト結果の論理積演算結果を第２の結果信号として出力する論理積回路と、
   前記第１の結果信号及び前記第２の結果信号の一致比較結果を最終結果信号として出力する判定回路と、
   を有するテスト回路。
2. 前記判定回路は、前記第１の結果信号と前記第２の結果信号との排他的論理和演算結果を前記最終結果信号として出力する排他的論理和回路を有する請求項１に記載のテスト回路。
3. 前記複数の内部テスト回路は、それぞれ対応する回路ブロックに対して設けられたスキャンチェーン回路であって、同一のテストパターンが入力される請求項１又は２に記載のテスト回路。
4. 前記複数の内部テスト回路は、それぞれ対応する回路ブロックに対して設けられたＢＩＳＴ回路であって、同一のテストパターンを生成する請求項１乃至３のいずれか１項に記載のテスト回路。
5. 前記テスト回路は、前記内部テスト回路が出力する前記テスト結果信号の種類毎に前記論理和回路と、前記論理積回路と、前記判定回路とを有する請求項１乃至４のいずれか１項に記載のテスト回路。

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