JPH0961496A - 半導体集積回路装置および論理テスト方法 - Google Patents

Abstract

(57)【要約】 【目的】 テスト専用の端子を設けることなく、通常の
信号ピンをマルチプレックスすることによってテスト動
作時に必要なピン数を最小限に抑え、さらにテスト時間
およびコストが低減できるＬＳＩおよび論理テスト方法
を提供する。 【構成】 論理機能を実現する論理回路と、これをテス
トするためのテスト回路とから構成されるＬＳＩであっ
て、このテスト回路として、複数の入力パッドと論理回
路との間に接続される入力回路２ａと、論理回路と複数
の出力パッドとの間に接続される出力回路とが備えら
れ、この入力回路２ａにおいて、１つの入力パッドＰａ
ｄ１１に入力されるテスト信号に基づいてテスト用の内
部入力信号（１）〜（ｎ）が生成されて論理回路に入力
され、そして出力回路においては、論理回路からのテス
ト結果の内部出力信号（１）〜（ｎ）に基づいて出力信
号が１つの出力パッドから出力されるようになってい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置
（ＬＳＩ）のテスト技術に関し、たとえばＡＳＩＣなど
のＬＳＩ、特に多ピンのゲートアレーに搭載される論理
回路のテスト回路において、テストに必要なピン数、テ
スト時間およびコストを最小限に抑えることが可能なＬ
ＳＩおよび論理テスト方法に適用して有効な技術に関す
る。

【０００２】

【従来の技術】たとえば、発明者が検討したところによ
れば、ＬＳＩのテスト回路としては、テストに専用のデ
ータ入力ピンを用いてテスト動作時の必要パッド数を低
減する技術などが考えられる。この技術においては、特
別のパッドから入力されたデータをテスト動作時と通常
動作時で切り換えて使い、このパッドからのデータ入力
によりテストを行っており、そのためにテストデータを
複数のラッチ回路に分配するためのデコーダが備えられ
ている（特開昭５８−１１８１２３号公報）。

【０００３】

【発明が解決しようとする課題】ところが、前記のよう
なＬＳＩのテスト回路技術においては、実際にＬＳＩを
テストする場合、パッドを介してＬＳＩが持つ信号線
（入力信号、出力信号、入出力信号）を外部とやり取り
するが、その数が、それをテストするＬＳＩテスターの
信号線の数を超えてしまう場合があり、その際はテスト
ができなくなるということが考えられる。

【０００４】そこで、本発明の目的は、テスト専用の端
子を設けることなく、通常の信号ピンをマルチプレック
スすることによってテスト動作時に必要なピン数を最小
限に抑え、さらにテスト時間およびコストを低減するこ
とができるＬＳＩおよび論理テスト方法を提供すること
にある。

【０００５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００７】すなわち、本発明のＬＳＩは、論理回路の
他に、この論理回路用のテスト回路が搭載される半導体
集積回路装置に適用されるものであり、前記テスト回路
に、複数の入力パッドと論理回路との間に接続される入
力回路と、論理回路と複数の出力パッドとの間に接続さ
れる出力回路とを有し、入力回路および出力回路を論理
回路の通常動作時以外にテスト動作時でも共用して動作
させるものである。

【０００８】この場合に、前記入力回路には、入力パッ
ドからの入力信号と入力選択信号とを入力とする複数の
第１選択手段と、この第１選択手段からの出力信号とラ
ッチ信号とを入力とする保持手段と、第１選択手段から
の出力信号と保持手段からの出力信号とラッチ出力選択
信号とを入力とする複数の第２選択手段とを備え、また
前記出力回路には、論理回路からの出力信号と出力選択
信号とを入力とする複数の第３選択手段を備えるように
したものであり、特に同一の半導体基板上に搭載して多
ピンのゲートアレーに適用するようにしたものである。

【０００９】また、本発明の論理テスト方法は、複数の
入力パッドのうちのいずれか１つに入力されるテスト信
号に基づいて、複数の第１選択手段への入力選択信号、
複数の保持手段へのラッチ信号、および複数の第２選択
手段へのラッチ出力選択信号を任意に設定してテスト用
の内部入力信号を生成し、このテスト用の内部入力信号
を論理回路に入力し、さらにこの論理回路からの出力信
号に基づいて、複数の第３選択手段への出力選択信号を
任意に設定してテスト結果用の出力信号を生成し、この
テスト結果用の出力信号を複数の出力パッドのうちのい
ずれか１つから出力するものである。

【００１０】

【作用】前記したＬＳＩおよび論理テスト方法によれ
ば、複数の入力パッドまたは出力パッドと論理回路との
間に入力回路および出力回路によるテスト回路が接続さ
れることにより、このテスト回路を動作させて通常動作
時の論理機能を実現するとともに、論理回路のテスト動
作も可能にすることができ、よってテスト回路を論理回
路のテスト動作時と通常動作時で共用することができ
る。

【００１１】この場合に、テスト回路の入力回路におい
ては、入力パッドのいずれか１つに入力されるテスト信
号に基づいて、入力選択信号、ラッチ信号、ラッチ出力
選択信号を任意に設定してテスト用の内部入力信号を生
成し、これを第２選択手段から出力して論理回路に入力
することができる。

【００１２】また、出力回路においては、論理回路から
の出力信号に基づいて、出力選択信号を任意に設定して
テスト結果用の出力信号を生成し、これを第３選択手段
から出力して複数の出力パッドのいずれか１つから出力
することができる。

【００１３】これにより、テスト専用の端子を設けるこ
となく、通常の信号パッドをマルチプレックスすること
によって信号本数をできるだけ少なくし、さらにテスト
パターンの作成ができるだけ複雑にならないように配慮
して、テスト時間およびテストコストの長大化を最小限
に抑えるとともに、テストパターンの発生も容易に行う
ことができる。特に、多ピンのゲートアレーによるＬＳ
Ｉに良好に適用することができる。

【００１４】すなわち、テスト用の付加回路が少なくな
り、かつテスト動作時と通常動作時での信号の流れの違
いが少なく、本発明に対する比較検討例においてはテス
ト回路でのデータの多重度が大きいために通常動作で入
力経路となる部分でもテスト動作時の入力経路に含まれ
ない部分が多くなり、その部分にある欠陥を検出できな
くなるという問題点が生じたが、本発明においてはそれ
を解決し、そのデータ多重度を必要最小限に抑えること
ができるようになっている。

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１６】図１は本発明の一実施例であるＬＳＩを示
す概略構成図、図２は本実施例のＬＳＩに搭載されるテ
スト回路の入力回路を示す回路図、図３はテスト回路の
出力回路を示す回路図、図４は入力回路の信号例を示す
説明図、図５は出力回路の信号例を示す説明図である。

【００１７】まず、図１により本実施例のＬＳＩの構成
を説明する。

【００１８】本実施例のＬＳＩは、たとえば論理回路の
他に、この論理回路用のテスト回路が搭載される多ピン
のゲートアレーによるＬＳＩとされ、論理機能を実現す
る内部論理回路１と、この内部論理回路１をテストする
ためのテスト回路２とから構成され、このテスト回路２
として、外部信号入力用の複数の入力パッドと内部論理
回路１との間に接続される入力回路２ａと、内部論理回
路１と外部信号出力用の複数の出力パッドとの間に接続
される出力回路２ｂとが備えられている。

【００１９】テスト回路２を構成する入力回路２ａは、
たとえば図２に示すように、入力パッドＰａｄ１１〜Ｐ
ａｄｎ１からの入力信号と入力選択信号１〜ｎとを入力
とする複数のセレクタＳ１１〜Ｓｎ１（第１選択手段）
と、このセレクタＳ１１〜Ｓｎ１からの出力信号とラッ
チ信号１〜ｎとを入力とするラッチＬ１〜Ｌｎ（保持手
段）と、セレクタＳ１１〜Ｓｎ１からの出力信号とラッ
チＬ１〜Ｌｎからの出力信号とラッチ出力選択信号とを
入力とする複数のセレクタＳ１２〜Ｓｎ２（第２選択手
段）とから構成されている。なお、この入力回路２ａに
おける入力選択信号１〜ｎ、ラッチ信号１〜ｎ、ラッチ
出力選択信号は図示しないデコーダにより生成されて供
給されるようになっている。

【００２０】入力パッドＰａｄ１１〜Ｐａｄｎ１は、外
部から信号を入力するパッドである。この入力回路２ａ
の例では、入力パッドＰａｄ１１に入力する信号をセレ
クタＳ１１〜Ｓｎ１で切り換えて内部入力信号（１）〜
（ｎ）のパッド側に接続されているラッチＬ１〜Ｌｎ
に、それぞれの入力で必要とするデータをラッチし、各
内部入力信号（１）〜（ｎ）に必要なデータをそれぞれ
のラッチＬ１〜ＬｎからセレクタＳ１２〜Ｓｎ２を介し
て供給し、これによりテストが行われる。

【００２１】図中、セレクタＳ１１〜Ｓｎ１，Ｓ１２〜
Ｓｎ２はデータセレクタ回路を示す。セレクタＳ１１
で、入力選択信号１に“１”が入力されたときに選択さ
れる出力を“１”出力、“０”が入力されたときに選択
される出力を“０”出力とする。セレクタＳ２１〜Ｓｎ
１，Ｓ１２〜Ｓｎ２の入力において、各セレクタＳ２１
〜Ｓｎ１，Ｓ１２〜Ｓｎ２の入力選択信号２〜ｎ、ラッ
チ出力選択信号に“１”が入力されたときに選択される
入力を“１”入力、“０”が入力されたときに選択され
る入力を“０”入力とする。

【００２２】セレクタＳ１１の入力は、入力パッドＰａ
ｄ１１から供給される。セレクタＳ１１の“１”出力は
ラッチＬ１のデータ入力およびセレクタＳ１２の“０”
入力に接続される。セレクタＳ１１の“０”出力は、セ
レクタＳ２１〜Ｓｎ１の“１”入力に共通に接続され
る。また、セレクタＳ２１〜Ｓｎ１の“０”入力は、そ
れぞれ入力パッドＰａｄ２１〜Ｐａｄｎ１から供給され
る。ラッチＬ１〜Ｌｎの入力は、セレクタＳ１１〜Ｓｎ
１の“１”出力に接続される。セレクタＳ１２〜Ｓｎ２
の“０”入力は、セレクタＳ１１の“１”出力、セレク
タＳ２１〜Ｓｎ１の各出力が接続され、“１”入力はラ
ッチＬ１〜Ｌｎの出力が接続される。

【００２３】テスト回路２を構成する出力回路２ｂは、
たとえば図３に示すように、内部論理回路１からの内部
出力信号（１）〜（ｎ）と出力選択信号１〜ｎとを入力
とする複数のセレクタＳ１３〜Ｓｎ３（第３選択手段）
から構成されている。なお、この出力回路２ｂにおける
出力選択信号１〜ｎは図示しないデコーダにより生成さ
れて供給されるようになっている。

【００２４】出力パッドＰａｄ１２〜Ｐａｄｎ２は、外
部への信号を出力するパッドである。この出力回路２ｂ
の例では、テスト動作時、セレクタＳ１３〜Ｓｎ３の出
力選択信号１〜ｎをコントロールすることにより、出力
パッドＰａｄ１２に、出力パッドＰａｄ１２〜Ｐａｄｎ
２の信号を切り換えて出力する。

【００２５】図中、セレクタＳ１３〜Ｓｎ３はデータセ
レクタ回路を示す。セレクタＳ１３で出力選択信号１に
“１”が入力されたときに選択される入力を“１”入
力、“０”が入力されたときに選択される入力を“０”
入力とする。また、セレクタＳ２３〜Ｓｎ３において
は、出力選択信号２〜ｎのそれぞれに“１”が入力され
たときにデータが出力されるのを“１”出力、“０”が
入力されたときにデータが出力されるのを“０”出力と
する。

【００２６】セレクタＳ１３の“１”入力は内部出力信
号（１）に接続され、“０”入力はセレクタＳ２３〜Ｓ
ｎ３の全ての“１”出力に接続される。セレクタＳ２３
の入力は内部出力信号（２）に接続され、“０”出力は
出力パッドＰａｄ２２に接続される。同様に、セレクタ
Ｓ３３〜Ｓｎ３の入力は内部出力信号（３）〜（ｎ）に
接続され、“０”出力は出力パッドＰａｄ３２〜Ｐａｄ
ｎ２に接続される。

【００２７】次に、本実施例の作用について、始めに入
力回路２ａの動作を図４の信号例に基づいて説明する。

【００２８】テスト動作時は、たとえば図４(a) に示す
ように、入力選択信号１〜ｎ、ラッチ信号１〜ｎに対し
て順に“１”をセットし、この場合にラッチ出力選択信
号はＤｉｓａｂｌｅとなっている。すなわち、まず内部
入力信号（１）に入力すべきデータをラッチＬ１にラッ
チするため、セレクタＳ１１は“１”出力を選択し、入
力パッドＰａｄ１１に入力したデータをラッチＬ１にラ
ッチする。

【００２９】さらに、内部入力信号（２）に入力すべき
データをラッチＬ２にラッチするためには、セレクタＳ
１１は“０”出力を選択し、セレクタＳ２１は“１”入
力を選択し、入力パッドＰａｄ１１に入力されるデータ
をラッチＬ２にラッチする。内部入力信号（３）以降も
同様にして、内部入力信号（３）〜（ｎ）までのデータ
をラッチＬ３〜Ｌｎにそれぞれ保持する。

【００３０】そして、全てのデータをラッチＬ１〜Ｌｎ
にラッチした後、セレクタＳ１２〜Ｓｎ２を“１”入力
の選択にして、内部入力信号（１）〜（ｎ）までにラッ
チＬ１〜Ｌｎに保持したデータを供給する。

【００３１】実際に、テストを実行する場合、すなわち
内部入力信号（１）〜（ｎ）にデータを入れるときに
は、図４(b) に示すように、入力選択信号１〜ｎ、ラッ
チ信号１〜ｎはＤｏｎ’ｔ Ｃａｒｅとされ、ラッチ出
力選択信号に“１”をセットすることにより、テスト信
号を内部論理回路１に供給することができる。

【００３２】一方、通常動作時は、図４(c) に示すよう
に、入力選択信号１にのみ“１”をセットすることで、
セレクタＳ１１は“１”出力を選択し、セレクタＳ２１
〜Ｓｎ１は“０”入力を選択し、セレクタＳ１２〜Ｓｎ
２は“０”入力を選択することにより、入力パッドＰａ
ｄ１１〜Ｐａｄｎ１のそれぞれに入力されたデータをそ
のまま内部論理回路１に供給することができる。

【００３３】続いて、出力回路２ｂの動作を図５の信号
例に基づいて説明する。

【００３４】テスト動作時は、たとえば図５(a) に示す
ように、出力選択信号１〜ｎに対して順に“１”をセッ
トする。すなわち、たとえば内部出力信号（１）を出力
パッドＰａｄ１２へ出力する場合、セレクタＳ１３は
“１”入力を選択し、なおかつセレクタＳ２３〜Ｓｎ３
は“０”出力へデータを出力するように動作させる。

【００３５】また、内部出力信号（２）を出力パッドＰ
ａｄ１２へ出力する場合には、セレクタＳ１３は“０”
入力を選択し、セレクタＳ２３は“１”出力へデータを
出力し、なおかつセレクタＳ３３〜Ｓｎ３は、“０”出
力へデータを出力するように動作させる。

【００３６】同様に、内部出力信号（３）〜（ｎ）を出
力パッドＰａｄ１２へ出力する場合にも、セレクタＳ１
３は“０”入力を選択し、出力する内部出力信号（３）
〜（ｎ）に対応するセレクタＳ３３〜Ｓｎ３は“１”出
力へデータを出力し、なおかつ他のセレクタＳ４３〜Ｓ
ｎ３は“０”出力へデータを出力するように動作させ
る。これにより、全ての内部出力信号（１）〜（ｎ）を
出力パッドＰａｄ１２からテスト結果として出力するこ
とができる。

【００３７】一方、通常動作時は、図５(b) に示すよう
に、出力選択信号１にのみ“１”をセットすることで、
セレクタＳ１３は“１”出力を選択し、セレクタＳ２３
〜Ｓｎ３は“０”入力を選択することにより、通常動作
時の内部出力信号（１）〜（ｎ）のそのままのデータを
出力パッドＰａｄ１２〜Ｐａｄｎ２のそれぞれから出力
することができる。

【００３８】従って、本実施例のＬＳＩによれば、通常
動作時およびテスト動作時で入力パッドＰａｄ１１〜Ｐ
ａｄｎ１および出力パッドＰａｄ１２〜Ｐａｄｎ２を共
用し、テスト時におけるテスト回路２の入力回路２ａに
おいては、入力パッドＰａｄ１１に入力されるテスト信
号に基づいてテスト用の内部入力信号（１）〜（ｎ）を
生成して内部論理回路１に入力し、そして出力回路２ｂ
においては、内部論理回路１からの内部出力信号（１）
〜（ｎ）に基づいてテスト結果用の出力信号を出力パッ
ドＰａｄ１２から出力することができるので、テスト用
の付加回路が少なくなり、かつテスト動作時と通常動作
時での信号の流れの違いを少なくして、テスト時間およ
びテストコストの長大化を最小限に抑えるとともに、テ
ストパターンの発生も容易に行うことができる。

【００３９】具体的には、テスト信号を加えてＬＳＩ内
部で複数の入力パッドＰａｄ１１〜Ｐａｄｎ１、出力パ
ッドＰａｄ１２〜Ｐａｄｎ２を切り換えて使うことによ
り、外部からは１つの入力パッドＰａｄ１１、出力パッ
ドＰａｄ１２の信号として見える回路とすることがで
き、よってテストデータの入力パッドＰａｄ１１として
専用の端子を設けないで通常の信号パッドをマルチプレ
ックスし、このマルチプレックスする信号本数もできる
だけ少なくし、テストパターンの作成ができるだけ複雑
にならないように配慮してテスト時間の長大化を最小限
に抑えることができる。

【００４０】また、本実施例においては、ラッチＬ１〜
Ｌｎで切り換える信号の組み合わせを工夫、たとえば独
立した２つのブロック間での切り換えにすることができ
れば、それぞれのブロックをテストするテストパターン
を生成して組み合わせればよく、よってテストパターン
の発生もさらに容易に行うことができる。

【００４１】さらに、テスト用の付加回路も少なくな
り、かつテスト時と通常動作時での信号の流れの違いが
少ないので、テスト回路２でのデータの多重度を必要最
小限に抑えて通常動作で信号経路となる部分でもテスト
時の信号経路に含まれるようにして、その部分にある欠
陥を検出しやすくすることができる。

【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００４３】たとえば、本実施例のＬＳＩについては、
多ピンのゲートアレーによるＬＳＩである場合について
説明したが、本発明は前記実施例に限定されるものでは
なく、特にＡＳＩＣ全般による他のＬＳＩについても広
く適用可能である。

【００４４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４５】(1).論理回路のテスト回路として、複数の
入力パッドと論理回路との間に入力回路を接続し、かつ
論理回路と出力パッドとの間に出力回路を接続して、こ
の入力回路および出力回路によるテスト回路を動作させ
て通常動作時の論理機能を実現するとともに、論理回路
のテスト動作も行うことができるので、テスト回路を論
理回路のテスト動作時と通常動作時で共用することが可
能となる。

【００４６】(2).前記(1) より、テスト用の付加回路が
少なくなり、かつテスト動作時と通常動作時での信号の
流れの違いが少なくなるので、テスト回路でのデータの
多重度を必要最小限に抑えて、欠陥検出の洩れを低減す
ることが可能となる。

【００４７】(3).テスト回路の入力回路において、入力
パッドのいずれか１つに入力されるテスト信号に基づい
て、入力選択信号、ラッチ信号、ラッチ出力選択信号を
任意に設定して論理回路のテスト用の入力信号を生成す
ることができるので、テスト専用のパッドを設けること
なく、通常の信号パッドを共用して信号本数を最小限に
抑えることが可能となる。

【００４８】(4).テスト回路の出力回路において、論理
回路からのテスト結果の出力信号に基づいて、出力選択
信号を任意に設定してテスト結果の出力信号を複数の出
力パッドのいずれか１つから出力することができるの
で、前記(3) と同様にテスト専用のパッドを設けること
なく、通常の信号パッドを共用して信号本数を最小限に
抑えることが可能となる。

【００４９】(5).前記(1) 〜(4) により、通常の信号パ
ッドをマルチプレックスして信号本数をできるだけ少な
くすることができるので、テスト動作時に必要なパッド
数、テスト時間およびテストコストを最小限に抑えると
ともに、テストパターンの発生も容易に行うことが可能
となり、特に多ピンのゲートアレーによるＬＳＩのコス
トパフォーマンスの向上が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＬＳＩを示す概略構成
図である。

【図２】本実施例のＬＳＩに搭載されるテスト回路の入
力回路を示す回路図である。

【図３】本実施例において、テスト回路の出力回路を示
す回路図である。

【図４】本実施例において、入力回路の信号例を示す説
明図である。

【図５】本実施例において、出力回路の信号例を示す説
明図である。

【符号の説明】

１ 内部論理回路 ２ テスト回路 ２ａ 入力回路 ２ｂ 出力回路 Ｐａｄ１１〜Ｐａｄｎ１ 入力パッド Ｓ１１〜Ｓｎ１ セレクタ（第１選択手段） Ｌ１〜Ｌｎ ラッチ（保持手段） Ｓ１２〜Ｓｎ２ セレクタ（第２選択手段） Ｓ１３〜Ｓｎ３ セレクタ（第３選択手段） Ｐａｄ１２〜Ｐａｄｎ２ 出力パッド

Claims (5)

【特許請求の範囲】
1. 【請求項１】 論理回路とこの論理回路をテストするた
   めのテスト回路とが搭載される半導体集積回路装置であ
   って、前記テスト回路として、外部信号入力用の複数の
   入力パッドと前記論理回路との間に接続される入力回路
   と、前記論理回路と外部信号出力用の複数の出力パッド
   との間に接続される出力回路とを有し、前記入力回路お
   よび前記出力回路を前記論理回路の通常動作時以外にテ
   スト動作時でも共用して動作させることを特徴とする半
   導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、前記入力回路には、前記複数の入力パッドからの
   入力信号と任意に設定可能な入力選択信号とを入力とす
   る複数の第１選択手段と、この第１選択手段からの出力
   信号と任意に設定可能なラッチ信号とを入力とする保持
   手段と、前記第１選択手段からの出力信号と前記保持手
   段からの出力信号と任意に設定可能なラッチ出力選択信
   号とを入力とする複数の第２選択手段とが備えられ、前
   記複数の入力パッドのうちのいずれか１つに入力される
   テスト信号に基づいて、前記入力選択信号、ラッチ信
   号、ラッチ出力選択信号を任意に設定してテスト用の内
   部入力信号を生成し、このテスト用の内部入力信号を前
   記複数の第２選択手段から出力して前記論理回路に入力
   することを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置であ
   って、前記出力回路には、前記論理回路からの出力信号
   と任意に設定可能な出力選択信号とを入力とする複数の
   第３選択手段が備えられ、前記論理回路からの出力信号
   に基づいて、前記出力選択信号を任意に設定してテスト
   結果用の出力信号を生成し、このテスト結果用の出力信
   号を前記複数の第３選択手段から出力して前記複数の出
   力パッドのうちのいずれか１つから出力することを特徴
   とする半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置であって、前記テスト回路を前記論理回路とと
   もに同一の半導体基板上に搭載し、多ピンのゲートアレ
   ーに適用することを特徴とする半導体集積回路装置。
5. 【請求項５】 論理回路と、外部信号入力用の複数の入
   力パッドと前記論理回路との間に接続される入力回路、
   および前記論理回路と外部信号出力用の複数の出力パッ
   ドとの間に接続される出力回路によるテスト回路とを有
   し、前記入力回路および前記出力回路を動作させて前記
   論理回路の論理テストを行うテスト方法であって、前記
   複数の入力パッドのうちのいずれか１つに入力されるテ
   スト信号に基づいて、前記入力回路を構成して縦続接続
   される複数の第１選択手段への入力選択信号、複数の保
   持手段へのラッチ信号、および複数の第２選択手段への
   ラッチ出力選択信号を任意に設定してテスト用の内部入
   力信号を生成し、このテスト用の内部入力信号を前記論
   理回路に入力し、さらにこの論理回路からの出力信号に
   基づいて、前記出力回路を構成する複数の第３選択手段
   への出力選択信号を任意に設定してテスト結果用の出力
   信号を生成し、このテスト結果用の出力信号を前記複数
   の出力パッドのうちのいずれか１つから出力することを
   特徴とする論理テスト方法。