JPH06251600A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06251600A JPH06251600A JP5058087A JP5808793A JPH06251600A JP H06251600 A JPH06251600 A JP H06251600A JP 5058087 A JP5058087 A JP 5058087A JP 5808793 A JP5808793 A JP 5808793A JP H06251600 A JPH06251600 A JP H06251600A
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Abstract
(57)【要約】
【目的】 スキャンパスに全周期系列のテストデータを
シフトインしながら短い時間でメモリのテストを行うこ
とのできる半導体集積回路装置を得る。 【構成】 全周期系列のデータをスキャンパス２にシフ
トインするときに生成されるアドレスの順序でデコーダ
７のデコード出力端子を配置し、そのデコード出力をア
ドレスとしてメモリ４に加える。
シフトインしながら短い時間でメモリのテストを行うこ
とのできる半導体集積回路装置を得る。 【構成】 全周期系列のデータをスキャンパス２にシフ
トインするときに生成されるアドレスの順序でデコーダ
７のデコード出力端子を配置し、そのデコード出力をア
ドレスとしてメモリ４に加える。
Description
【０００１】
【産業上の利用分野】この発明は、テスト用のスキャン
パスを含む半導体集積回路装置に関するものである。
パスを含む半導体集積回路装置に関するものである。
【０００２】
【従来の技術】図１０は従来のスキャンパスを含む半導
体集積回路装置を示す構成図であり、図において、１は
この集積回路の所定の信号処理を行うロジック回路等か
ら成る機能モジュール、２は機能モジュール１で処理さ
れて得られるパラレルデータを入力してそのまま出力す
ると共に、テスト時に外部からシリアルのテストデータ
を入力して出力するスキャンパス、３はスキャンパス２
から出力されるデータをデコードしてアドレスとして出
力するデコーダ、４はデコーダ３からのアドレスに従っ
てデータの書込み、読出しが行われるＲＡＭ，ＲＯＭ等
のメモリセルアレイから成るメモリである。
体集積回路装置を示す構成図であり、図において、１は
この集積回路の所定の信号処理を行うロジック回路等か
ら成る機能モジュール、２は機能モジュール１で処理さ
れて得られるパラレルデータを入力してそのまま出力す
ると共に、テスト時に外部からシリアルのテストデータ
を入力して出力するスキャンパス、３はスキャンパス２
から出力されるデータをデコードしてアドレスとして出
力するデコーダ、４はデコーダ３からのアドレスに従っ
てデータの書込み、読出しが行われるＲＡＭ，ＲＯＭ等
のメモリセルアレイから成るメモリである。
【０００３】次に動作について説明する。集積回路の通
常の動作時には、機能モジュール１で処理されたパラレ
ルデータはスキャンパス２のパラレル入力端子Ｉn-1 〜
Ｉo に加えられ、そのままパラレル出力端子Ｏn-1 〜Ｏ
o から出力されてデコーダ３に加えられる。デコードさ
れたデータはアドレスとしてメモリ４のアドレスを選択
し、このメモリ４の書込み、読出しが制御される。
常の動作時には、機能モジュール１で処理されたパラレ
ルデータはスキャンパス２のパラレル入力端子Ｉn-1 〜
Ｉo に加えられ、そのままパラレル出力端子Ｏn-1 〜Ｏ
o から出力されてデコーダ３に加えられる。デコードさ
れたデータはアドレスとしてメモリ４のアドレスを選択
し、このメモリ４の書込み、読出しが制御される。
【０００４】テスト時には、スキャンパス２はクロック
ＣＬＫによりシリアルシフト動作を行い、シリアル入力
端子ＳＩからテストデータをシリアル入力し、入力した
テストデータはデコーダ３でデコードされ、アドレスと
してメモリ４に加えられる。これによって、例えばメモ
リ４に所定のデータを書込んだ後、読出しを行い、正し
いデータが読出されたか否かをチェックすることによ
り、メモリ４のテストが行われる。なお、スキャンパス
２のシリアル出力Ｓ０は、このスキャンパス２自身のシ
フト動作をテストしたり、機能モジュール１からのデー
タをシリアルに読み出す場合に用いられる。
ＣＬＫによりシリアルシフト動作を行い、シリアル入力
端子ＳＩからテストデータをシリアル入力し、入力した
テストデータはデコーダ３でデコードされ、アドレスと
してメモリ４に加えられる。これによって、例えばメモ
リ４に所定のデータを書込んだ後、読出しを行い、正し
いデータが読出されたか否かをチェックすることによ
り、メモリ４のテストが行われる。なお、スキャンパス
２のシリアル出力Ｓ０は、このスキャンパス２自身のシ
フト動作をテストしたり、機能モジュール１からのデー
タをシリアルに読み出す場合に用いられる。
【０００５】図１１にスキャンパス２の構成例を示す。
ここでは、４ビットのスキャンパス２を示している。図
中、６はスキャンレジスタであり、スキャンパス２は４
つのスキャンレジスタ６を直列接続することによりシフ
トレジスタに構成される。
ここでは、４ビットのスキャンパス２を示している。図
中、６はスキャンレジスタであり、スキャンパス２は４
つのスキャンレジスタ６を直列接続することによりシフ
トレジスタに構成される。
【０００６】このように構成されたスキャンパス２を用
いてメモリ４のテストを行う方法として、ＲＡＭ等によ
く用いられるテストアルゴリズムであるマーチテストに
ついて述べる。マーチテストは次の手順で行われる。
いてメモリ４のテストを行う方法として、ＲＡＭ等によ
く用いられるテストアルゴリズムであるマーチテストに
ついて述べる。マーチテストは次の手順で行われる。
【０００７】（手順１）全アドレスに“０”書き込みを
行う。 （手順２）アドレスを０番地から最終番地まで順に増加
させながら、各アドレスについて“０”読み出しの後
“１”書き込みを行う。 （手順３）アドレスを最終番地から０番地まで順に減少
させながら、各アドレスについて、“１”読み出しの後
“０”書き込みを行う。 （手順４）全アドレスに“１”書き込みを行う。 （手順５）アドレスを０番地から最終番地まで順に増加
させながら、各アドレスについて、“１”読み出しの後
“０”書込みを行う。 （手順６）アドレスを最終番地から０番地まで順に減少
させながら、各アドレスについて、“０”読み出しの後
“１”書き込みを行う。
行う。 （手順２）アドレスを０番地から最終番地まで順に増加
させながら、各アドレスについて“０”読み出しの後
“１”書き込みを行う。 （手順３）アドレスを最終番地から０番地まで順に減少
させながら、各アドレスについて、“１”読み出しの後
“０”書き込みを行う。 （手順４）全アドレスに“１”書き込みを行う。 （手順５）アドレスを０番地から最終番地まで順に増加
させながら、各アドレスについて、“１”読み出しの後
“０”書込みを行う。 （手順６）アドレスを最終番地から０番地まで順に減少
させながら、各アドレスについて、“０”読み出しの後
“１”書き込みを行う。
【０００８】マーチテストを行うとき、スキャンレジス
タ６に与えられるテストデータは、メモリ４にはテスト
パターンにあわせたアドレス信号としてシフトインされ
る。４本のアドレス信号線を有するメモリ４の場合のマ
ーチテストを例に説明する。
タ６に与えられるテストデータは、メモリ４にはテスト
パターンにあわせたアドレス信号としてシフトインされ
る。４本のアドレス信号線を有するメモリ４の場合のマ
ーチテストを例に説明する。
【０００９】マーチテストでは、アドレスをインクリメ
ントもしくはディクリメントに変化させる。４本のアド
レス信号線を有するメモリ４には、アドレス信号は０か
ら１５、もしくは１５から０まで順に与えられる。この
方法によれば、４回のシフト動作でメモリ４に対するテ
ストデータを更新できる。系列“００００ ／ ０００
１ ／ ００１０ ／・・・・／１１１０ ／ １１１
１”をこの順で図１１のシリアル入力端子ＳＩからシフ
トインすることを考える。
ントもしくはディクリメントに変化させる。４本のアド
レス信号線を有するメモリ４には、アドレス信号は０か
ら１５、もしくは１５から０まで順に与えられる。この
方法によれば、４回のシフト動作でメモリ４に対するテ
ストデータを更新できる。系列“００００ ／ ０００
１ ／ ００１０ ／・・・・／１１１０ ／ １１１
１”をこの順で図１１のシリアル入力端子ＳＩからシフ
トインすることを考える。
【００１０】まず最初の４回のシフト動作で４つのスキ
ャンレジスタ６の保持する値は全て０になる。このとき
アドレスは０番地となる。次の４回のシフト動作で、０
００１がシフトインされる。すなわちスキャンパス２の
内容は、０００１になり、アドレスは１番地となる。同
様に４回ごとのシフト動作が行われて、スキャンパス２
内のテストデータが更新され、アドレスは０番地から１
５番地までインクリメントされる。このとき全テストア
ドレス設定のためには、４×２4 ビットのシフト動作が
必要となる。
ャンレジスタ６の保持する値は全て０になる。このとき
アドレスは０番地となる。次の４回のシフト動作で、０
００１がシフトインされる。すなわちスキャンパス２の
内容は、０００１になり、アドレスは１番地となる。同
様に４回ごとのシフト動作が行われて、スキャンパス２
内のテストデータが更新され、アドレスは０番地から１
５番地までインクリメントされる。このとき全テストア
ドレス設定のためには、４×２4 ビットのシフト動作が
必要となる。
【００１１】一般にｎ本のアドレス信号線を有するメモ
リ４に適用すれば、一つのアドレスを設定するために
は、ｎ回のシフト動作が必要である。すなわち全テスト
アドレス設定のためには、ｎ×２n ビットのシフト動作
が必要となる。
リ４に適用すれば、一つのアドレスを設定するために
は、ｎ回のシフト動作が必要である。すなわち全テスト
アドレス設定のためには、ｎ×２n ビットのシフト動作
が必要となる。
【００１２】なお、メモリ４のアドレスがＸアドレスと
Ｙアドレスとに分けられている場合は、図１２のよう
に、Ｘアドレス用のスキャンパス２X とＹアドレス用の
スキャンパス２Y とを直列に接続し、同じクロックＣＬ
Ｋで動作させる。これと共にＸアドレス用のデコーダ３
X とＹアドレス用のデコーダ３Y とを設ける。Ｘアドレ
ス信号線とＹアドレス信号線との総数がｎ本の時、一つ
のアドレスを設定するためには、ｎ回のシフト動作で確
定する。この場合、全テストアドレス設定のためには、
ｎ×２n ビットのシフト動作が必要となる。
Ｙアドレスとに分けられている場合は、図１２のよう
に、Ｘアドレス用のスキャンパス２X とＹアドレス用の
スキャンパス２Y とを直列に接続し、同じクロックＣＬ
Ｋで動作させる。これと共にＸアドレス用のデコーダ３
X とＹアドレス用のデコーダ３Y とを設ける。Ｘアドレ
ス信号線とＹアドレス信号線との総数がｎ本の時、一つ
のアドレスを設定するためには、ｎ回のシフト動作で確
定する。この場合、全テストアドレス設定のためには、
ｎ×２n ビットのシフト動作が必要となる。
【００１３】次に、他のテスト方法として、全周期系列
のテストデータをアドレスの設定に用いるテストについ
て説明する。
のテストデータをアドレスの設定に用いるテストについ
て説明する。
【００１４】全周期系列とは特殊なビット列であり、こ
のビット列をスキャンパスにシフトインすることでメモ
リ４のテスト時のアドレスを効率よく設定することがで
きる。ｎ次の全周期系列は２n の周期を持つ。例えば
“００００１１１１０１０１１００１０００”は４次の
全周期系列の一例である。
のビット列をスキャンパスにシフトインすることでメモ
リ４のテスト時のアドレスを効率よく設定することがで
きる。ｎ次の全周期系列は２n の周期を持つ。例えば
“００００１１１１０１０１１００１０００”は４次の
全周期系列の一例である。
【００１５】このようなビット列をスキャンパス２とし
ての４ビットのシフトレジスタに入力すると、シフト動
作ごとにシフトレジスタが保持するデータが変化する。
その結果、ランダムな順序ではあるが、全アドレスを設
定することができる。すなわち、シフトレジスタが保持
する値をメモリ４のテスト時のアドレスと仮定すれば、
ランダムな順序ではあるが、図１３に示すように、０番
地から１５番地までの全アドレスを設定することができ
る。
ての４ビットのシフトレジスタに入力すると、シフト動
作ごとにシフトレジスタが保持するデータが変化する。
その結果、ランダムな順序ではあるが、全アドレスを設
定することができる。すなわち、シフトレジスタが保持
する値をメモリ４のテスト時のアドレスと仮定すれば、
ランダムな順序ではあるが、図１３に示すように、０番
地から１５番地までの全アドレスを設定することができ
る。
【００１６】図１３に示す全周期系列“００００１１１
１０１０１１００１０００”を、この順序で１ビットづ
つ４ビットのシフトレジスタにシフトインするものとす
る。これにより、最初の“００００”をシフトインした
ときに、アドレスは０番地になる。その後、残りの“１
１１１０１０１１００１０００”を順にシフトインする
と、アドレスは、８番地、１２番地、１４番地、・・
・、２番地、１番地というように変化する。このとき必
要なテストサイクルは（４−１）＋２4 ＝１９テストサ
イクルである。
１０１０１１００１０００”を、この順序で１ビットづ
つ４ビットのシフトレジスタにシフトインするものとす
る。これにより、最初の“００００”をシフトインした
ときに、アドレスは０番地になる。その後、残りの“１
１１１０１０１１００１０００”を順にシフトインする
と、アドレスは、８番地、１２番地、１４番地、・・
・、２番地、１番地というように変化する。このとき必
要なテストサイクルは（４−１）＋２4 ＝１９テストサ
イクルである。
【００１７】さらに双方向シフト可能な双方向スキャン
レジスタから構成した双方向スキャンパスを用いること
により、図１３に示したアドレス発生と逆の順序で、ア
ドレスを発生させることができる。双方向スキャンパス
を用いる場合について以下説明を行う。
レジスタから構成した双方向スキャンパスを用いること
により、図１３に示したアドレス発生と逆の順序で、ア
ドレスを発生させることができる。双方向スキャンパス
を用いる場合について以下説明を行う。
【００１８】図１４は双方向スキャンパスを用いた従来
の半導体集積回路装置を示す構成図であり、２ａは双方
向スキャンパスである。集積回路の通常の動作時は図１
０に示したスキャンレジスタ６群と同様の動作を行う。
すなわち双方向スキャンパス２ａはパラレル入力端子Ｉ
ｎ−１〜Ｉ０からのデータをそのままパラレル出力端子
Ｏｎ−１〜Ｏ０へ伝える。従って、機能モジュール１か
らのデータが双方向スキャンパス２ａ、デコーダ３を介
してメモリ４に伝わり、所定の動作が行われる。
の半導体集積回路装置を示す構成図であり、２ａは双方
向スキャンパスである。集積回路の通常の動作時は図１
０に示したスキャンレジスタ６群と同様の動作を行う。
すなわち双方向スキャンパス２ａはパラレル入力端子Ｉ
ｎ−１〜Ｉ０からのデータをそのままパラレル出力端子
Ｏｎ−１〜Ｏ０へ伝える。従って、機能モジュール１か
らのデータが双方向スキャンパス２ａ、デコーダ３を介
してメモリ４に伝わり、所定の動作が行われる。
【００１９】テスト時には、双方向スキャンパス２ａは
クロックＣＬＫ０によりシリアルシフト動作を行い、シ
リアル入力端子ＳＩからテストデータをシリアル入力
し、デコーダ３を介してメモリ４に与える。さらに、ク
ロックＣＬＫ１により逆方向にシリアルシフト動作を行
い、テストデータを逆の順序でシリアル入力し、デコー
ダ３を介してメモリ４に与える。クロックＣＬＫ０，Ｃ
ＬＫ１の切り替えは信号ＤＩＲによって行う。
クロックＣＬＫ０によりシリアルシフト動作を行い、シ
リアル入力端子ＳＩからテストデータをシリアル入力
し、デコーダ３を介してメモリ４に与える。さらに、ク
ロックＣＬＫ１により逆方向にシリアルシフト動作を行
い、テストデータを逆の順序でシリアル入力し、デコー
ダ３を介してメモリ４に与える。クロックＣＬＫ０，Ｃ
ＬＫ１の切り替えは信号ＤＩＲによって行う。
【００２０】一般にｎ本のアドレス信号線を有するメモ
リ４のテストには、ｎ次の全周期系列が用いられる。こ
の場合、一つのアドレスを設定するためには、１回のシ
フト動作でよい。すなわち全テストアドレスの設定のた
めには、（ｎ−１）＋２n テストサイクルが必要であ
る。
リ４のテストには、ｎ次の全周期系列が用いられる。こ
の場合、一つのアドレスを設定するためには、１回のシ
フト動作でよい。すなわち全テストアドレスの設定のた
めには、（ｎ−１）＋２n テストサイクルが必要であ
る。
【００２１】なお、アドレスがＸアドレスとＹアドレス
とに分けられている場合は、図１２のようにＸアドレス
用のスキャンパス２X 、デコーダ３X とＹアドレス用の
スキャンパス２Y 、デコーダ３Y とを用い、同じクロッ
クＣＬＫで動作させる。Ｘアドレス信号線とＹアドレス
信号線との総数がｎ本の時、入力端子ＳＩにｎ次の全周
期系列をシフトインすることにより、一つのアドレスを
設定するためには、１回のシフト動作でよい。この場
合、全テストアドレス設定のためには、（ｎ−１）＋２
n ビットのシフト動作が必要である。
とに分けられている場合は、図１２のようにＸアドレス
用のスキャンパス２X 、デコーダ３X とＹアドレス用の
スキャンパス２Y 、デコーダ３Y とを用い、同じクロッ
クＣＬＫで動作させる。Ｘアドレス信号線とＹアドレス
信号線との総数がｎ本の時、入力端子ＳＩにｎ次の全周
期系列をシフトインすることにより、一つのアドレスを
設定するためには、１回のシフト動作でよい。この場
合、全テストアドレス設定のためには、（ｎ−１）＋２
n ビットのシフト動作が必要である。
【００２２】次に、全周期系列をアドレス設定に用いる
テストアルゴリズムの一例としてランダムマーチテスト
の処理手順を以下に示す。 （手順１）全周期系列をシフトインしながらアドレスを
設定し、全アドレスに“０”書き込みを行う。 （手順２）全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“０”読み出しの後
“１”を書き込みを行う。 （手順３）全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“１”読み出しの後
“０”書き込みを行う。 （手順４）全周期系列をシフトインしながらアドレスを
設定し、全アドレスに“１”書き込みを行う。 （手順５）全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“１”読み出しの後
“０”書き込みを行う。 （手順６）全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて，“０”読み出しの後
“１”書き込みを行う。
テストアルゴリズムの一例としてランダムマーチテスト
の処理手順を以下に示す。 （手順１）全周期系列をシフトインしながらアドレスを
設定し、全アドレスに“０”書き込みを行う。 （手順２）全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“０”読み出しの後
“１”を書き込みを行う。 （手順３）全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“１”読み出しの後
“０”書き込みを行う。 （手順４）全周期系列をシフトインしながらアドレスを
設定し、全アドレスに“１”書き込みを行う。 （手順５）全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“１”読み出しの後
“０”書き込みを行う。 （手順６）全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて，“０”読み出しの後
“１”書き込みを行う。
【００２３】上記のランダムマーチテストでは、全周期
系列を用いるため、１回のシフト動作によりアドレス信
号を更新することができる。従って、一般的なマーチテ
ストのようにアドレスごとにアドレス信号の全ビットを
シフトインする必要がない。このため、テスト時間の増
加の抑制に効果がある。
系列を用いるため、１回のシフト動作によりアドレス信
号を更新することができる。従って、一般的なマーチテ
ストのようにアドレスごとにアドレス信号の全ビットを
シフトインする必要がない。このため、テスト時間の増
加の抑制に効果がある。
【００２４】ここで、従来一般的に用いられてきたマー
チテストと、上記ランダムマーチテストとの違いについ
て説明する。図１５は先に述べたマーチテスト、図１６
はランダムマーチテストのそれぞれ（手順２）における
メモリセルの様子を示している。ａはそれぞれ今データ
が与えられようとしているメモリセルである。マーチテ
ストの場合、メモリセルアレイの４辺に相当するメモリ
セルを除くと、メモリセルａに対し、隣接する８つのメ
モリセルのパターンは、全てのメモリセルについて同じ
である。ランダムマーチテストではメモリセルａに対
し、隣接するアドレス信号の順序がランダムであるた
め、メモリセルごとに隣接する８つのパターンは異な
る。このように一般に用いられてきたマーチテストとラ
ンダムマーチテストは全く異なるテストパターンであ
る。
チテストと、上記ランダムマーチテストとの違いについ
て説明する。図１５は先に述べたマーチテスト、図１６
はランダムマーチテストのそれぞれ（手順２）における
メモリセルの様子を示している。ａはそれぞれ今データ
が与えられようとしているメモリセルである。マーチテ
ストの場合、メモリセルアレイの４辺に相当するメモリ
セルを除くと、メモリセルａに対し、隣接する８つのメ
モリセルのパターンは、全てのメモリセルについて同じ
である。ランダムマーチテストではメモリセルａに対
し、隣接するアドレス信号の順序がランダムであるた
め、メモリセルごとに隣接する８つのパターンは異な
る。このように一般に用いられてきたマーチテストとラ
ンダムマーチテストは全く異なるテストパターンであ
る。
【００２５】以上のようにスキャンパスに全周期系列を
用いた方法ではＲＡＭの物理的なアドレスでインクリメ
ント、ディクリメントできないため従来一般的に用いら
れてきたマーチテスト等のテストパターンは実行できな
い。
用いた方法ではＲＡＭの物理的なアドレスでインクリメ
ント、ディクリメントできないため従来一般的に用いら
れてきたマーチテスト等のテストパターンは実行できな
い。
【００２６】なお、従来のスキャンパスの一例が、特開
昭６３−２２２３９９号公報及びこれと対応する米国特
許第４，９２６，４２４号公報に示されている。
昭６３−２２２３９９号公報及びこれと対応する米国特
許第４，９２６，４２４号公報に示されている。
【００２７】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、物理的なアド
レスでインクリメント、ディクリメントをするようなテ
ストパターンを実行するには、テスト時間が長くなると
いう問題点があった。また、テストデータに全周期系列
を用いたスキャンパス２を用いたテストを行う場合は、
物理的なアドレスをインクリメント、ディクリメントを
するようなテストパターンを実行することができないと
いう問題点があった。
装置は以上のように構成されているので、物理的なアド
レスでインクリメント、ディクリメントをするようなテ
ストパターンを実行するには、テスト時間が長くなると
いう問題点があった。また、テストデータに全周期系列
を用いたスキャンパス２を用いたテストを行う場合は、
物理的なアドレスをインクリメント、ディクリメントを
するようなテストパターンを実行することができないと
いう問題点があった。
【００２８】この発明は、上記のような問題点を解消す
るためになされたもので、スキャンパスに全周期系列を
シフトインし、テストデータを生成するテスト方式を用
いながら、デコーダの順を入れ換えることにより、短い
テスト時間で、メモリについて物理的なアドレスでイン
クリメント、ディクリメントをするようなテストが行え
る半導体集積回路装置を得ることを目的とする。
るためになされたもので、スキャンパスに全周期系列を
シフトインし、テストデータを生成するテスト方式を用
いながら、デコーダの順を入れ換えることにより、短い
テスト時間で、メモリについて物理的なアドレスでイン
クリメント、ディクリメントをするようなテストが行え
る半導体集積回路装置を得ることを目的とする。
【００２９】
【課題を解決するための手段】請求項１の発明に係る半
導体集積回路装置は、スキャンパスに全周期系列をシフ
トインするときに生成されるアドレスの順序にデコード
出力端子が配置されたデコーダを設けたものである。
導体集積回路装置は、スキャンパスに全周期系列をシフ
トインするときに生成されるアドレスの順序にデコード
出力端子が配置されたデコーダを設けたものである。
【００３０】請求項２の発明に係る半導体集積回路装置
は、双方向スキャンパスを設けると共に、この双方向ス
キャンパスに全周期系列をシフトインするときに生成さ
れるアドレスの順序にデコード出力端子が配置されたデ
コーダを設けたものである。
は、双方向スキャンパスを設けると共に、この双方向ス
キャンパスに全周期系列をシフトインするときに生成さ
れるアドレスの順序にデコード出力端子が配置されたデ
コーダを設けたものである。
【００３１】請求項３の発明に係る半導体集積回路装置
は、メモリの列方向のアドレス及び行方向のアドレスに
それぞれ対応する第１，第２のスキャンパス及び第１，
第２のデコーダを設け、各デコーダは、各スキャンパス
に全周期系列をシフトインするときに生成されるアドレ
スの順序でデコード出力端子を配置したものである。
は、メモリの列方向のアドレス及び行方向のアドレスに
それぞれ対応する第１，第２のスキャンパス及び第１，
第２のデコーダを設け、各デコーダは、各スキャンパス
に全周期系列をシフトインするときに生成されるアドレ
スの順序でデコード出力端子を配置したものである。
【００３２】請求項４の発明に係る半導体集積回路装置
は、メモリの列方向のアドレス及び行方向のアドレスに
それぞれ対応する第１，第２の双方向スキャンパス及び
第１，第２のデコーダを設け、各デコーダは、各双方向
スキャンパスに全周期系列をシフトインするときに生成
されるアドレスの順序でデコード出力端子を配置したも
のである。
は、メモリの列方向のアドレス及び行方向のアドレスに
それぞれ対応する第１，第２の双方向スキャンパス及び
第１，第２のデコーダを設け、各デコーダは、各双方向
スキャンパスに全周期系列をシフトインするときに生成
されるアドレスの順序でデコード出力端子を配置したも
のである。
【００３３】
【作用】請求項１の発明における半導体集積回路装置
は、デコーダ出力の順序を入れ換えることにより、短い
テスト時間でメモリに対して物理的なアドレスでインク
リメント、ディクリメントをするようなテストが行え
る。
は、デコーダ出力の順序を入れ換えることにより、短い
テスト時間でメモリに対して物理的なアドレスでインク
リメント、ディクリメントをするようなテストが行え
る。
【００３４】請求項２の発明における半導体集積回路装
置は、デコーダ出力の順序を入れ換えることにより、短
いテスト時間でメモリに対して物理的なアドレスでイン
クリメント、ディクリメントをするようなテストが行え
る。また、双方向スキャンパスにより、アドレス発生の
順序を容易に逆の順序に切換えることができる。
置は、デコーダ出力の順序を入れ換えることにより、短
いテスト時間でメモリに対して物理的なアドレスでイン
クリメント、ディクリメントをするようなテストが行え
る。また、双方向スキャンパスにより、アドレス発生の
順序を容易に逆の順序に切換えることができる。
【００３５】請求項３の発明における半導体集積回路装
置は、第１，第２のデコーダ出力の順序を入れ換えるこ
とにより、短いテスト時間でメモリに対して物理的なア
ドレスでインクリメント、ディクリメントをするような
テストが行える。また列方向、行方向のアドレスを全周
期系列を１回シフトインするだけで設定できる。
置は、第１，第２のデコーダ出力の順序を入れ換えるこ
とにより、短いテスト時間でメモリに対して物理的なア
ドレスでインクリメント、ディクリメントをするような
テストが行える。また列方向、行方向のアドレスを全周
期系列を１回シフトインするだけで設定できる。
【００３６】請求項４の発明における半導体集積回路装
置は、第１，第２のデコーダの出力の順序を入れ換える
ことにより、短いテスト時間でメモリに対して物理的な
アドレスでインクリメント、ディクリメントをするよう
なテストが行える。また、第１，第２の双方向スキャン
パスにより、アドレス発生の順序を容易に逆の順序に切
換えることができる。さらに、列方向，行方向のアドレ
スを全周期系列を１回シフトインするだけで設定でき
る。
置は、第１，第２のデコーダの出力の順序を入れ換える
ことにより、短いテスト時間でメモリに対して物理的な
アドレスでインクリメント、ディクリメントをするよう
なテストが行える。また、第１，第２の双方向スキャン
パスにより、アドレス発生の順序を容易に逆の順序に切
換えることができる。さらに、列方向，行方向のアドレ
スを全周期系列を１回シフトインするだけで設定でき
る。
【００３７】
実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１において、２はスキャンパス、４は０
〜１５番地のアドレスを有するメモリ、７はデコーダで
ある。
て説明する。図１において、２はスキャンパス、４は０
〜１５番地のアドレスを有するメモリ、７はデコーダで
ある。
【００３８】次に、動作について説明する。４次の全周
期系列を用いてテストを行う場合について説明する。図
１３に示した４次の全周期系列を用いたとき、スキャン
パス２から出力されるデータは、０、８、１２、１４、
・・・、２、１である。これらの値に対して、それぞれ
メモリ４の物理アドレスの０番地、１番地、２番地、・
・・、１４番地、１５番地になるように、図１のデコー
ダ７が作成されている。すなわち、デコーダ７は、図示
のように、入力端子ＡＸ０〜ＡＸ３に図１３の全周期系
列のデータがシフトインされたとき、メモリ４の０、
８、１２、１４、・・・、２、１番地が順次に指定され
るようにデコード出力端子Ｘ０，Ｘ８、・・・Ｘ１，Ｘ
２が配置されている。この結果、メモリ４の物理アドレ
スに対してインクリメントするように設定することがで
きる。
期系列を用いてテストを行う場合について説明する。図
１３に示した４次の全周期系列を用いたとき、スキャン
パス２から出力されるデータは、０、８、１２、１４、
・・・、２、１である。これらの値に対して、それぞれ
メモリ４の物理アドレスの０番地、１番地、２番地、・
・・、１４番地、１５番地になるように、図１のデコー
ダ７が作成されている。すなわち、デコーダ７は、図示
のように、入力端子ＡＸ０〜ＡＸ３に図１３の全周期系
列のデータがシフトインされたとき、メモリ４の０、
８、１２、１４、・・・、２、１番地が順次に指定され
るようにデコード出力端子Ｘ０，Ｘ８、・・・Ｘ１，Ｘ
２が配置されている。この結果、メモリ４の物理アドレ
スに対してインクリメントするように設定することがで
きる。
【００３９】実施例２．図２は請求項２の発明の一実施
例を示す。図２に示すように、双方向スキャンパス２ａ
を使用することにより、同じ全周期系列を用いてメモリ
４の物理アドレスに対してディクリメントするように設
定することができる。従って、短いテスト時間で、一般
的なマーチテスト等、物理的なアドレスでインクリメン
ト、ディクリメントをするようなテストが行える。
例を示す。図２に示すように、双方向スキャンパス２ａ
を使用することにより、同じ全周期系列を用いてメモリ
４の物理アドレスに対してディクリメントするように設
定することができる。従って、短いテスト時間で、一般
的なマーチテスト等、物理的なアドレスでインクリメン
ト、ディクリメントをするようなテストが行える。
【００４０】また、図３に示すような他の全周期系列を
用いることにより、メモリ４の物理アドレスに対してラ
ンダムに設定することができる。すなわちランダムマー
チテスト等、アドレスに対してランダムアクセスを行う
テストを行うことができる。
用いることにより、メモリ４の物理アドレスに対してラ
ンダムに設定することができる。すなわちランダムマー
チテスト等、アドレスに対してランダムアクセスを行う
テストを行うことができる。
【００４１】以上により、メモリ４に対して質の高いテ
ストを行うことができると共に、アドレス発生の順序を
容易に逆の順序に切換えることができる。
ストを行うことができると共に、アドレス発生の順序を
容易に逆の順序に切換えることができる。
【００４２】実施例３．次に請求項２の発明の他の実施
例としてメモリ４のアドレスが２n ワードでない場合に
ついて図４を用いて説明する。図４におけるメモリ４の
アドレスは１２ワードである。このメモリ４に対して実
施例１と同じ４次の全周期系列を用いたとき、メモリ４
の物理アドレスに対してインクリメントするために、デ
コーダ７の１５番地から１２番地をデコード出力するデ
コーダ部分を除いて、０，８，７，１１，・・・，２，
１の順番で、デコーダ部分を配置するようにしている。
例としてメモリ４のアドレスが２n ワードでない場合に
ついて図４を用いて説明する。図４におけるメモリ４の
アドレスは１２ワードである。このメモリ４に対して実
施例１と同じ４次の全周期系列を用いたとき、メモリ４
の物理アドレスに対してインクリメントするために、デ
コーダ７の１５番地から１２番地をデコード出力するデ
コーダ部分を除いて、０，８，７，１１，・・・，２，
１の順番で、デコーダ部分を配置するようにしている。
【００４３】実施例４．図５は請求項３の発明の一実施
例を示すもので、メモリ４がＸアドレスとＹアドレスを
もつ場合である。メモリ４がＮ本のＸアドレス信号線と
Ｍ本のＹアドレス信号線とをもつとき、Ｎ次の全周期系
列とＭ次の全周期系列とを組み合わせ、デコーダの順序
を入れ換えることにより、物理的なアドレスでインクリ
メント、ディクリメントをするようなテストが行える。
例を示すもので、メモリ４がＸアドレスとＹアドレスを
もつ場合である。メモリ４がＮ本のＸアドレス信号線と
Ｍ本のＹアドレス信号線とをもつとき、Ｎ次の全周期系
列とＭ次の全周期系列とを組み合わせ、デコーダの順序
を入れ換えることにより、物理的なアドレスでインクリ
メント、ディクリメントをするようなテストが行える。
【００４４】図５において、７X はＸデコーダ（第１の
デコーダ）、７Y はＹデコーダ（第２のデコーダ）であ
る。２X はＸアドレス用のスキャンパス（第１のスキャ
ンパス）、２Y はＹアドレス用のスキャンパス（第２の
スキャンパス）である。メモリ４のメモリセルは、Ｘデ
コーダ７X 、Ｙデコーダ７Y によりそのアドレス信号が
選択される。ここではメモリ４はＸアドレス信号線が４
本、Ｙアドレス信号線が３本のＲＡＭとして説明する。
なお、Ｘデコーダ７X は第１のデコーダ、Ｙデコーダ７
Y は第２のデコーダである。また、スキャンパス２X は
第１のスキャンパス、スキャンパス２Y は第２のスキャ
ンパスである。
デコーダ）、７Y はＹデコーダ（第２のデコーダ）であ
る。２X はＸアドレス用のスキャンパス（第１のスキャ
ンパス）、２Y はＹアドレス用のスキャンパス（第２の
スキャンパス）である。メモリ４のメモリセルは、Ｘデ
コーダ７X 、Ｙデコーダ７Y によりそのアドレス信号が
選択される。ここではメモリ４はＸアドレス信号線が４
本、Ｙアドレス信号線が３本のＲＡＭとして説明する。
なお、Ｘデコーダ７X は第１のデコーダ、Ｙデコーダ７
Y は第２のデコーダである。また、スキャンパス２X は
第１のスキャンパス、スキャンパス２Y は第２のスキャ
ンパスである。
【００４５】ＲＡＭのテスト動作時には、スキャンパス
２X はシフトクロックＣＬＫＸを受けて入力端子ＳＩの
データのシフト動作を行う。またスキャンパス２Y はシ
フトクロックＣＬＫＹを受けて同様の動作を行う。
２X はシフトクロックＣＬＫＸを受けて入力端子ＳＩの
データのシフト動作を行う。またスキャンパス２Y はシ
フトクロックＣＬＫＹを受けて同様の動作を行う。
【００４６】一例として図１３の４次の全周期系列「０
０００１１１１０１０１１００１０００」と図６に示す
ような３次の全周期系列「０００１０１１１００」とを
組み合わせて得られる係数をデータ入力として考える。
０００１１１１０１０１１００１０００」と図６に示す
ような３次の全周期系列「０００１０１１１００」とを
組み合わせて得られる係数をデータ入力として考える。
【００４７】４次の全周期系列「００００１１１１０１
０１１００１０００」を用いたとき、スキャンパス２X
から出力されるデータは０，８，１２，１４，・・・，
２，１である。これらの値に対して、それぞれＲＡＭの
物理Ｘアドレス信号が０番地、１番地、２番地、・・
・、１４番地、１５番地になるようにＸデコーダ７X が
作成されている。
０１１００１０００」を用いたとき、スキャンパス２X
から出力されるデータは０，８，１２，１４，・・・，
２，１である。これらの値に対して、それぞれＲＡＭの
物理Ｘアドレス信号が０番地、１番地、２番地、・・
・、１４番地、１５番地になるようにＸデコーダ７X が
作成されている。
【００４８】３次の全周期系列「０００１０１１１０
０」を用いたとき、スキャンパス２Yから出力されるデ
ータは、０，４，２，・・・，３，１である。これらの
値に対して、それぞれＲＡＭの物理Ｙアドレス信号が０
番地、１番地、２番地、・・・、６番地、７番地になる
ようにＹデコーダ７Y が作成されている。
０」を用いたとき、スキャンパス２Yから出力されるデ
ータは、０，４，２，・・・，３，１である。これらの
値に対して、それぞれＲＡＭの物理Ｙアドレス信号が０
番地、１番地、２番地、・・・、６番地、７番地になる
ようにＹデコーダ７Y が作成されている。
【００４９】このときのテストアドレスについて説明す
る。ここでＸアドレス信号がｘ番地、Ｙアドレス信号が
ｙ番地の時、ＲＡＭの物理アドレスは（ｘ，ｙ）番地と
する。 （手順１） クロックＣＬＫＸにより、４回のシフト動
作で４次の全周期系列の上位４ビットをシフトインす
る。すなわち４つのＸアドレス用のスキャンパス２X の
保持する値は全て０になる。このときＸアドレス信号は
０番地である。 （手順２） クロックＣＬＫＹにより、最初の３回のシ
フト動作で３次の全周期系列の上位３ビットをシフトイ
ンする。すなわち３つのＹアドレス用のスキャンパス２
Y の保持する値は全て０になる。このときＹアドレス信
号は０番地である。従ってメモリ４の物理アドレスは
（０，０）番地になる。 （手順３） 次にクロックＣＬＫＹにより次のシフト動
作で、スキャンパス２Yに３次の全周期系列の次の１ビ
ットをシフトインすると、１がシフトインされる。すな
わちスキャンパス２Y の内容は、１００になる。このと
きＹアドレス信号は１番地となる。またスキャンパス２
X は変化しないため、Ｘアドレス信号は０番地となる。
従ってメモリ４の物理アドレスは、（０，１）番地にな
る。 （手順４） 同様にしてクロックＣＬＫＹによるシフト
動作を実行し、３次の全周期系列をスキャンパス２Y に
シフトインすることにより、物理アドレスを（０，２）
番地から（０，７）番地まで変化させることができる。 （手順５） 次にクロックＣＬＫＸにより（手順１）で
用いた４次の全周期系列の次の１ビットをシフトインす
る。このときスキャンパス２X は１０００となり、Ｘア
ドレス信号は１番地となる。 （手順６） クロックＣＬＫＹによるシフト動作を実行
し、３次の全周期系列をスキャンパス２Y にシフトイン
することで、Ｙアドレス信号を０番地から７番地まで変
化させる。すなわちメモリ４の物理アドレスを（１，
０）番地から（１，７）番地まで変化させることができ
る。 （手順７） 以下同様にして（２，０）番地から（１
５，７）番地まで順番に変化させる。
る。ここでＸアドレス信号がｘ番地、Ｙアドレス信号が
ｙ番地の時、ＲＡＭの物理アドレスは（ｘ，ｙ）番地と
する。 （手順１） クロックＣＬＫＸにより、４回のシフト動
作で４次の全周期系列の上位４ビットをシフトインす
る。すなわち４つのＸアドレス用のスキャンパス２X の
保持する値は全て０になる。このときＸアドレス信号は
０番地である。 （手順２） クロックＣＬＫＹにより、最初の３回のシ
フト動作で３次の全周期系列の上位３ビットをシフトイ
ンする。すなわち３つのＹアドレス用のスキャンパス２
Y の保持する値は全て０になる。このときＹアドレス信
号は０番地である。従ってメモリ４の物理アドレスは
（０，０）番地になる。 （手順３） 次にクロックＣＬＫＹにより次のシフト動
作で、スキャンパス２Yに３次の全周期系列の次の１ビ
ットをシフトインすると、１がシフトインされる。すな
わちスキャンパス２Y の内容は、１００になる。このと
きＹアドレス信号は１番地となる。またスキャンパス２
X は変化しないため、Ｘアドレス信号は０番地となる。
従ってメモリ４の物理アドレスは、（０，１）番地にな
る。 （手順４） 同様にしてクロックＣＬＫＹによるシフト
動作を実行し、３次の全周期系列をスキャンパス２Y に
シフトインすることにより、物理アドレスを（０，２）
番地から（０，７）番地まで変化させることができる。 （手順５） 次にクロックＣＬＫＸにより（手順１）で
用いた４次の全周期系列の次の１ビットをシフトインす
る。このときスキャンパス２X は１０００となり、Ｘア
ドレス信号は１番地となる。 （手順６） クロックＣＬＫＹによるシフト動作を実行
し、３次の全周期系列をスキャンパス２Y にシフトイン
することで、Ｙアドレス信号を０番地から７番地まで変
化させる。すなわちメモリ４の物理アドレスを（１，
０）番地から（１，７）番地まで変化させることができ
る。 （手順７） 以下同様にして（２，０）番地から（１
５，７）番地まで順番に変化させる。
【００５０】以上の結果、メモリ４の全ての物理アドレ
スに対してインクリメントするように設定することがで
きる。
スに対してインクリメントするように設定することがで
きる。
【００５１】実施例５．図７は請求項４の発明の一実施
例を示す。本実施例は双方向スキャンパスを使用するこ
とにより同じ全周期系列を用いてＲＡＭの物理アドレス
に対してディクリメントするように設定することができ
る。図７において、２ａX は双方向スキャンパス（第１
の双方向スキャンパス）としてのＸアドレス用の双方向
スキャンパス、２ａY は双方向スキャンパス（第２の双
方向スキャンパス）としてのＹアドレス用の双方向スキ
ャンパスである。
例を示す。本実施例は双方向スキャンパスを使用するこ
とにより同じ全周期系列を用いてＲＡＭの物理アドレス
に対してディクリメントするように設定することができ
る。図７において、２ａX は双方向スキャンパス（第１
の双方向スキャンパス）としてのＸアドレス用の双方向
スキャンパス、２ａY は双方向スキャンパス（第２の双
方向スキャンパス）としてのＹアドレス用の双方向スキ
ャンパスである。
【００５２】次に動作について説明する。テスト動作時
には、双方向スキャンパス２ａX はシフトクロックＣＬ
ＫＸ０を受けて入力端子ＳＩのデータを順方向にシフト
動作し、シフトクロックＣＬＫＸ１を受けて入力端子Ｓ
Ｉのデータを逆方向にシフト動作する。同様に双方向ス
キャンパス２ａY は、シフトクロックＣＬＫＹ０を受け
て順方向にシフト動作し、シフトクロックＣＬＫＹ１を
受けて逆方向にシフト動作を行う。
には、双方向スキャンパス２ａX はシフトクロックＣＬ
ＫＸ０を受けて入力端子ＳＩのデータを順方向にシフト
動作し、シフトクロックＣＬＫＸ１を受けて入力端子Ｓ
Ｉのデータを逆方向にシフト動作する。同様に双方向ス
キャンパス２ａY は、シフトクロックＣＬＫＹ０を受け
て順方向にシフト動作し、シフトクロックＣＬＫＹ１を
受けて逆方向にシフト動作を行う。
【００５３】アドレスのインクリメント時はシステムク
ロックＣＬＫＸ０、ＣＬＫＹ０を用いて上記手順１〜７
と同様の手順で動作させると良い。ディクリメント時は
ＣＬＫＸ１、ＣＬＫＹ１により上記手順１〜７と同様の
動作させれば良い。従って、短いテスト時間で一般的な
マーチテスト等、物理的なアドレスでインクリメント、
ディクリメントをするようなテストが行える。
ロックＣＬＫＸ０、ＣＬＫＹ０を用いて上記手順１〜７
と同様の手順で動作させると良い。ディクリメント時は
ＣＬＫＸ１、ＣＬＫＹ１により上記手順１〜７と同様の
動作させれば良い。従って、短いテスト時間で一般的な
マーチテスト等、物理的なアドレスでインクリメント、
ディクリメントをするようなテストが行える。
【００５４】さらにそれぞれ別の３次、４の全周期系列
を用いることでＲＡＭの物理アドレスをランダムに設定
することができる。すなわちランダムマーチテスト等、
アドレスに対してランダムアドレスを行うテストパター
ンが行うことができる。
を用いることでＲＡＭの物理アドレスをランダムに設定
することができる。すなわちランダムマーチテスト等、
アドレスに対してランダムアドレスを行うテストパター
ンが行うことができる。
【００５５】実施例６．図８は請求項３の発明の他の実
施例である。図中８はマルチプレクサである。このマル
チプレクサ８は第１の入力データを入力端子ＳＩからの
データ、第２の入力データをＹアドレス用のスキャンパ
ス２Y の出力としている。
施例である。図中８はマルチプレクサである。このマル
チプレクサ８は第１の入力データを入力端子ＳＩからの
データ、第２の入力データをＹアドレス用のスキャンパ
ス２Y の出力としている。
【００５６】ロジックテスト時は、マルチプレクサ８は
第２の入力を選択することにより、Ｘアドレス用のスキ
ャンパス２X とＹアドレス用のスキャンパス２Y とを直
列接続し、一本のスキャンパスとして動作させる。
第２の入力を選択することにより、Ｘアドレス用のスキ
ャンパス２X とＹアドレス用のスキャンパス２Y とを直
列接続し、一本のスキャンパスとして動作させる。
【００５７】メモリ４のテスト時は、マルチプレクサ８
は第１の入力を選択することにより、実施例４と同じ動
作を行う。
は第１の入力を選択することにより、実施例４と同じ動
作を行う。
【００５８】図９は請求項４の発明の他の実施例を示す
もので、マルチプレクサ８と双方向スキャンパス２
ａX ，２ａY とを用いることにより、メモリ４の物理ア
ドレスに対してディクリメントするように設定すること
ができる。従って、短いテスト時間で、一般的なマーチ
テスト等、物理的なアドレスでインクリメント、ディク
リメントをするようなテストが行える。
もので、マルチプレクサ８と双方向スキャンパス２
ａX ，２ａY とを用いることにより、メモリ４の物理ア
ドレスに対してディクリメントするように設定すること
ができる。従って、短いテスト時間で、一般的なマーチ
テスト等、物理的なアドレスでインクリメント、ディク
リメントをするようなテストが行える。
【００５９】さらにそれぞれ他の３次、４の全周期系列
を用いることにより、メモリ４の物理アドレスをランダ
ムに設定することができる。すなわちランダムマーチテ
スト等、アドレスに対してランダムアクセスを行うテス
トが行うことができる。
を用いることにより、メモリ４の物理アドレスをランダ
ムに設定することができる。すなわちランダムマーチテ
スト等、アドレスに対してランダムアクセスを行うテス
トが行うことができる。
【００６０】
【発明の効果】以上のように、請求項１の発明によれ
ば、デコーダのデコード出力端子を、スキャンパスに全
周期系列をシフトインするときに生成されるアレイの順
序に配置するように構成したので、短いテスト時間で、
物理的なアドレスでインクリメント、ディクリメントを
するようなテストパターンが行える。さらに別の全周期
系列を用いることでランダムアクセスを行うテストパタ
ーンが行うことができ、質の高いテストを行うことがで
きる効果がある。
ば、デコーダのデコード出力端子を、スキャンパスに全
周期系列をシフトインするときに生成されるアレイの順
序に配置するように構成したので、短いテスト時間で、
物理的なアドレスでインクリメント、ディクリメントを
するようなテストパターンが行える。さらに別の全周期
系列を用いることでランダムアクセスを行うテストパタ
ーンが行うことができ、質の高いテストを行うことがで
きる効果がある。
【００６１】請求項２の発明によれば、双方向スキャン
パスを設けると共に、デコーダのデコード出力端子を、
各双方向スキャンパスに全周期系列をシフトインすると
きに生成されるアドレスの順序に配置するように構成し
たので、短いテスト時間で、物理的なアドレスでインク
リメント、ディクリメントをするようなテストパターン
が行える。さらに別の全周期系列を用いることでランダ
ムアクセスを行うテストパターンが行うことができ、質
の高いテストを行うことができる。また、アドレスの発
生順序を容易に切換えることができる効果がある。
パスを設けると共に、デコーダのデコード出力端子を、
各双方向スキャンパスに全周期系列をシフトインすると
きに生成されるアドレスの順序に配置するように構成し
たので、短いテスト時間で、物理的なアドレスでインク
リメント、ディクリメントをするようなテストパターン
が行える。さらに別の全周期系列を用いることでランダ
ムアクセスを行うテストパターンが行うことができ、質
の高いテストを行うことができる。また、アドレスの発
生順序を容易に切換えることができる効果がある。
【００６２】請求項３の発明によれば、メモリの列方向
及び行方向のアドレスに対応する第１，第２のスキャン
パス及び第１，第２のデコーダを設けると共に、各デコ
ーダのデコード出力端子を、各スキャンパスに全周期系
列をシフトインするときに生成されるアドレスの順序に
配置するように構成したので、短いテスト時間で、物理
的なアドレスでインクリメント、ディクリメントをする
ようなテストパターンが行える。さらに別の全周期系列
を用いることでランダムアクセスを行うテストパターン
が行うことができ、質の高いテストを行うことができ
る。また、列方向，行方向のアドレス発生を、各スキャ
ンパスに全周期系列を１回シフトインするだけで容易に
設定できる効果がある。
及び行方向のアドレスに対応する第１，第２のスキャン
パス及び第１，第２のデコーダを設けると共に、各デコ
ーダのデコード出力端子を、各スキャンパスに全周期系
列をシフトインするときに生成されるアドレスの順序に
配置するように構成したので、短いテスト時間で、物理
的なアドレスでインクリメント、ディクリメントをする
ようなテストパターンが行える。さらに別の全周期系列
を用いることでランダムアクセスを行うテストパターン
が行うことができ、質の高いテストを行うことができ
る。また、列方向，行方向のアドレス発生を、各スキャ
ンパスに全周期系列を１回シフトインするだけで容易に
設定できる効果がある。
【００６３】請求項４の発明によれば、メモリの列方向
及び行方向のアドレスに対応する第１，第２の双方向ス
キャンパス及び第１，第２のデコーダを設けると共に、
各デコーダのデコード出力端子を、各双方向スキャンパ
スに全周期系列をシフトインするときに生成されるアド
レスの順序に配置するように構成したので、短いテスト
時間で、物理的なアドレスでインクリメント、ディクリ
メントをするようなテストパターンが行える。さらに別
の全周期系列を用いることでランダムアクセスを行うテ
ストパターンが行うことができ、質の高いテストを行う
ことができる。また、アドレスの発生順序を容易に切換
えることができ、さらに列方向，行方向のアドレス発生
を、各双方向スキャンパスに全周期系列を１回シフトイ
ンするだけで容易に設定できる効果がある。
及び行方向のアドレスに対応する第１，第２の双方向ス
キャンパス及び第１，第２のデコーダを設けると共に、
各デコーダのデコード出力端子を、各双方向スキャンパ
スに全周期系列をシフトインするときに生成されるアド
レスの順序に配置するように構成したので、短いテスト
時間で、物理的なアドレスでインクリメント、ディクリ
メントをするようなテストパターンが行える。さらに別
の全周期系列を用いることでランダムアクセスを行うテ
ストパターンが行うことができ、質の高いテストを行う
ことができる。また、アドレスの発生順序を容易に切換
えることができ、さらに列方向，行方向のアドレス発生
を、各双方向スキャンパスに全周期系列を１回シフトイ
ンするだけで容易に設定できる効果がある。
【図１】請求項１の発明の一実施例による半導体集積回
路装置を示す構成図である。
路装置を示す構成図である。
【図２】請求項２の発明の一実施例による半導体集積回
路装置を示す構成図である。
路装置を示す構成図である。
【図３】４次の全周期系列をシフトインした場合のスキ
ャンパスの動作を示す構成図である。
ャンパスの動作を示す構成図である。
【図４】請求項１の発明の他の実施例による半導体集積
回路装置を示す構成図である。
回路装置を示す構成図である。
【図５】請求項３の発明の一実施例による半導体集積回
路装置を示す構成図である。
路装置を示す構成図である。
【図６】３次の全周期系列をシフトインした場合のスキ
ャンパスの動作を示す構成図である。
ャンパスの動作を示す構成図である。
【図７】請求項４の発明の一実施例による半導体集積回
路装置を示す構成図である。
路装置を示す構成図である。
【図８】請求項３の発明の他の実施例による半導体集積
回路装置を示す構成図である。
回路装置を示す構成図である。
【図９】請求項４の発明の他の実施例による半導体集積
回路装置を示す構成図である。
回路装置を示す構成図である。
【図１０】従来の半導体集積回路装置を示す構成図であ
る。
る。
【図１１】スキャンパスの構成を示す構成図である。
【図１２】従来の半導体集積回路装置を他の例を示す構
成図である。
成図である。
【図１３】４次の全周期系列をシフトインした場合のス
キャンパスの動作を示す構成図である。
キャンパスの動作を示す構成図である。
【図１４】従来の半導体集積回路装置のさらに他の例を
示す構成図である。
示す構成図である。
【図１５】一般的に用いられてきたマーチテストにおけ
るメモリセルの様子を示す構成図である。
るメモリセルの様子を示す構成図である。
【図１６】ランダムマーチテストにおけるメモリセルの
様子を示す構成図である。
様子を示す構成図である。
２ スキャンパス ２ａ 双方向スキャンパス ２X スキャンパス（第１のスキャンパス） ２Y スキャンパス（第２のスキャンパス） ２ａX 双方向スキャンパス（第１の双方向スキャンパ
ス） ２ａY 双方向スキャンパス（第２の双方向スキャンパ
ス） ４ メモリ ７ デコーダ ７X デコーダ（第１のデコーダ） ７Y デコーダ（第２のデコーダ）
ス） ２ａY 双方向スキャンパス（第２の双方向スキャンパ
ス） ４ メモリ ７ デコーダ ７X デコーダ（第１のデコーダ） ７Y デコーダ（第２のデコーダ）
Claims (4)
- 【請求項１】 メモリセルアレイから成るメモリと、デ
ータをシフトインするスキャンパスと、上記スキャンパ
スの出力をデコードして上記メモリのメモリセルを選択
するアドレスとするように成され、かつ上記スキャンパ
スに全周期系列から成るデータをシフトインするときに
生成されるアドレスの順序でデコード出力端子が配置さ
れて成るデコーダとを備えた半導体集積回路装置。 - 【請求項２】 メモリセルアレイから成るメモリと、デ
ータを双方向にシフトインする双方向スキャンパスと、
上記スキャンパスの出力をデコードして上記メモリのメ
モリセルを選択するアドレスとするように成され、かつ
上記双方向スキャンパスに全周期系列から成るデータを
シフトインするときに生成されるアドレスの順序でデコ
ード出力端子が配置されて成るデコーダとを備えた半導
体集積回路装置。 - 【請求項３】 ２次元配列されたメモリセルアレイから
成るメモリと、それぞれデータをシフトインする第１，
第２のスキャンパスと上記第１のスキャンパスの出力を
デコードして上記メモリの列方向のメモリセルを選択す
るアドレスとするように成され、かつ上記第１のスキャ
ンパスに全周期系列から成るデータをシフトインすると
きに生成されるアドレスの順序でデコード出力端子が配
置されて成る第１のデコーダと、上記第２のスキャンパ
スの出力をデコードして上記メモリの行方向のメモリセ
ルを選択するアドレスとするように成され、かつ上記第
２のスキャンパスに全周期系列から成るデータをシフト
インするときに生成されるアドレスの順序でデコード出
力端子が配置されて成る第２のデコーダとを備えた半導
体集積回路装置。 - 【請求項４】 ２次元配列されたメモリセルアレイから
成るメモリと、それぞれデータを双方向にシフトインす
る第１，第２の双方向スキャンパスと上記第１の双方向
スキャンパスの出力をデコードして上記メモリの列方向
のメモリセルを選択するアドレスとするように成され、
かつ上記第１の双方向スキャンパスに全周期系列から成
るデータをシフトインするときに生成されるアドレスの
順序でデコード出力端子が配置されて成る第１のデコー
ダと、上記第２の双方向スキャンパスの出力をデコード
して上記メモリの行方向のメモリセルを選択するアドレ
スとするように成され、かつ上記第２の双方向スキャン
パスに全周期系列から成るデータをシフトインするとき
に生成されるアドレスの順序でデコード出力端子が配置
されて成る第２のデコーダとを備えた半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058087A JPH06251600A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058087A JPH06251600A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251600A true JPH06251600A (ja) | 1994-09-09 |
Family
ID=13074156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5058087A Pending JPH06251600A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592424A (en) * | 1995-02-27 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| US5771194A (en) * | 1995-06-07 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Memory circuit, data control circuit of memory circuit and address assigning circuit of memory circuit |
-
1993
- 1993-02-24 JP JP5058087A patent/JPH06251600A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592424A (en) * | 1995-02-27 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| US5771194A (en) * | 1995-06-07 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Memory circuit, data control circuit of memory circuit and address assigning circuit of memory circuit |
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