JP3385210B2 - テストデータスキャン装置およびスキャン方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は回路に対するテスト
データのスキャン方式に係り、更に詳しくはＬＳＩのボ
ードレベルでのテストとしてのＪＴＡＧ方式を用いたテ
ストデータのスキャンイン／スキャンアウトを行うため
のテストデータスキャン装置、およびスキャン方法に関
する。

【０００２】

【従来の技術】近年の半導体集積回路技術の進歩はめざ
ましく、最近では２００万〜３００万という素子を有す
るＵＬＳＩも登場してきている。これに伴って、このよ
うなＬＳＩのテスト方式が問題となっている。特にボー
ドレベルでのテストの容易化が今後益々重要になるもの
と考えられる。

【０００３】このようなボードレベルまでカバーするテ
スト容易化の方式として標準化されているものが、ＪＴ
ＡＧ（ジョイント テスト アクション グループ）方
式である。この方式は１９９０年５月にＩＥＥＥ標準１
１４９．１として標準化された。

【０００４】このＩＥＥＥ標準１１４９．１の中心はバ
ウンダリスキャンデザインである。このバウンダリスキ
ャンデザインでは、チップがボード上に実装された後に
も、ボードの外部から内部のＬＳＩへのテストデータの
書込みと内部のデータの読出しが可能となるように、ス
キャン動作可能なフリップフロップがＬＳＩの全ての入
出力ピンに付加されており、このフリップフロップが例
えばシフト用のフリップフロップとして用いられ、デー
タのスキャンイン／スキャンアウトが行われる。ここで
“バウンダリ”は、このようなフリップフロップがチッ
プの境界（バウンダリ）に配置されていることに関連し
て名付けられている。

【０００５】後述する本発明の実施の形態においては、
例えば複数のチップのそれぞれにｎ段のシフト用フリッ
プフロップによって構成されるデータレジスタが複数個
備えられ、この複数個のデータレジスタのいずれか１つ
が選択されて、スキャンデータの格納に使用される。ど
のデータレジスタを選択するかは、それぞれのボードに
備えられる命令レジスタに格納される命令の内部で指定
される。すなわち命令レジスタに格納されるＪＴＡＧ命
令によって複数のデータレジスタのいずれかが選択さ
れ、そのデータレジスタに対するテストデータのスキャ
ンイン／スキャンアウトが実行される。

【０００６】これら複数のチップ上のそれぞれの命令レ
ジスタは、例えば直列に接続され、ＪＴＡＧ制御回路か
らシリアルにテスト用の命令データが伝送されることに
よって、各命令レジスタにテスト用の命令データが格納
される。このシーケンスはＩＲシーケンスと呼ばれる。

【０００７】その後、それぞれのチップ上で各命令レジ
スタに格納された命令の中で指定されるデータレジスタ
が選択され、各データレジスタに対して例えばテストデ
ータのスキャンインが行われる。この場合にもそれぞれ
のチップ上のデータレジスタは直列に接続され、ＪＴＡ
Ｇ制御回路からテストデータがシリアルに伝送されるこ
とによって、各データレジスタへのテストデータのスキ
ャンインが行われる。このシーケンスはＤＲシーケンス
と呼ばれる。

【０００８】

【発明が解決しようとする課題】従来においては、各チ
ップ上の命令レジスタ（ＩＲ）のビット長は８ビット一
定であり、そのことを前提として命令レジスタに格納す
べき命令の命令コードが例えばコマンドレジスタに格納
され、その命令コードが読み出されることによってテス
ト用の命令データのスキャンインが行われていた。この
ためチップ上の命令レジスタのビット長が８ビット以外
の場合には、ＪＴＡＧ方式でのテストデータのスキャン
イン／スキャンアウトが不可能であるという問題点があ
った。

【０００９】また従来においては、ＩＲシーケンスとＤ
Ｒシーケンスとは一体のものとして、１回の起動でまず
ＩＲシーケンス、次にＤＲシーケンスが行われていた。
そこでＪＴＡＧコマンドを用いてデータレジスタに格納
されたデータをすぐにスキャンアウトしたい場合でも、
ＩＲシーケンスとＤＲシーケンスを実行しなければなら
ず、処理時間がかかるという問題点があった。

【００１０】本発明は、８ビット以外のビット長を持つ
命令レジスタを備えるチップに対してもＪＴＡＧ方式に
よるテストを可能にすると共に、ＩＲシーケンスとＤＲ
シーケンスとをそれぞれ独立に実行することを可能にす
るテストデータスキャン装置、およびスキャン方法を提
供することを目的とする。

【００１１】

【課題を解決するための手段】図１は本発明のテストデ
ータスキャン装置の原理構成ブロック図である。同図は
第１のテストデータが格納される第１の記憶素子列、例
えば命令レジスタ（ＩＲ）の列と第２のテストデータが
格納される第２の記憶素子列、例えばデータレジスタ
（ＤＲ）の列とを備える集積回路に対するテストデータ
スキャン装置の原理構成ブロック図である。

【００１２】図１において第１のテストデータスキャン
手段１は、外部からの起動に対応して集積回路内の第１
の記憶素子列に対する第１のテストデータのスキャン、
例えばＩＲシーケンスのみを行うものである。また第２
のテストデータスキャン手段２は、外部からの起動に対
応して集積回路内の第２の記憶素子列に対する第２のテ
ストデータのスキャン、例えばＤＲシーケンスのみを行
うものである。

【００１３】またテストデータ連続スキャン制御手段３
は、外部からの起動に対応して第１のテストデータスキ
ャン手段１に第１の記憶素子列に対する第１のテストデ
ータのスキャン、例えばＩＲシーケンスを行わせ、その
後直ちに第２のテストデータスキャン手段２に第２の記
憶素子列に対する第２のテストデータのスキャン、例え
ばＤＲシーケンスを行わせるものである。

【００１４】本発明の実施の形態においては、例えば第
１の記憶素子列に格納される第１のテストデータが、集
積回路の内部で第２のテストデータが格納される第２の
記憶素子列を指定するデータを含むものになる。

【００１５】また本発明の実施の形態において、第１の
記憶素子列は例えば命令が格納される命令レジスタの列
であり、第２の記憶素子列は、その命令レジスタ列内の
各命令レジスタに対応するそれぞれ複数のデータレジス
タの中で、その命令レジスタに格納された第１のテスト
データによって指定され、第２のテストデータが格納さ
れる、それぞれ１つのデータレジスタの列である。

【００１６】また本発明の実施の形態においては、集積
回路が例えば命令レジスタの１つと、命令レジスタに対
応する複数のデータレジスタとをそれぞれ備える複数の
集積回路、例えばチップによって構成される。

【００１７】更に本発明の実施の形態においては、例え
ば複数のチップにそれぞれ備えられる命令レジスタのビ
ット長が複数のチップの間で必ずしも一定ではなく、こ
のような場合には命令レジスタの列としての第１の記憶
素子列に格納すべき第１のテストデータとしての命令列
が格納されるループスキャンデータ記憶手段が更に備え
られる。

【００１８】本発明のテストデータスキャン方法、すな
わち第１のテストデータが格納される第１の記憶素子列
と第２のテストデータが格納される第２の記憶素子列と
を備える集積回路に対するテストデータスキャン方法に
おいては、外部からの起動に対応して、第１の記憶素子
列を構成する複数のレジスタであって、ビット長が必ず
しも同一でない各命令レジスタに第１のテストデータが
スキャンインされた後に、外部からの起動に対応して第
２の記憶素子列を構成する複数のレジスタであって、各
命令レジスタに対応するデータレジスタに第２のテスト
データがスキャンインされる。

【００１９】また本発明のテストデータスキャン方法に
おいては、外部からの起動に対応して第１の記憶素子列
を構成する複数のレジスタであって、ビット長が必ずし
も同一でない各命令レジスタに第１のテストデータがス
キャンインされた後に、外部からの起動に対応して第２
の記憶素子列を構成する複数のレジスタであって、各命
令レジスタに対応するデータレジスタに格納されている
第２のテストデータがスキャンアウトされる。

【００２０】以上のように本発明によれば、外部からの
起動に対応して第１の記憶素子列に対する第１のテスト
データのスキャン、例えばＩＲシーケンスと、外部から
の起動に対応して第２の記憶素子列に対する第２のテス
トデータのスキャン、例えばＤＲシーケンスとをそれぞ
れ独立に実行することもでき、また外部からの起動に対
応して最初にＩＲシーケンス、その後直ちにＤＲシーケ
ンスを連続して実行することも可能となる。またループ
スキャン制御手段を備えることにより、第１の記憶素子
列としての命令レジスタ列を構成する各命令レジスタの
ビット長が必ずしも同一ではない場合にも、ＪＴＡＧ方
式のテストを実行することが可能となる。

【００２１】

【発明の実施の形態】図２は本発明のデータスキャン装
置が実現されるデータ処理システムの全体構成ブロック
図である。同図において中央処理装置（ＣＰＵ）１０に
入出力プロセッサ（ＩＯＰ）１１が接続され、入出力プ
ロセッサ１１はチャネルインタフェースとしてのチャネ
ルエレメント（ＣＨＥ）１２ａ，１２ｂ，．．．，１２
ｉと接続され、各チャネルエレメントは入出力装置（Ｉ
／Ｏ）１３ａ，１３ｂ，．．．，１３ｉにそれぞれ接続
されている。そして本発明のテストデータスキャン装置
は入出力プロセッサ１１の内部のＪＴＡＧ制御回路とし
て実現され、また集積回路を構成する複数のチップは複
数のチャネルエレメント１２ａ，１２ｂ，．．．，１２
ｎに対応するものとして、本発明の実施形態を説明す
る。

【００２２】図３は入出力プロセッサ（ＩＯＰ）１１
と、各チャネルエレメント（ＣＨＥ）１２ａ〜１２ｄ、
およびチャネルアダプタ（ＣＨＡ）１４が搭載されたＣ
ＨＥプリント板１５の内部の命令レジスタ（ＩＲ）、お
よひデータレジスタ（ＤＲ）との接続を示す図である。
同図において、入出力プロセッサ（ＩＯＰ）１１の内部
にはマイクロプログラム１６、ＪＴＡＧ制御回路１７、
およびループスキャンメモリ（ＬＳＭ）１８が備えられ
ている。

【００２３】ループスキャンメモリ（ＬＳＭ）１８は、
複数の命令レベル（ＩＲ）のビット長が例えば必ずしも
８ビット一定でない場合に、ＩＲ２１に格納すべき命令
コードをあらかじめ記憶し、ＩＲシーケンスにおいてＩ
Ｒ２１に命令コードをスキャンインする場合に、その記
憶内容をＪＴＡＧ制御回路１７による読出しによって各
命令レジスタにシリアルに伝送するために用いられるも
のである。

【００２４】ＣＨＥプリント板１５の内部のチャネルエ
レメント（ＣＨＥ）、またはチャネルアダプタ（ＣＨ
Ａ）の内部には、命令レジスタ（ＩＲ）２１がそれぞれ
１つ備えられ、これらのＩＲは直列に接続され、ＪＴＡ
Ｇ制御回路１７から各ＩＲに格納すべき命令コードがシ
リアルに伝送される。また各ＣＨＥ、またはＣＨＡに
は、それぞれｎ段のシフト用フリップフロップ２２によ
って構成されるデータレジスタが、ＩＲ２１と並列に複
数個備えられている。そして前述のようにＩＲ２１に格
納された命令コードの内容によって、これらの複数個の
ｎ段のシフト用フリップフロップとしてのＤＲが１つ指
定され、ＤＲシーケンスにおいてデータレジスタへのテ
ーブルへのスキャンキン／スキャンアウトが行われる。

【００２５】なお図３においてＣＨＥプリント板１５に
は２種類のチップ、すなわちＣＨＥとＣＨＡとが搭載さ
れているが、このチップの種類はプリント板上のＬＳＩ
に対する、例えばバウンダリスキャンデザインに対応す
るＪＴＡＧ回路から知ることができる。このＪＴＡＧ回
路にはタップコントローラというものが備えられ、その
中にデバイスアイデンティファイアレジスタ（ＤＩＲ）
というレジスタが備えられ、そのレジスタは３２ビット
のビット長を持っている。この３２ビットのデータとし
ては、ＬＳＩの版数、パートナンバーなどが格納されて
いる。各ＬＳＩのＤＩＲに格納されている値をマイクロ
プログラム１６に覚えさせておき、読み出されたＤＩＲ
の値と比較してチップの種類などを検知することができ
る。

【００２６】図４は本発明におけるＪＴＡＧシーケンス
動作の説明図である。同図において、まず図３の各命令
レジスタ（ＩＲ）のビット長が８ビット一定である場合
の動作を中心にして、シーケンス動作を説明する。

【００２７】この場合には、まずＳ１のテスト−ロジッ
ク−リセットのステップにおいて、テスト−モード−セ
レクト信号がオン、すなわち“１”の場合には、テスト
−ロジック−リセットのステップに留まり、テスト−モ
ード−セレクト信号がオフ、すなわち“０”になると、
ＪＴＡＧコマンドが後述するコマンドレジスタにセット
されて、ＪＴＡＧシーケンスとしての処理が開始され、
テストクロックに同期してＳ２のラン−テスト／アイド
ルのステップに移行する。このステップではスキャン操
作に入るための前処理が行われる。これに際して、ＩＲ
シーケンスであることを意味するＦＦの値を“１”とし
て、ＩＲシーケンスが終了するまでその値を保持させ
る。

【００２８】その後テスト−モード−セレクト信号がオ
ンになると、一時的なステップとしてのセレクト−ＤＲ
−スキャンのステップ、すなわちＳ３に移行する。ここ
ではＩＲシーケンスであることを意味するＦＦの値が
“１”となっているため、１クロック後にはこれも一時
的な処理であるＳ４、すなわちセレクト−ＩＲ−スキャ
ンのステップに移行する。

【００２９】ここでＩＲシーケンスであることを意味す
るＦＦの値が“１”となっているため、テスト−モード
−セレクト信号がオフとされ、１クロック後ＩＲシーケ
ンスの開始を意味するカプチャ−ＩＲのステップＳ５に
移行する。このステップＳ５では全ての命令レジスタ
（ＩＲ）に対して初期値として“オール０”が設定され
る。

【００３０】次にテスト−モード−セレクト信号がオフ
であれば、Ｓ６のシフト−ＩＲのステップに移行する。
このステップでは図３においてＣＨＥ、またはＣＨＡの
内部のＩＲ２１の入力側のテスト−データ−イン（ＴＤ
Ｉ）と、テスト−データ−アウト（ＴＤＯ）とがＩＲ２
１の内部のシフトレジスタ部を介して接続され、直列に
接続された５つのシフトレジスタ部に対しては、テスト
クロックの立ち上りにおいてＪＴＡＧ制御回路１７から
シリアルに伝送されるデータ、すなわち命令コードが次
々とシフトされ、対象となるＣＨＥ、またはＣＨＡの内
部のＩＲ２１に対して、それぞれ複数のＤＲのうち、ど
のＤＲを選択するかを示すコードを含む命令コードが、
例えばＪＴＡＧ制御回路１７の内部のコマンドレジスタ
から格納される。また対象外のＣＨＥなどに対しては、
バイパスを意味する固定コード、例えばＨＥＸ“ＦＦ”
が発行される。

【００３１】シフト−ＩＲ、すなわちステップＳ６での
処理が終了すると、テスト−モード−セレクト信号がオ
ンとなり、一時的な処理のステップであるエクジット１
−ＩＲのＳ７に移行する。続いてテスト−モード−セレ
クト信号がオンであれば、アップデート−ＩＲのステッ
プＳ８に移行する。このステップではシフトされた命令
コードがＩＲに保持されると共に、ＩＲシーケンスを終
了し、引き続いてＤＲシーケンスを開始するために、テ
スト−モード−セレクト信号がオンに保持される。

【００３２】アップデート−ＩＲのステップＳ８の１ク
ロック後にセレクト−ＤＲ−スキャンのステップＳ３に
移行し、同時にＩＲのシーケンスであることを意味する
ＦＦの値が“０”とされ、それに代わってＤＲのシーケ
ンスであることを意味するＦＦの値が“１”とされ、Ｄ
Ｒのシーケンスが終了するまでその値が保持される。

【００３３】１クロック後、テスト−モード−セレクト
信号がオフとされ、ステップＳ３からステップＳ１０の
カプチャ−ＤＲに移行する。このステップでは、ＩＲに
格納された命令コードによって選択されているＤＲにデ
ータをロードするための起動が行われる。そしてテスト
−モード−セレクト信号がオフであれば、次のステップ
のシフト−ＤＲ、すなわちステップＳ１１に移行する。

【００３４】このステップでは、ＩＲシーケンスにおけ
るステップＳ６と同様に、図３の各ＣＨＥ、またはＣＨ
Ａの内部でＩＲ２１に格納された命令コードによって選
択されたＤＲ、すなわちｎ段のシフト用フリップフロッ
プがＴＤＩとＴＤＯの間に接続され、ＪＴＡＧ制御回路
１７からシリアルに伝送されるデータが選択されたＤＲ
に格納される。

【００３５】シフト−ＤＲのステップＳ１１における処
理が終了すると、テスト−モード−セレクト信号がオン
となり、一時的な処理としてのエクジット１−ＤＲのス
テップＳ１２を介して、アップデート−ＤＲのステップ
Ｓ１３に移行する。このステップではシフトされた値が
ＤＲに保持され、テスト−モード−セレクト信号がオフ
であれば、ラン−テスト／アイドルのステップＳ２に移
行する。

【００３６】本発明においては図３の各ＣＨＥ、または
ＣＨＡの内部の命令レジスタ（ＩＲ）２１のビット長が
必ずしも全て同一でない場合、すなわち８ビット以外の
ＩＲを持つＬＳＩチップが存在する場合には、ＩＲに格
納される命令コードはコマンドレジスタではなく、図３
のループスキャンメモリ１８に格納され、その内容がＪ
ＴＡＧ制御回路１７によって読出され、シリアルにデー
タ伝送が行われることにより、８ビット以外のＩＲを持
つＬＳＩに対してもＩＲシーケンスを実行することが可
能となる。

【００３７】また図４においてテスト−ロジック−リセ
ットのステップＳ１から処理が開始される場合には、Ｉ
Ｒシーケンスに続いてＤＲシーケンスが実行されるもの
としてシーケンス動作を説明したが、ＤＲシーケンスの
みを独立に実行する場合にはテスト−ロジック−リセッ
トのステップを通らないようにすることによってＤＲシ
ーケンスのみを行うことが可能となる。

【００３８】続いて図３において４つのＣＨＥ１２ａ〜
１２ｄ、およびＣＨＡ１４の内部のＩＲおよびＤＲに対
するテストデータのスキャンインの方法について、更に
説明する。ここでＪＴＡＧ制御回路１７からシリアルに
データを転送する場合に、最初のレジスタを持つチッ
プ、ここではＣＨＥ１２ｄをＡ１、次のチップをＡ２，
Ａ３，Ａ４とし、最後のチップＣＨＡ１４をＡ５とし
て、スキャンインの方法を説明する。

【００３９】例えばＡ２とＡ４のデータレジスタＤＲに
テストデータをスキャンインするものとすれば、まずＡ
２とＡ４の命令レジスタＩＲ２１に対して命令コードを
スキャンインするための前処理として、ループスキャン
メモリ（ＬＳＭ）１８に５個のチップに対するＩＲのビ
ット長の合計分だけのデータを書き込む必要がある。Ａ
１，Ａ３，Ａ５のＩＲに対してはバイパスを指示するコ
マンドとして、例えば全てのビットが“１”の命令コー
ドを、またＡ２，Ａ４に対してはＤＲの選択コードを含
む命令コードを発行するために、これらのデータがあら
かじめＬＳＭ１８に書き込まれる。

【００４０】ここでテストデータのスキャンをマイクロ
プログラム１６によって制御する場合には、ＬＳＭ１８
のハードウェアシステムエリア（ＨＳＡ）領域の先頭に
位置するＨＳＡポインタエリア（ＨＳＡＰ）の中の、Ｉ
／Ｏセットアップブロック（ＩＳＵＢ）にスキャンデー
タが格納されて、ＪＴＡＧシーケンスが実行される。後
述するようにマイクロプログラムでなく、サービスプロ
セッサを用いて制御する場合には、サービスプロセッサ
（ＳＶＰ）のソフトウェアによって全ての制御が行われ
る。

【００４１】ＪＴＡＧ制御回路１７のコマンドレジスタ
（ＣＭＲ）にＩＲシーケンスのみのスキャンインのコマ
ンドがセットされてＩＲシーケンスが開始され、Ｓ５の
カプチャ−ＩＲにおいてＡ１〜Ａ５の命令レジスタＩＲ
の初期化が行われ、シフト−ＩＲのステップＳ６に移行
する。このステップでは、ＣＭＲにセットされたコマン
ドがＩＲシーケンスのみのスキャンインを示すコマンド
であるため、ＩＲにステップインすべきデータがＬＳＭ
１８から読み出される。

【００４２】読み出されたデータは、テストクロックの
立ち上りに同期してＴＤＩ（テスト−データ−イン）信
号としてチップＡ１のＩＲ２１のシフトレジスタ部に入
力され、Ａ１からＡ５のＩＲ２１のシフト用レジスタ部
のループを経由して、シリアルに伝送される。

【００４３】この伝送が済むと、一時的な処理としての
エクジット１−ＩＲのステップＳ７に移行し、更にアッ
プデート−ＩＲのステップＳ８でＩＲの値の保持が行わ
れ、ＣＭＲにセットされたコマンドがＩＲシーケンスの
みのスキャンインを示すものであったため、ＩＲシーケ
ンスは終了し、テスト−モード−セレクト信号がオフと
されて、ラン−テスト／アイドルのＳ２で次のコマンド
の発行を待つ状態となる。

【００４４】続いてＤＲシーケンスのみのスキャンイン
のコマンドがＣＭＲにセットされた場合の処理を説明す
る。ＩＲシーケンスにおいてＡ２とＡ４に対して発行さ
れた命令コードによって選択されるＤＲに対して格納さ
れるべきデータがＬＳＭ１８にあらかじめ書き込まれ
る。そのデータはチップＡ１，Ａ３，Ａ５のＤＲに対し
ては対象外であるという意味で“０”とされ、Ａ２，Ａ
４のＤＲに対してはスキャンインされるべきデータであ
る。

【００４５】ＣＭＲにコマンドがセットされると、ＤＲ
シーケンスのみのコマンドを受け付けたということを意
味するＦＦの値が“１”とされ、処理が開始される。ラ
ン−テスト／アイドルのステップＳ２からセレクト−Ｄ
Ｒ−スキャンのＳ３を介してカプチャ−ＤＲのＳ１０に
移行し、ＤＲシーケンスが開始される。カプチャ−ＤＲ
のステップでは、ＩＲに格納された命令コードで選択さ
れるべきＤＲにデータをロードするための起動が行われ
る。シフト−ＤＲのステップＳ１１では、シフト−ＩＲ
におけると同様にＬＳＭ１８からデータが読み出され、
Ａ２，Ａ４の内部のデータレジスタＤＲに対してテスト
データがスキャンインされる。次に一時的な処理のエク
ジット１−ＤＲのステップＳ１２を経由して、アップデ
ート−ＤＲのＳ１３でスキャンインされたデータの保持
が行われ、１クロック後のＤＲシーケンスのみのコマン
ドを受け付けたことを意味するＦＦの値が“０”とさ
れ、ラン−テスト／アイドルのステップＳ２に移行して
ＤＲシーケンスを終了する。

【００４６】図５は、ＩＲシーケンスにおいて図３のＬ
ＳＭ１８から読み出され、５つのチップのＩＲにスキャ
ンインされるべきＩＲコードの一例を示す。同図の場合
には前述のチップＡ１に相当するＣＨＥ１２ｄのみが対
象となり、その他のチップは全て対象外となるために、
対象外の４つのチップのＩＲに対する命令コードは全て
のビットが“１”であるＦＦとなっており、またＣＨＥ
１２ｄに対するＩＲコードは１８番目のＤＲを示す命令
コードとなっている。このような命令コードに対応し
て、ＤＲシーケンスにおいてはＣＨＥ１２ｄの内部の１
８番目のＤＲのｎ段のシフト用フリップフロップにテス
トデータのスキャンインが行われる。

【００４７】図６はＩＲシーケンスのみが実行される場
合の動作タイムチャート、図７はＤＲシーケンスのみが
実行される場合の動作タイムチャートである。図６にお
いて、図４では説明しなかったテストリセット信号がオ
ン、すなわち“１”となる時点でテスト−ロジック−リ
セットのステップ、すなわちステップＳ１が開始され、
テストクロックの立ち上りに同期してラン−テスト／ア
イドルのステップＳ２に移行する。そしてテスト−モー
ド−セレクト信号がオンとなり、かつテストクロックの
立ち上りに同期してセレクト−ＤＲ−スキャンのステッ
プＳ３に移行し、それに続くクロックでセレクト−ＩＲ
−スキャンに移行する。次のクロックの立ち上りでカプ
チャ−ＩＲのステップＳ５に移行し、更に次のクロック
の立ち上りでシフト−ＩＲのステップＳ６に移行する。

【００４８】シフト−ＩＲのステップＳ６では、前述の
ようにテスト−データ−イン信号としてのスキャンイン
データが次々とシリアルに命令レジスタＩＲに伝送され
る。この間はテスト−モード−セレクト信号はオフとな
っている。

【００４９】テスト−モード−セレクト信号がオンとな
った次のクロックの立ち上りの時点でエクジット１−Ｉ
ＲのステップＳ７に移行し、次のクロックでアップデー
ト−ＩＲのステップＳ８に移行し、更にテスト−モード
−セレクト信号がオフとされて、次のクロックでラン−
テスト／アイドルのステップＳ２に移行して、ＩＲシー
ケンスが終了する。

【００５０】図７においてＤＲシーケンスのみを実行す
る場合には、テスト−リセット信号がオンとされること
はなく、テスト−ロジック−リセットのステップを経由
することなく、ラン−テスト／アイドルのステップＳ２
からシーケンスが開始される。

【００５１】テスト−モード−セレクト信号がオンとさ
れた後、次のクロックの立ち上り時点でセレクト−ＤＲ
−スキャンのステップＳ３に移行し、テスト−モード−
セレクト信号がオフとされて、次のクロックの立ち上り
でカプチャ−ＤＲのステップＳ１０に移行し、更に次の
クロックの立ち上りでシフト−ＤＲのステップＳ１１に
移行する。

【００５２】シフト−ＤＲのステップでは、前述のよう
にデータレジスタＤＲへのテストデータのスキャンイン
がシリアルに行われ、テスト−モード−セレクト信号が
オンとされた次のクロックの立ち上りでエクジット１−
ＤＲのＳ１２、更に次のクロックでアップデート−ＤＲ
のステップＳ１３に移行し、テスト−モード−セレクト
信号がオフとされた次のクロックの立ち上りでラン−テ
スト／アイドルのステップＳ２に移行して、ＤＲシーケ
ンスを終了する。

【００５３】図８はＪＴＡＧシーケンスの流れの概略説
明図である。同図において全てのチップ上の命令レジス
タＩＲのビット長が８ビット一定である場合と、必ずし
も８ビット一定ではない場合に分けて、処理の概略を説
明する。全てのＩＲが８ビット一定のビット長である場
合には、１回の起動に対応してＤＲに対するデータのス
キャンイン、またはスキャンアウトまでが実行される。
スキャンインの場合には、起動に対応してテスト−ロジ
ック−リセットのステップＳ１の処理が行われ、次にＩ
ＲシーケンスしてのＩＲスキャンイン、すなわちコマン
ドレジスタからＩＲへの命令コードのスキャンインが行
われ、続いてＤＲシーケンスとしてのループスキャンメ
モリからデータレジスタＤＲへのスキャンインの処理が
行われる。

【００５４】データレジスタにすでに格納されているデ
ータのスキャンアウトの場合には、起動に対応してテス
ト−ロジック−リセットのステップＳ１の処理が行わ
れ、次にＩＲシーケンスとしてコマンドレジスタからの
命令コードの読出しと、選択されるべきＤＲなどを示す
命令コードの命令レジスタＩＲへのスキャンインが行わ
れ、続いてＤＲシーケンスとしてデータレジスタＤＲに
格納されていたデータのループスキャンメモリＬＳＭへ
のスキャンアウトが行われる。

【００５５】全てのチップ上の命令レジスタＩＲのビッ
ト長が必ずしも８ビット一定でない場合には、スキャン
イン動作において起動に対応してテスト−ロジック−リ
セットのステップＳ１の処理が行われ、ＩＲシーケンス
としてループスキャンメモリから命令レジスタＩＲへの
命令コードのスキャンインが行われる。その後ＤＲシー
ケンスの起動が行われ、ループスキャンメモリに格納さ
れているテストデータがデータレジスタＤＲにスキャン
インされる。ＩＲのビット長が全て８ビット一定である
場合に比べると、ＩＲシーケンスの起動とＤＲシーケン
スの起動とが独立して行われる点が基本的に異なってい
る。

【００５６】スキャンアウトの場合にも同様であり、Ｉ
Ｒシーケンスの起動によってループスキャンメモリから
命令レジスタＩＲに対して命令コードのスキャンインが
行われ、その後ＤＲシーケンスの起動が行われて、デー
タレジスタＤＲに格納されていたデータがループスキャ
ンメモリＬＳＭにスキャンアウトされる。

【００５７】図９、および図１０は図３のＪＴＡＧ制御
回路１７の詳細構成ブロック図である。図３において
は、マイクロプログラム１６によってＪＴＡＧ制御回路
１７が起動されるものとして処理を説明したが、図９、
図１０ではマイクロプログラム、またはサービスプロセ
ッサのいずれかがその起動を行うものとして処理を説明
する。

【００５８】マイクロプログラム、またはサービスプロ
セッサ（ＳＶＰ）がデータレジスタＤＲに対してテスト
データのスキャンイン、またはスキャンアウトを実行す
るための前処理として、ＪＴＡＧ制御回路１７に対して
ロックをかける処理が実行される。このロックはマイク
ロプログラム、またはＳＶＰがＪＴＡＧ制御回路に対し
て要求を行っている場合には、ＪＴＡＧ制御回路が他か
らの要求を受け付けないということを意味する。ＪＴＡ
Ｇ制御回路に対してロックがかけられることによって、
ＪＴＡＧシーケンスが開始可能な状態となる。ここでは
ＩＲシーケンスのみのスキャンインと、ＤＲシーケンス
のみのスキャンインとが連続して行われる場合の動作に
ついて説明する。

【００５９】マイクロプログラム、またはサービスプロ
セッサによってコマンドレジスタ（ＣＭＲ）３２にスキ
ャンインのコマンドコードが格納され、同時に、または
それ以降にＣＭＲ−スタート３１に“１”が格納される
と、ＪＴＡＧシーケンスが開始される。ＣＭＲ３２は次
のコマンドが発行されるまで格納されたコマンドコード
を保持している。ＣＭＲ−スタート３１は１クロック
（周期期間）のみその値が“１”となる。

【００６０】続いてテスト−ロジック−リセット３３の
値が１クロックだけ“１”とされ、その後テスト−リセ
ット４８、ラン−テスト／アイドル３４、ＩＲ−シーケ
ンス３５の値がそれぞれ“１”とされる。なお、ここで
テスト−ロジック−リセット３３の値を“１”とするた
めに、ＣＭＲ−スタート３１とＣＭＲ３２とのデコード
結果としてのスキャン−イン／アウト−ウィズアウト−
ＩＲ信号の値“１”とＣＭＲ−スタート３１とのＡＮＤ
がとられて、テスト−ロジック−リセット３３に入力さ
れる。

【００６１】テスト−リセット４８はチップ上のＪＴＡ
Ｇ回路全体をリセットするために用いられるものであ
り、１クロックだけ“１”とされる。ラン−テスト／ア
イドル３４は一時的な処理を意味するものであり、１ク
ロック後にテスト−モード−セレクト４９を“１”とす
ることにより、ＪＡＴＧ回路に現在の状態が通知され
る。

【００６２】ＩＲ−シーケンス３５は、ＣＭＲ３２に格
納されたコマンドのコードがＩＲシーケンスを含むコー
ドであり、かつテスト−ロジック−リセット３３がオン
となったことを示すアンド条件に対応して作成され、ア
ップデート−ＩＲ４０が“１”となるまで状態を保持す
る。

【００６３】ラン−テスト／アイドル３４が“１”とな
った１クロック後に、セレクト−ＤＲ−スキャン４３が
１クロックだけ“１”とされ、更にテスト−モード−セ
レクト４９が１クロックだけ“１”とされる。ＩＲ−シ
ーケンス３５とセレクト−ＤＲ−スキャン４３のＡＮＤ
をとることにより、セレクト−ＩＲ−スキャン３６が作
られる。セレクト−ＩＲ−スキャン３６は１クロックだ
け“１”とされ、カプチャ−ＩＲ３７が“１”の状態に
遷移する。カプチャ−ＩＲ３７も１クロックだけ“１”
となり、シフト−ＩＲ３８が“１”となる状態に遷移す
る。

【００６４】シフト−ＩＲ３８が“１”となっている状
態において、ＪＴＡＧ回路にテスト−データ−イン信号
５０を用いて命令コードとしてのスキャンインデータが
シリアル伝送される。このデータのデータ列はループス
キャンメモリ１８にマイクロプログラム１６、またはサ
ービスプロセッサによってあらかじめ格納されている。
命令コードのシリアル伝送に際しては、マイクロプログ
ラム、またはサービスプロセッサによってチップの個数
がＬＳＩ−NO. ５１に、またシリアルデータの全体のビ
ット長がループ−レングス５３にそれぞれ格納される。
但しＩＲの長さが例えば８ビット一定というように全て
のチップで等しい場合を除いて、１つでも異なるビット
長のＩＲが存在する場合には、ＬＳＩ−NO. ５１には
“１”がセットされる。

【００６５】命令コードのシリアル伝送開始時にシフト
−カウント５４が“０”となるようにリセットされ、１
クロック毎にその値はインクリメントされる、シフト−
カウント５４の値がループ−レングス５３の値と一致し
た時点で、シフト−カウント−マッチという信号が
“１”とされる。ＬＳＩ−カウント５２についても、同
様に命令コードのシリアル伝送開始時に“１”がセット
され、例えば全てのＩＲのビット長が８ビット一定の場
合には８クロック毎にカウントアップされ、ＬＳＩ−N
O. ５１の値と一致した時点で、ＬＳＩ−カウント−マ
ッチという信号が“１”にされる。但し全てのチップの
ＩＲのビット長が一定でない場合には、ＬＳＩ−カウン
トの値のカウントアップは行われず、ＬＳＩ−カウント
−マッチという信号は常に“１”となっており、シフト
−カウント５４のみがカウントアップされながらデータ
のスキャンインが行われる。

【００６６】シフト−カウント−マッチとＬＳＩ−カウ
ント−マッチとが共に“１”となった時点で、シフト−
ＩＲ３８の値は“１”から“０”とされるが、この時テ
スト−モード−セレクト信号４９が“１”とされ、エク
ジット１−ＩＲ３９が“１”の状態に遷移する。

【００６７】またデータのスキャンインが行われないチ
ップに対しては、バイパス指示を行うために、そのチッ
プ上のＩＲに対して全ビットが“１”のスキャンインデ
ータが伝送される。

【００６８】エクジット１−ＩＲ３９は１クロックのみ
その値が“１”であって、アップデート−ＩＲ４０が次
の１クロックのみ“１”とされ、ラン−テスト／アイド
ル３４が“１”の状態に遷移し、ＩＲ−シーケンス３５
が“０”とされて、ＩＲシーケンスを終了し、ラン−テ
スト／アイドル３４が“１”の状態に、次のコマンドが
発行されるまで留まる。

【００６９】続いてＤＲシーケンスのみのスキャンイン
が行われる。そのコマンドがＣＭＲ３２に格納され、Ｃ
ＭＲ−スタート３１に“１”が格納されると、ＤＲ−Ｗ
ＯＩＲ−シーケンス４１が１クロックのみ“１”とさ
れ、ＤＲ−シーケンス４２が“１”の状態に遷移する。
このＤＲ−シーケンス４２は、アップデート−ＤＲ４７
が“１”となるまでその状態を保持する。なお、ＤＲシ
ーケンスのみのコマンドの場合には、ＣＭＲ−スタート
３１とＣＭＲ３２とのデコード結果としてのスキャン−
イン／アウト−ウィズアウト−ＩＲ信号は“０”とな
り、テスト−ロジック−リセット３３は“０”のままで
あり、直前のＩＲシーケンスで命令レジスタに格納され
たデータのクリアは行われない。

【００７０】次にラン−テスト／アイドル３４とＤＲ−
シーケンス４２がそれぞれ“１”となっている時、その
２つの入力のＡＮＤ条件でセレクト−ＤＲ−スキャン４
３が“１”となり、それと同時にラン−テスト／アイド
ル３４が“０”とされ、テスト−モード−セレクト４９
が１クロックのみ“１”とされる。セレクト−ＤＲ−ス
キャン４３は１クロックのみ“１”であり、次にカプチ
ャ−ＤＲ４４が“１”の状態に遷移する。カプチャ−Ｄ
Ｒ４４も１クロックだけ“１”であり、次にシフト−Ｄ
Ｒ４５が“１”の状態に遷移する。この状態においてテ
スト−データ−イン信号５０を用いてデータレジスタ
（ＤＲ）へのスキャンインデータのシリアル伝送が行わ
れる。このシリアル伝送の方法は命令コードのＩＲへの
伝送の場合とほぼ同様であるが、ＩＲに対してバイパス
指示が行われたチップに対しては、空のビットという意
味で“１”が１ビットだけ伝送される。

【００７１】シフト−カウント−マッチとＬＳＩ−カウ
ント−マッチという信号が共に“１”となった時点で、
シフト−ＤＲ４５が“１”から“０”とされ、テスト−
モード−セレクト４９が“１”とされ、エクジット１−
ＤＲ４６が“１”の状態に遷移する。この状態も１クロ
ックのみであり、次にアップデート−ＤＲ４７が“１”
の状態に遷移し、更に１クロックのみでラン−テスト／
アイドル３４が“１”の状態に遷移し、ＤＲ−シーケン
ス４２が“０”とされて、ＤＲシーケンスを終了する。

【００７２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、例えば８ビット以外の長さのビット長を持つ命令
レジスタが複数のチップの中に存在しても、従来の８ビ
ット固定長命令レジスタに対する命令コードスキャンを
行うＪＴＡＧ制御回路の技術を基本的に利用して、命令
コードのスキャンを行うことが可能となり、また命令レ
ジスタに対するデータスキャンシーケンスおよびデータ
レジスタに対するデータスキャンシーケンスとをそれぞ
れ独立させることによって、例えばデータレジスタに対
するスキャンアウトのみの処理に要する時間を短縮する
ことが可能となり、ＪＴＡＧ制御回路の動作の効率化に
寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明のテストデータスキャン装置の原理構成
を示すブロック図である。

【図２】本発明のテストデータスキャン装置が実現され
るデータ処理システムの全体構成を示すブロック図であ
る。

【図３】プリント板内部の命令レジスタ（ＩＲ）および
データレジスタ（ＤＲ）と入出力プロセッサとの接続状
態を説明する図である。

【図４】ＪＴＡＧシーケンス動作を説明する図である。

【図５】ＩＲシーケンスにおいてスキャンインされるべ
きＩＲコードの一例を示す図である。

【図６】ＩＲシーケンスのみが実行される場合の動作タ
イムチャートである。

【図７】ＤＲシーケンスのみが実行される場合の動作タ
イムチャートである。

【図８】ＪＴＡＧシーケンスの流れの概略を説明する図
である。

【図９】ＪＴＡＧ制御回路の詳細構成を示すブロック図
（その１）である。

【図１０】ＪＴＡＧ制御回路の詳細構成を示すブロック
図（その２）である。

【符号の説明】

１ 第１のテストデータスキャン手段 ２ 第２のテストデータスキャン手段 ３ テストデータ連続スキャン制御手段 １０ ＣＰＵ １１ 入出力プロセッサ（ＩＯＰ） １２ａ，１２ｂ，．．．チャネルエレメント（ＣＨＥ） １３ａ，１３ｂ，．．．入出力装置（Ｉ／Ｏ） １４ チャネルアダプタ（ＣＨＡ） １５ ＣＨＥプリント板 １６ マイクロプログラム １７ ＪＴＡＧ制御回路 １８ ループスキャンメモリ（ＬＳＭ）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−160799（ＪＰ，Ａ) 特開 平７−260883（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/26 G01R 31/28

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１のテストデータが格納される第１の
   記憶素子列と、第２のテストデータが格納される第２の
   記憶素子列とを備える集積回路に対するテストデータス
   キャン装置において、 外部からの起動に対応して、該第１のテストデータのス
   キャンを行う第１のテストデータスキャン手段と、 外部からの起動に対応して、該第２のテストデータのス
   キャンを行う第２のテストデータスキャン手段と、 外部からの起動に対応して、該第１のテストデータスキ
   ャン手段に第１のテストデータのスキャンを行わせ、そ
   の後該第２のテストデータスキャン手段に第２のテスト
   データのスキャンを行わせるテストデータ連続スキャン
   制御手段と、 前記スキャンに係るデータを格納するループスキャンデ
   ータ記憶手段と、 を備えることを特徴とするテストデータスキャン装置。
2. 【請求項２】 前記第１の記憶素子列に格納される第１
   のテストデータが、前記集積回路内で前記第２のテスト
   データが格納される第２の記憶素子列を指定するデータ
   を含むことを特徴とする請求項１記載のテストデータス
   キャン装置。
3. 【請求項３】 前記第１の記憶素子列が命令が格納され
   る命令レジスタの列であり、前記第２の記憶素子列が、
   該命令レジスタ列内の各命令レジスタに対応するそれぞ
   れ複数のデータレジスタの中で、該各命令レジスタに格
   納された第１のテストデータによって指定され、第２の
   テストデータが格納されるそれぞれ１つのデータレジス
   タの列であることを特徴とする請求項２記載のテストデ
   ータスキャン装置。
4. 【請求項４】 前記集積回路が、前記命令レジスタの１
   つと、該命令レジスタに対応する複数のデータレジスタ
   とをそれぞれ備える複数の集積回路によって構成される
   ことを特徴とする請求項３記載のテストデータスキャン
   装置。
5. 【請求項５】 前記複数の集積回路にそれぞれ備えられ
   る命令レジスタのビット長が該複数の集積回路の間で必
   ずしも一定ではないことと、前記ループスキャンデータ記憶手段は、該命令レジスタ
   の列としての第１の記憶素子列に格納すべき第１のテス
   トデータとしての命令列を格納すること を特徴とする請
   求項４記載のテストデータスキャン装置。
6. 【請求項６】 第１のテストデータが格納される第１の
   記憶素子列と第２のテストデータが格納される第２の記
   憶素子列とを備える集積回路に対するテストデータスキ
   ャン方法において、 外部からの起動に対応して、前記第１の記憶素子列を構
   成する複数のレジスタであって、ビット長が必ずしも同
   一でない各命令レジスタにループスキャンメモリに格納
   されている第１のテストデータをスキャンインした後
   に、 外部からの起動に対応して、前記第２の記憶素子列を構
   成する複数のレジスタであって、前記各命令レジスタに
   対応するデータレジスタに前記ループスキャンメモリに
   格納されている第２のテストデータをスキャンインする
   ことを特徴とするテストデータスキャン方法。
7. 【請求項７】 第１のテストデータが格納される第１の
   記憶素子列と第２のテストデータが格納される第２の記
   憶素子列とを備える集積回路に対するテストデータスキ
   ャン方法において、 外部からの起動に対応して、前記第１の記憶素子列を構
   成する複数のレジスタであって、ビット長が必ずしも同
   一でない各命令レジスタにループスキャンメモリに格納
   されている第１のテストデータをスキャンインした後
   に、 外部からの起動に対応して、前記第２の記憶素子列を構
   成する複数のレジスタであって、前記各命令レジスタに
   対応するデータレジスタに格納されている第２のテスト
   データを前記ループスキャンメモリにスキャンアウトす
   ることを特徴とするテストデータスキャン方法。
8. 【請求項８】 前記各命令レジスタに対応するデータレ
   ジスタが、各命令レジスタに対応するそれぞれ複数のデ
   ータレジスタの中から、該命令レジスタにスキャンイン
   された第１のテストデータによって指定されるデータレ
   ジスタであることを特徴とする請求項６、または７記載
   のテストデータスキャン方法。