JP2601792B2 - 大規模集積回路装置 - Google Patents
大規模集積回路装置Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318513—Test of Multi-Chip-Moduls
-
- G—PHYSICS
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- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は複数のチップ相当領域を１チップに集積化し
た大規模集積回路装置に関する。
た大規模集積回路装置に関する。
近年の集積回路技術の進歩に伴ない、１半導体チップ
内に集積し得るトランジスタ数は飛躍的に増大してい
る。一方、電子装置のセットコストの低減、信頼性の向
上のため、同電子装置内に収納する複数個のLSIを１チ
ップ化したいという要求が特に強くなっている。そこで
本出願人は、上記１チップ化の要求に答える効率的な手
法を提案した（特願昭58−91002号、特願昭58−91003
号）。その一例を第３図に示す。ここでａは半導体チッ
プ、A,Bはチップａ内で同一工程でいっしょに形成され
たチップ相当領域（スーパーマクロセルつまりSMCと略
称す）で、これら領域はそれぞれ以前にチップＡ、チッ
プＢとして評価ずみのものである。上記チップａは複数
のSMCを集積化し１チップ化した大規模集積回路という
意味で、スーパーインテグレーションつまりSIと略称す
る。b,cはチップ相当領域A,Bが以前チップA,Bであった
時のボンディングパッド、ｄはチップａのボンディング
パッドである。このように既に評価ずみのチップ相当領
域ＡとＢを、ここでは適当なスペースｅを置いてチップ
ａ内に形成する。このスペースｅはチップ相当領域A,B
間の相互配線ｆの配線領域であり、またチップ周辺付近
には、１チップ化した後にLSIからのリード端子として
外部と接続するためのボンディングパッドとの配線ｇに
使用される配線領域も設けられる。
内に集積し得るトランジスタ数は飛躍的に増大してい
る。一方、電子装置のセットコストの低減、信頼性の向
上のため、同電子装置内に収納する複数個のLSIを１チ
ップ化したいという要求が特に強くなっている。そこで
本出願人は、上記１チップ化の要求に答える効率的な手
法を提案した（特願昭58−91002号、特願昭58−91003
号）。その一例を第３図に示す。ここでａは半導体チッ
プ、A,Bはチップａ内で同一工程でいっしょに形成され
たチップ相当領域（スーパーマクロセルつまりSMCと略
称す）で、これら領域はそれぞれ以前にチップＡ、チッ
プＢとして評価ずみのものである。上記チップａは複数
のSMCを集積化し１チップ化した大規模集積回路という
意味で、スーパーインテグレーションつまりSIと略称す
る。b,cはチップ相当領域A,Bが以前チップA,Bであった
時のボンディングパッド、ｄはチップａのボンディング
パッドである。このように既に評価ずみのチップ相当領
域ＡとＢを、ここでは適当なスペースｅを置いてチップ
ａ内に形成する。このスペースｅはチップ相当領域A,B
間の相互配線ｆの配線領域であり、またチップ周辺付近
には、１チップ化した後にLSIからのリード端子として
外部と接続するためのボンディングパッドとの配線ｇに
使用される配線領域も設けられる。
また従来、SMC（チップ相当領域）を集積化し１チッ
プ化した大規模集積回路に関するテスト方式が提案され
ている（B.Kaehler,“Designing a Microcontroller“S
upercell"for Testability"VLSI DESIGN,Oct.1983,P44
〜46）。この提案に示されるように、従来、テスト時、
I/O端子を用いてSMCを他の回路から完全に独立させ、か
つ外部端子より直接アクセスすることができるようにし
て、SMCを個々にテストする方式がとられている。この
従来例を第４図に示す。図中10は既開発・評価ずみのSM
Cで、ここではマイクロプロセッサを考える。20はスタ
ンダード・セル等で新規開発された回路部分であり、以
下ランダム部と称する。このランダム部20もSMCであ
る。また１は双方向性のアドレスバス、２は双方向性の
データバス、３〜５は一方向性のコントロールバス、６
は出力バス、７は入力バスである。
プ化した大規模集積回路に関するテスト方式が提案され
ている（B.Kaehler,“Designing a Microcontroller“S
upercell"for Testability"VLSI DESIGN,Oct.1983,P44
〜46）。この提案に示されるように、従来、テスト時、
I/O端子を用いてSMCを他の回路から完全に独立させ、か
つ外部端子より直接アクセスすることができるようにし
て、SMCを個々にテストする方式がとられている。この
従来例を第４図に示す。図中10は既開発・評価ずみのSM
Cで、ここではマイクロプロセッサを考える。20はスタ
ンダード・セル等で新規開発された回路部分であり、以
下ランダム部と称する。このランダム部20もSMCであ
る。また１は双方向性のアドレスバス、２は双方向性の
データバス、３〜５は一方向性のコントロールバス、６
は出力バス、７は入力バスである。
上記SMC10はアドレスバスバッファ11,データバスバッ
ファ12,コントロールバスバッファ13及びALU（図示せ
ず）等の回路からなる。コントロールバスバッファ13は
入力部と出力部とから構成される。ランダム部20はアド
レスバスバッファ21,データバスバッファ22,コントロー
ルバスバッファ23,出力バッファ24,入力バッファ25及び
図示していないその他の回路より構成される。アドレス
バスバッファ11は３ステートバッファで構成され、アド
レスバス１に接続される。データバスバッファ12は入出
力バッファで構成され、データバス２に接続される。コ
ントロールバスバッファ13の入力部には、ランダム部20
のコントロールバスバッファ23の出力がコントロールバ
ス５を介して、また外部より直接信号がコントロールバ
ス３を介して与えられる。バッファ13の出力からは、コ
ントロールバス４を介して直接外部へ信号が出力され、
同じくバス４を介してランダム部20のコントロールバス
バッファ23の入力部へ信号が与えられる。入力バッファ
25には、外部より直接入力バス７を介して信号が与えら
れ、また出力バッファ24からは、外部へ直接出力バス６
を介して信号を出力する。アドレスバスバッファ21は入
力部と出力部よりなり、入力部にはアドレスバス１より
信号が与えられ、出力部は３ステートバッファよりな
り、その出力はアドレスバス１に与えられる。データバ
ス22は入出力バッファよりなり、データバス２に接続さ
れる。
ファ12,コントロールバスバッファ13及びALU（図示せ
ず）等の回路からなる。コントロールバスバッファ13は
入力部と出力部とから構成される。ランダム部20はアド
レスバスバッファ21,データバスバッファ22,コントロー
ルバスバッファ23,出力バッファ24,入力バッファ25及び
図示していないその他の回路より構成される。アドレス
バスバッファ11は３ステートバッファで構成され、アド
レスバス１に接続される。データバスバッファ12は入出
力バッファで構成され、データバス２に接続される。コ
ントロールバスバッファ13の入力部には、ランダム部20
のコントロールバスバッファ23の出力がコントロールバ
ス５を介して、また外部より直接信号がコントロールバ
ス３を介して与えられる。バッファ13の出力からは、コ
ントロールバス４を介して直接外部へ信号が出力され、
同じくバス４を介してランダム部20のコントロールバス
バッファ23の入力部へ信号が与えられる。入力バッファ
25には、外部より直接入力バス７を介して信号が与えら
れ、また出力バッファ24からは、外部へ直接出力バス６
を介して信号を出力する。アドレスバスバッファ21は入
力部と出力部よりなり、入力部にはアドレスバス１より
信号が与えられ、出力部は３ステートバッファよりな
り、その出力はアドレスバス１に与えられる。データバ
ス22は入出力バッファよりなり、データバス２に接続さ
れる。
第４図のものはテスト信号により、（イ）アドレスバ
スバッファ21の出力を非アクティブ状態に、（ロ）デー
タバスバッファ22を非アクティブ状態に、（ハ）コント
ロールバスバッファ13の出力部の信号の中で外部に直接
導出しないものがあれば、出力バッファ24等を用いて直
接外部に出力されるようにし、コントロールバスバッフ
ァ13の入力部へ導出される信号は、外部入力端子25を通
して直接与えることができるように回路設計されている
ものとする。このときテスト信号をアクティブ状態にす
れば、SMC10はランダム部20から完全に分離され、SMC10
のすべてのバッファを直接外部よりアクセスすることが
できる。従ってSMC10のみをテストすることができる。
即ち既開発のSMCのテストプログラムをそのまま使用す
ることが可能となる。
スバッファ21の出力を非アクティブ状態に、（ロ）デー
タバスバッファ22を非アクティブ状態に、（ハ）コント
ロールバスバッファ13の出力部の信号の中で外部に直接
導出しないものがあれば、出力バッファ24等を用いて直
接外部に出力されるようにし、コントロールバスバッフ
ァ13の入力部へ導出される信号は、外部入力端子25を通
して直接与えることができるように回路設計されている
ものとする。このときテスト信号をアクティブ状態にす
れば、SMC10はランダム部20から完全に分離され、SMC10
のすべてのバッファを直接外部よりアクセスすることが
できる。従ってSMC10のみをテストすることができる。
即ち既開発のSMCのテストプログラムをそのまま使用す
ることが可能となる。
しかしながら、ランダム部20よりバス５を介してSMC1
0のコントロールバスバッファ13の入力部へ導入される
信号を、外部で直接モニタすることができない。このた
め外部より与えられた信号とバス５上にあらわれる信号
の波形及びその伝播遅延時間を正確に知る手段は、シミ
ュレーションを除いて他にない。しかし上記SMCのテス
トプログラム及びシミュレーションのためのプロセスデ
ータ、シミュレーションプログラムは、一般にユーザに
対しては非公開である。従ってユーザ側でSMCを独立し
て評価、または各SMCの大規模集積回路全体を評価する
ことは極めて困難である。
0のコントロールバスバッファ13の入力部へ導入される
信号を、外部で直接モニタすることができない。このた
め外部より与えられた信号とバス５上にあらわれる信号
の波形及びその伝播遅延時間を正確に知る手段は、シミ
ュレーションを除いて他にない。しかし上記SMCのテス
トプログラム及びシミュレーションのためのプロセスデ
ータ、シミュレーションプログラムは、一般にユーザに
対しては非公開である。従ってユーザ側でSMCを独立し
て評価、または各SMCの大規模集積回路全体を評価する
ことは極めて困難である。
本発明は上記実情に鑑みてなされたもので、テスト効
率を著しく向上させ、更に内蔵されたSMCをエミュレー
トすることも可能となる大規模集積回路装置を提供しよ
うとするものである。
率を著しく向上させ、更に内蔵されたSMCをエミュレー
トすることも可能となる大規模集積回路装置を提供しよ
うとするものである。
本発明は、同一のチップ内に設けられる第１のチップ
相当領域及び第２のチップ相当領域と、前記第２のチッ
プ相当領域の出力信号を第１のチップ相当領域の入力端
子へ導入する外部へ直接出力されないバスに関わる信号
を伝達するための第１のバスと、前記チップの外部へも
しくは内部への信号として前記両チップ相当領域のうち
いずれかのチップ相当領域の出力バッファもしくは入力
バッファを介して信号伝達するための第２のバスと、前
記チップの外部導出用のバスと、前記外部導出用のバス
及び第１、第２のバスの各端部が接続され、入力される
制御信号により前記第１、第２のバスのいずれかのバス
が前記外部導出用のバスと電気的に切換え接続すること
により前記チップ内所望の信号の出力あるいは入力を行
うバス制御回路とを具備し、少なくとも前記ス制御回路
を用いて前記第１のチップ相当領域自体のテスト信号あ
るいは前記第２のチップ相当領域自体のテスト信号が伝
送されることにより、前記外部へ直接出力されないバス
に現れる信号を含んだ前記チップ全体動作中での特定の
チップ相当領域に対する実質的なテストが行われること
を特徴とする。
相当領域及び第２のチップ相当領域と、前記第２のチッ
プ相当領域の出力信号を第１のチップ相当領域の入力端
子へ導入する外部へ直接出力されないバスに関わる信号
を伝達するための第１のバスと、前記チップの外部へも
しくは内部への信号として前記両チップ相当領域のうち
いずれかのチップ相当領域の出力バッファもしくは入力
バッファを介して信号伝達するための第２のバスと、前
記チップの外部導出用のバスと、前記外部導出用のバス
及び第１、第２のバスの各端部が接続され、入力される
制御信号により前記第１、第２のバスのいずれかのバス
が前記外部導出用のバスと電気的に切換え接続すること
により前記チップ内所望の信号の出力あるいは入力を行
うバス制御回路とを具備し、少なくとも前記ス制御回路
を用いて前記第１のチップ相当領域自体のテスト信号あ
るいは前記第２のチップ相当領域自体のテスト信号が伝
送されることにより、前記外部へ直接出力されないバス
に現れる信号を含んだ前記チップ全体動作中での特定の
チップ相当領域に対する実質的なテストが行われること
を特徴とする。
以下図面を参照して本発明の一実施例を説明する。第
１図は同実施例を示す構成図であるが、これは第４図の
ものと対応させた場合の例であるから、対応個所には同
一符号を付して説明を省略し、特徴とする個所の説明を
行なう。本構成は第４図のものにバス制御回路としてマ
ルチプレクサ30を追加し、このマルチプレクサ30に出力
バッファ24の出力が出力バス６を介して導入され、かつ
SMC10のコントロールバスバッファ13の入力部へ導入さ
れるランダム部20のコントロールバスバッファ23の出
力、すなわち外部へ直接出力されないバスに関わる信号
がバス５を介して導入、マルチプレクスされる。マルチ
プレクサ30の出力はバス８を介して外部へ直接出力され
る。またマルチプレクサ30の出力８は、図示していない
外部端子によってセットされる信号Ｔによって次のよう
にマルチプレクスされる。即ちマルチプレクサ30の出力
８は、Ｔ＝“1"のときバス５の信号を出力し、Ｔ＝“0"
のときバス６の信号を出力する。
１図は同実施例を示す構成図であるが、これは第４図の
ものと対応させた場合の例であるから、対応個所には同
一符号を付して説明を省略し、特徴とする個所の説明を
行なう。本構成は第４図のものにバス制御回路としてマ
ルチプレクサ30を追加し、このマルチプレクサ30に出力
バッファ24の出力が出力バス６を介して導入され、かつ
SMC10のコントロールバスバッファ13の入力部へ導入さ
れるランダム部20のコントロールバスバッファ23の出
力、すなわち外部へ直接出力されないバスに関わる信号
がバス５を介して導入、マルチプレクスされる。マルチ
プレクサ30の出力はバス８を介して外部へ直接出力され
る。またマルチプレクサ30の出力８は、図示していない
外部端子によってセットされる信号Ｔによって次のよう
にマルチプレクスされる。即ちマルチプレクサ30の出力
８は、Ｔ＝“1"のときバス５の信号を出力し、Ｔ＝“0"
のときバス６の信号を出力する。
いま前述のように、テスト信号によりSMC10をランダ
ム部20から完全に独立させた場合について考える。Ｔ＝
“0"のとき、出力バス８には出力バスバッファ24の出力
６の信号が、マルチプレクサ30によって外部に導出され
る。これにより第１図は第４図のものと同一の動作をす
ることができる。次にＴ＝“1"にセットすれば、バス８
にはコントロールバスバッファ23の出力５がマルチプレ
クサ30を介して与えられる。従ってこの状態でバス８上
に現われる信号をモニタすることにより、バス５の信号
伝播遅延時間、波形を正確に把握することができる。ま
た市場にすでに供されているSMC10の相当品に対して、
バス３及び８の信号をコントロールバスバッファに加え
て、データバス２上の入力データのみを上記SMC相当品
のデータバスバッファに与えることにより、上記SMC相
当品は内蔵されたSMC10と同一動作をすることができ、S
MC相当品の出力レベルとSMC10の出力レベルをコンパレ
ートすることにより、容易にSMCの機能を確認すること
ができる（エミュレート）。この場合信号Ｔを上記テス
ト信号と共用してよいことは云うまでもない。
ム部20から完全に独立させた場合について考える。Ｔ＝
“0"のとき、出力バス８には出力バスバッファ24の出力
６の信号が、マルチプレクサ30によって外部に導出され
る。これにより第１図は第４図のものと同一の動作をす
ることができる。次にＴ＝“1"にセットすれば、バス８
にはコントロールバスバッファ23の出力５がマルチプレ
クサ30を介して与えられる。従ってこの状態でバス８上
に現われる信号をモニタすることにより、バス５の信号
伝播遅延時間、波形を正確に把握することができる。ま
た市場にすでに供されているSMC10の相当品に対して、
バス３及び８の信号をコントロールバスバッファに加え
て、データバス２上の入力データのみを上記SMC相当品
のデータバスバッファに与えることにより、上記SMC相
当品は内蔵されたSMC10と同一動作をすることができ、S
MC相当品の出力レベルとSMC10の出力レベルをコンパレ
ートすることにより、容易にSMCの機能を確認すること
ができる（エミュレート）。この場合信号Ｔを上記テス
ト信号と共用してよいことは云うまでもない。
信号Ｔをテスト信号とは独立に作成すれば、信号Ｔの
みを“1"としてSMC10とランダム部20はノーマル動作さ
せ、このSIのその他すべての端子をノーマルモードとす
ることにより、ノーマル状態でのバス５の信号波形（ロ
ジックレベル）、伝播遅延時間をモニタすることが可能
となり、バス５の信号に対して正確な評価を下すことが
できる。また前述の方法を用いて、SMC相当品により、S
Iに内蔵されたSMC10のエミュレートすることも可能であ
る。
みを“1"としてSMC10とランダム部20はノーマル動作さ
せ、このSIのその他すべての端子をノーマルモードとす
ることにより、ノーマル状態でのバス５の信号波形（ロ
ジックレベル）、伝播遅延時間をモニタすることが可能
となり、バス５の信号に対して正確な評価を下すことが
できる。また前述の方法を用いて、SMC相当品により、S
Iに内蔵されたSMC10のエミュレートすることも可能であ
る。
第２図は本発明の他の実施例である。即ち第４部の外
部入力７を、コントロールバスバッファ23の出力に関与
する入力群71と、関与しない入力群９とに分ける。そし
て、バス制御回路として入出力バッファ31を追加し、そ
の入出力バッファ31にはバス9,5,72を接続する。また信
号Ｔ＝“1"のとき、入出力バッファ31を介して外部への
直接出力されないバス５の信号レベルがバス72に出力さ
れ、信号Ｔ＝“0"のとき、バス72のレベルがバス９に与
えられるようにする。
部入力７を、コントロールバスバッファ23の出力に関与
する入力群71と、関与しない入力群９とに分ける。そし
て、バス制御回路として入出力バッファ31を追加し、そ
の入出力バッファ31にはバス9,5,72を接続する。また信
号Ｔ＝“1"のとき、入出力バッファ31を介して外部への
直接出力されないバス５の信号レベルがバス72に出力さ
れ、信号Ｔ＝“0"のとき、バス72のレベルがバス９に与
えられるようにする。
ここでＴ＝“0"にすれば、第４図の入力バス７の信号
を入力バス71と72に与えることにより、第２図では入力
バッファ25に入力７と同一の入力信号群（71,72）を与
えることができる（入力信号群72はバス９を介して入力
バッファ25に与えられる）。従ってＴ＝“0"のとき第２
図と第４図は同一動作をする。一方、Ｔ＝“1"とすれ
ば、バス72を介してバス５の出力が外部へ出力される。
これをモニタすることにより、前述と同様の作用効果を
得ることができる。
を入力バス71と72に与えることにより、第２図では入力
バッファ25に入力７と同一の入力信号群（71,72）を与
えることができる（入力信号群72はバス９を介して入力
バッファ25に与えられる）。従ってＴ＝“0"のとき第２
図と第４図は同一動作をする。一方、Ｔ＝“1"とすれ
ば、バス72を介してバス５の出力が外部へ出力される。
これをモニタすることにより、前述と同様の作用効果を
得ることができる。
なお本発明は上記実施例に限られることなく種々の応
用が可能である。例えば実施例ではSMCが１個の場合を
述べたが、複数個であっても容易に本発明が適用でき
る。また本発明においては、第２のチップ相当領域（実
施例ではランダム部20）から第１のチップ相当領域への
導入信号は、その少くとも一部をマルチプレクサ等を介
して外部へ導出するものであればよい。
用が可能である。例えば実施例ではSMCが１個の場合を
述べたが、複数個であっても容易に本発明が適用でき
る。また本発明においては、第２のチップ相当領域（実
施例ではランダム部20）から第１のチップ相当領域への
導入信号は、その少くとも一部をマルチプレクサ等を介
して外部へ導出するものであればよい。
以上説明した如く本発明によれば、SI内部で閉じたSM
Cへの入力信号のレベル、伝播遅延時間を直接評価でき
る。また同様にSI内部で閉じたSMC間の信号をチップ外
部へ取り出せるので、SMC相当品を、SIに内蔵されたSMC
と同一の動作条件で動作させることができ、両者の出力
をコンパレートすることにより、容易に上記内蔵された
SMCの評価を行なうことができる。また上記目的を達成
するための追加回路が極めて簡単であり、このためSIの
チップ面積の増加を最小にすることができ、安価なSIチ
ップを供給することができるものである。
Cへの入力信号のレベル、伝播遅延時間を直接評価でき
る。また同様にSI内部で閉じたSMC間の信号をチップ外
部へ取り出せるので、SMC相当品を、SIに内蔵されたSMC
と同一の動作条件で動作させることができ、両者の出力
をコンパレートすることにより、容易に上記内蔵された
SMCの評価を行なうことができる。また上記目的を達成
するための追加回路が極めて簡単であり、このためSIの
チップ面積の増加を最小にすることができ、安価なSIチ
ップを供給することができるものである。
第１図は本発明の一実施例の構成図、第２図は本発明の
他の実施例の構成図、第３図、第４図は従来装置の構成
図である。 10……SMC（チップ相当領域）、20……ランダム部（チ
ップ相当領域）、30……マルチプレクサ、31……入出力
バッファ（双方向性バッファ）。
他の実施例の構成図、第３図、第４図は従来装置の構成
図である。 10……SMC（チップ相当領域）、20……ランダム部（チ
ップ相当領域）、30……マルチプレクサ、31……入出力
バッファ（双方向性バッファ）。
フロントページの続き (72)発明者 福島 有二 川崎市幸区小向東芝町１番地 株式会社 東芝多摩川工場内 (72)発明者 小西 政美 川崎市幸区小向東芝町１番地 株式会社 東芝多摩川工場内 (56)参考文献 特開 昭55−66030（ＪＰ，Ａ) 特開 昭57−87149（ＪＰ，Ａ) Ｂ．Ｋａｅｈｌｅｒ，“Ｄｅｓｉｇｎ ｉｎｇ ａ Ｍｉｃｒｏｃｏｎｔｒｏｌ ｌｅｒ Ｓｕｐｅｒｃｅｌｌ ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ”ＶＬＳＩ Ｄ ＥＳＩＧＮ，Ｏｃｔ．1983，Ｐ．44− Ｐ．46
Claims (3)
- 【請求項１】同一のチップ内に設けられる第１のチップ
相当領域及び第２のチップ相当領域と、 前記第２のチップ相当領域の出力信号を第１のチップ相
当領域の入力端子へ導入する外部へ直接出力されないバ
スに関わる信号を伝達するための第１のバスと、 前記チップの外部へもしくは内部への信号として前記両
チップ相当領域のうちいずれかのチップ相当領域の出力
バッファもしくは入力バッファを介して信号伝達するた
めの第２のバスと、 前記チップの外部導出用のバスと、 前記外部導出用のバス及び第１、第２のバスの各端部が
接続され、入力される制御信号により前記第１、第２の
バスのいずれかのバスが前記外部導出用のバスと電気的
に切換え接続することにより前記チップ内所望の信号の
出力あるいは入力を行うバス制御回路とを具備し、 少なくとも前記バス制御回路を用いて前記第１のチップ
相当領域自体のテスト信号あるいは前記第２のチップ相
当領域自体のテスト信号が伝送されることにより、前記
外部へ直接出力されないバスに現れる信号を含んだ前記
チップ全体動作中での特定のチップ相当領域に対する実
質的なテストが行われることを特徴とする大規模集積回
路装置。 - 【請求項２】前記バス制御回路はマルチプレクサである
ことを特徴とする特許請求の範囲第１項に記載の大規模
集積回路装置。 - 【請求項３】前記バス制御回路は双方向性バッファであ
ることを特徴とする特許請求の範囲第１項に記載の大規
模集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103320A JP2601792B2 (ja) | 1985-05-15 | 1985-05-15 | 大規模集積回路装置 |
| US07/238,998 US4814639A (en) | 1985-05-15 | 1988-08-29 | Super integration circuit device having a plurality of IC-chip equivalent regions formed on a single semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103320A JP2601792B2 (ja) | 1985-05-15 | 1985-05-15 | 大規模集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61260173A JPS61260173A (ja) | 1986-11-18 |
| JP2601792B2 true JP2601792B2 (ja) | 1997-04-16 |
Family
ID=14350902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103320A Expired - Lifetime JP2601792B2 (ja) | 1985-05-15 | 1985-05-15 | 大規模集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4814639A (ja) |
| JP (1) | JP2601792B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650475B2 (ja) * | 1987-05-06 | 1994-06-29 | 日本電気株式会社 | 半導体集積回路 |
| US5115435A (en) * | 1989-10-19 | 1992-05-19 | Ncr Corporation | Method and apparatus for bus executed boundary scanning |
| US5625631A (en) * | 1996-04-26 | 1997-04-29 | International Business Machines Corporation | Pass through mode for multi-chip-module die |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4220917A (en) * | 1978-07-31 | 1980-09-02 | International Business Machines Corporation | Test circuitry for module interconnection network |
| JPS5787149A (en) * | 1980-11-19 | 1982-05-31 | Matsushita Electric Ind Co Ltd | Large-scale integrated circuit |
-
1985
- 1985-05-15 JP JP60103320A patent/JP2601792B2/ja not_active Expired - Lifetime
-
1988
- 1988-08-29 US US07/238,998 patent/US4814639A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｂ．Ｋａｅｈｌｅｒ，"Ｄｅｓｉｇｎｉｎｇ ａ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｓｕｐｅｒｃｅｌｌ ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ"ＶＬＳＩ ＤＥＳＩＧＮ，Ｏｃｔ．１９８３，Ｐ．４４−Ｐ．４６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61260173A (ja) | 1986-11-18 |
| US4814639A (en) | 1989-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |