JPS61260173A - 大規模集積回路装置 - Google Patents
大規模集積回路装置Info
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- JPS61260173A JPS61260173A JP60103320A JP10332085A JPS61260173A JP S61260173 A JPS61260173 A JP S61260173A JP 60103320 A JP60103320 A JP 60103320A JP 10332085 A JP10332085 A JP 10332085A JP S61260173 A JPS61260173 A JP S61260173A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318513—Test of Multi-Chip-Moduls
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のチップ相当領域を１チツプに集積化し゛
だ大規模集積回路装置に関する。
だ大規模集積回路装置に関する。
近年の集積回路技術の進歩に伴ない、１半導体チ、デ内
に集積し得るトラ／・ゾスタ数は飛躍的に増大している
。一方、電子装置のセットコストの低減、信頼性の向上
のため、同電子装置内に収納する複数個のＬＳＩを１チ
、プ化したいという要求が特に強くなりている。そこで
本出願人は、上記１チ、プ化の要求に答える効率的な手
法を提案した（特願昭５８−９１００２号、特願昭５８
−９１００３号）。その−例を第３図に示す。ここで１
は半導体チップ、Ａ、Ｂはチップエ内で同一工程でいり
しよに形成されたチップ相当領域（スー・ぐ−マクロセ
ルつまシ 。
に集積し得るトラ／・ゾスタ数は飛躍的に増大している
。一方、電子装置のセットコストの低減、信頼性の向上
のため、同電子装置内に収納する複数個のＬＳＩを１チ
、プ化したいという要求が特に強くなりている。そこで
本出願人は、上記１チ、プ化の要求に答える効率的な手
法を提案した（特願昭５８−９１００２号、特願昭５８
−９１００３号）。その−例を第３図に示す。ここで１
は半導体チップ、Ａ、Ｂはチップエ内で同一工程でいり
しよに形成されたチップ相当領域（スー・ぐ−マクロセ
ルつまシ 。
ＳＭＣと略称す）で、これら領域はそれぞれ以前にチッ
プ人、チップＢとして評価ずみのものでちる。上記チッ
プ１は複数のＳＭＣを集積化し１チツプ化した大規模集
積回路という意味で、スーパーインテグレーシ、１つま
カＳＩと略称する。ｂ、ｃはチップ相当領域Ａ、Ｂが以
前チッグ人、Ｂでちった時のデンディングパッド・４は
チッｆ１のメンディングパッドである。このように既に
評価ずみのチッグ相当領琥ＡとＢを、ここでは適当なス
ペース・を置いてチ、プａ内に形成する。このスペース
・はチップ相当領域Ａ、Ｂ間の相互配線ｆの配線領域で
あり、またチップ周辺付近には、１チ、グ化した後にＬ
ＳＩからのリード端子として外部と接続するためのメン
ディング／やラドとの配線ｇに使用される配線領域も設
けられる。
プ人、チップＢとして評価ずみのものでちる。上記チッ
プ１は複数のＳＭＣを集積化し１チツプ化した大規模集
積回路という意味で、スーパーインテグレーシ、１つま
カＳＩと略称する。ｂ、ｃはチップ相当領域Ａ、Ｂが以
前チッグ人、Ｂでちった時のデンディングパッド・４は
チッｆ１のメンディングパッドである。このように既に
評価ずみのチッグ相当領琥ＡとＢを、ここでは適当なス
ペース・を置いてチ、プａ内に形成する。このスペース
・はチップ相当領域Ａ、Ｂ間の相互配線ｆの配線領域で
あり、またチップ周辺付近には、１チ、グ化した後にＬ
ＳＩからのリード端子として外部と接続するためのメン
ディング／やラドとの配線ｇに使用される配線領域も設
けられる。
また従来、ＳＭＣ（チップ相当領域）を集積化し１チツ
プ化した大規模集積回路に関するテスト方式が提案され
ている（ Ｂ、 Ｋｇ・ｈｌｅｒ 。
プ化した大規模集積回路に関するテスト方式が提案され
ている（ Ｂ、 Ｋｇ・ｈｌｅｒ 。
’ Ｄｅｓｌｇｎｌｎｇ ＊ Ｍｉｅｒｏｃｏｎｔｒｏ
ｌｌｅｒ”５ｕｐｅｒｅｅｌビｆｏｒ Ｔｅａｔａｂ目
１ｔｙ ’ ＶＬＳＩ ＤＥＳＩＧＮ 、 Ｑｅｔ、
１９８３゜Ｐ４４〜４６）。この提案に示されるように
、従来。
ｌｌｅｒ”５ｕｐｅｒｅｅｌビｆｏｒ Ｔｅａｔａｂ目
１ｔｙ ’ ＶＬＳＩ ＤＥＳＩＧＮ 、 Ｑｅｔ、
１９８３゜Ｐ４４〜４６）。この提案に示されるように
、従来。
テスト時、 Ｉ／ｌ：端子を用いてＳＭＣを他の回路か
ら完全に独立させ、かつ外部端子よシ直接アクセスする
ことができるようにして、ＳＭＣを個々にテストする方
式がとられている。この従来例を第４図に示す。図中１
０は低開発・評価ずみのＳＭＣで、ここではマイクロプ
ロセッサを考える。２０はスタンダード・セル等で新規
開発された回路部分であり、以下ランダム部と称する。
ら完全に独立させ、かつ外部端子よシ直接アクセスする
ことができるようにして、ＳＭＣを個々にテストする方
式がとられている。この従来例を第４図に示す。図中１
０は低開発・評価ずみのＳＭＣで、ここではマイクロプ
ロセッサを考える。２０はスタンダード・セル等で新規
開発された回路部分であり、以下ランダム部と称する。
このう／ダム部２０もＳＭＣでちる。またＩは双方向性
のアドレスバス、２は双方向性のデータバス、３〜５
Ｈ一方向性のコントロールバス、６は出力バス、７は入
力バスである。 ′上記ＳＭＣｌ Ｏハアドレスパスパ
ッ７７１１゜７” −ｐ ハス／（ッファ１２．コント
ロールバスパ、ファ１３及びＡＬＵ （図示せず）等の
回路からナル。コントロールバスバッフ ７７３ ＋！
入力ｍと出力部とから構成される。ランダム部２ｏは
アドレスバスバッファ２ノ、データバスバッファ２２．
コントロールバスバッファ２３．出力パッファ２イ、入
力バッファ２５及び図示していないその他の回路より構
成される。アドレスバスバッファ１１は３ステートハ、
ファテ構成され、アドレスバス１に接続される。データ
バスバッファ１２は人出力バッファで構成され、ｙ’−
ｆｉ ハス２ Ｋ 接ａ サレる。コントロールバスバ
ッファ１３の入力部には、ランダム！、？ ｏのコント
ロールバスバッファ２３の出力がコントロールパス５を
介して、また外部よシ直接信号がコントロールバス３を
介して与えられる。パックア１３の出力からは、コント
ロールバス４を介して直接外部へ信号が出力され、同じ
くバス４を介してランダム部２ｏのコ７トｏ−ルパスパ
ッファ２３の入力部へ信号が与えられる。
のアドレスバス、２は双方向性のデータバス、３〜５
Ｈ一方向性のコントロールバス、６は出力バス、７は入
力バスである。 ′上記ＳＭＣｌ Ｏハアドレスパスパ
ッ７７１１゜７” −ｐ ハス／（ッファ１２．コント
ロールバスパ、ファ１３及びＡＬＵ （図示せず）等の
回路からナル。コントロールバスバッフ ７７３ ＋！
入力ｍと出力部とから構成される。ランダム部２ｏは
アドレスバスバッファ２ノ、データバスバッファ２２．
コントロールバスバッファ２３．出力パッファ２イ、入
力バッファ２５及び図示していないその他の回路より構
成される。アドレスバスバッファ１１は３ステートハ、
ファテ構成され、アドレスバス１に接続される。データ
バスバッファ１２は人出力バッファで構成され、ｙ’−
ｆｉ ハス２ Ｋ 接ａ サレる。コントロールバスバ
ッファ１３の入力部には、ランダム！、？ ｏのコント
ロールバスバッファ２３の出力がコントロールパス５を
介して、また外部よシ直接信号がコントロールバス３を
介して与えられる。パックア１３の出力からは、コント
ロールバス４を介して直接外部へ信号が出力され、同じ
くバス４を介してランダム部２ｏのコ７トｏ−ルパスパ
ッファ２３の入力部へ信号が与えられる。
入力バッファ２５には、外部よシ直接入カバスフを介し
て信号が与えられ、また出力バッファ２４からは、外部
へ直接出力バス６を介して信号を出力する。アドレスバ
スバッファ２１は入力部と出力部よシなり、入力部には
アドレスバス１よシ信号が与えられ、出力部は３ステー
トバツフアよりなり、その出力はアドレスバス１に与え
られる。データバス２２は入出力バッファよυなシ、デ
ータバス２に接続される。
て信号が与えられ、また出力バッファ２４からは、外部
へ直接出力バス６を介して信号を出力する。アドレスバ
スバッファ２１は入力部と出力部よシなり、入力部には
アドレスバス１よシ信号が与えられ、出力部は３ステー
トバツフアよりなり、その出力はアドレスバス１に与え
られる。データバス２２は入出力バッファよυなシ、デ
ータバス２に接続される。
第４図のものはテスト信号にょシ、（イ）アドレスバス
バッファ２１の出力を非アクテイブ状態に、←）データ
バスバッファ２２を非アクテイブ状ｉＫ、（ハ）コント
ロールバスバッフ７１３の出力部の信号”の中で外部に
直接導出しないものがあれば、出力バッファ２４等を用
いて直接外部に出力されるようにし、コントロールバス
バッファ１３０入力部へ導出される信号は、外部入力端
子２５を通して直接与えることができるように回路設計
されているものとする。このときテスト信号をアクティ
ブ状態にすれば、ＳＭＣ１０はランダム部２０から完全
に分離され、ＳＭＣ１０のすべてのバッファを直接外部
よりアクセスすることができる。従ってＳＭＣ１０のみ
をテストすることができる。即ち低開発のＳＭＣのテス
トプログラムをそのまま使用することが可能となる。
バッファ２１の出力を非アクテイブ状態に、←）データ
バスバッファ２２を非アクテイブ状ｉＫ、（ハ）コント
ロールバスバッフ７１３の出力部の信号”の中で外部に
直接導出しないものがあれば、出力バッファ２４等を用
いて直接外部に出力されるようにし、コントロールバス
バッファ１３０入力部へ導出される信号は、外部入力端
子２５を通して直接与えることができるように回路設計
されているものとする。このときテスト信号をアクティ
ブ状態にすれば、ＳＭＣ１０はランダム部２０から完全
に分離され、ＳＭＣ１０のすべてのバッファを直接外部
よりアクセスすることができる。従ってＳＭＣ１０のみ
をテストすることができる。即ち低開発のＳＭＣのテス
トプログラムをそのまま使用することが可能となる。
しかしながら、ランダム部２０よりバス５を介してＳＭ
Ｃ１０のコントロールパスバッファ１３の入力部へ導入
される信号を、外部で直接モニタすることができない。
Ｃ１０のコントロールパスバッファ１３の入力部へ導入
される信号を、外部で直接モニタすることができない。
このため外部より与えられた信号とバス５上にあられれ
る信号の波形及びその伝播遅延時間を正確に知る手段は
、シミュレ−７，／を除いて他にない。しかし上記ＳＭ
Ｃ’のテストプログラム及びシミュレータ。
る信号の波形及びその伝播遅延時間を正確に知る手段は
、シミュレ−７，／を除いて他にない。しかし上記ＳＭ
Ｃ’のテストプログラム及びシミュレータ。
ンのためのプロセスデータ、シミュレーシ、／プログラ
ムは、一般にユーザに対しては非公開である。従ってユ
ーザ側でＳＭＣを独立して評価、または各ＳＭＣの大規
模集積回路全体を評価することは極めて困難である。
ムは、一般にユーザに対しては非公開である。従ってユ
ーザ側でＳＭＣを独立して評価、または各ＳＭＣの大規
模集積回路全体を評価することは極めて困難である。
本発明は上記実情に鑑みてなされたもので、テスト効率
を著しく向上させ、更に内蔵されたＳＭＣをエミュレー
トすることも可能となる大規模集積回路装置を提供しよ
うとするものである。
を著しく向上させ、更に内蔵されたＳＭＣをエミュレー
トすることも可能となる大規模集積回路装置を提供しよ
うとするものである。
不発ＦｉＡＩ’Ｌ、 Ｓ Ｉ （スー／ダーインテグレ
ーシ。
ーシ。
ン）で閉じて外部へ直接出力されないＳＭＣへの入力信
号を、マルチプレクサ、双方向性バッファ等を介して外
部へ導出させるものでちる。
号を、マルチプレクサ、双方向性バッファ等を介して外
部へ導出させるものでちる。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例を示す構成図であるが、これは第４図のも
のと対応させた場合の例であるから、対応個所には同一
符号を付して説明を省略し、特徴とする個所の説明を行
なう。本構成は第４図のものにマルチプレクサ３０を追
加し、このマルチプレクサ３０に出力バッファ２イの出
力が出力パス６を介して導入され、か−’）ＳＭＣ１０
０）コントロールパスバッファ１３の入力部へ導入され
るランダム部２Ｑのコントロールパスバッファ２３の出
力がパス５を介して導入、マルチプレクサされる。マル
チプレクサ３０の出力はパス８を介して外部へ直接出力
される。またマルチプレクサ３０の出力８は、図示して
いない外部端子によってセットされる信号Ｔによって次
のようにマルチプレクサされる。
図は同実施例を示す構成図であるが、これは第４図のも
のと対応させた場合の例であるから、対応個所には同一
符号を付して説明を省略し、特徴とする個所の説明を行
なう。本構成は第４図のものにマルチプレクサ３０を追
加し、このマルチプレクサ３０に出力バッファ２イの出
力が出力パス６を介して導入され、か−’）ＳＭＣ１０
０）コントロールパスバッファ１３の入力部へ導入され
るランダム部２Ｑのコントロールパスバッファ２３の出
力がパス５を介して導入、マルチプレクサされる。マル
チプレクサ３０の出力はパス８を介して外部へ直接出力
される。またマルチプレクサ３０の出力８は、図示して
いない外部端子によってセットされる信号Ｔによって次
のようにマルチプレクサされる。
即ちマルチプレクサ３０の出力８は、Ｔ＝″″１＃のと
きパス５の信号を出力し、Ｔ＝″″Ｏａのときパス６の
信号を出力する。
きパス５の信号を出力し、Ｔ＝″″Ｏａのときパス６の
信号を出力する。
い１前述のように、テスト信号により ＳＭＣ１０をラ
ンダム部２０から完全に独立させた場合について考える
。Ｔ＝“０′のとき、出カッＺス８には出力パスバ、７
７２４の出力６の信号が、マルチプレクサ３０によって
外部に導出される。これにより第１図は第４図のものと
同一の動作をすることができる。次にＴ＝“１１にセッ
ト−ｊしｉｄ：、パス８にはコントロールｉ＜スミ４ツ
フア２３の出力５がマルチプレクサ３０を介して与えら
れる。従ってこの状態でメシス８上に現われる信号をモ
ニタすることによシ、・ぐス５の信号伝播遅延時間、波
形を正確に把握することができる。また市場にすでに供
されているＳＭＣ１０の相当品に対して、パス３及び８
の信号ヲコントロールパスパッ７アニ加、ｔテ、 ７”
−タバス２上の入力データのみを上記ＳＭＣ＠当品の
データパスバッファに与えることによシ、上記ＳＭＣ相
当品は内蔵されたＳＭＣＪ ｏと同一動作をすることが
でき、ＳＭＣ相当品の出力レベルとＳＭＣＺ Ｏの出力
レベルをコントロ−ルすることにより、容易にＳＭＣの
機能を確認することができる（エミュレート）。この場
合信号Ｔを上記テスト信号と共用してよいことは云うま
でもない。
ンダム部２０から完全に独立させた場合について考える
。Ｔ＝“０′のとき、出カッＺス８には出力パスバ、７
７２４の出力６の信号が、マルチプレクサ３０によって
外部に導出される。これにより第１図は第４図のものと
同一の動作をすることができる。次にＴ＝“１１にセッ
ト−ｊしｉｄ：、パス８にはコントロールｉ＜スミ４ツ
フア２３の出力５がマルチプレクサ３０を介して与えら
れる。従ってこの状態でメシス８上に現われる信号をモ
ニタすることによシ、・ぐス５の信号伝播遅延時間、波
形を正確に把握することができる。また市場にすでに供
されているＳＭＣ１０の相当品に対して、パス３及び８
の信号ヲコントロールパスパッ７アニ加、ｔテ、 ７”
−タバス２上の入力データのみを上記ＳＭＣ＠当品の
データパスバッファに与えることによシ、上記ＳＭＣ相
当品は内蔵されたＳＭＣＪ ｏと同一動作をすることが
でき、ＳＭＣ相当品の出力レベルとＳＭＣＺ Ｏの出力
レベルをコントロ−ルすることにより、容易にＳＭＣの
機能を確認することができる（エミュレート）。この場
合信号Ｔを上記テスト信号と共用してよいことは云うま
でもない。
信号Ｔを、テスト信号とは独立に作成すれば、信号Ｔの
みを″１”としてＳＭＣｌ Ｏとランダム部２０はノー
マル動作させ、この８１のその他すべての端子をノーマ
ルモードとすることに・より、ノーマル状態でのパス５
の信号波形（ロジ、フレベル）、伝播遅延時間をモニタ
することが可能となり、パス５の信号に対して正確な評
価を下すことができる。また前述の方法を用いて、ＳＭ
Ｃ相当品により、ＳＩに内蔵されたＳＭＣ１０をエミュ
レートすることも可能でちる。
みを″１”としてＳＭＣｌ Ｏとランダム部２０はノー
マル動作させ、この８１のその他すべての端子をノーマ
ルモードとすることに・より、ノーマル状態でのパス５
の信号波形（ロジ、フレベル）、伝播遅延時間をモニタ
することが可能となり、パス５の信号に対して正確な評
価を下すことができる。また前述の方法を用いて、ＳＭ
Ｃ相当品により、ＳＩに内蔵されたＳＭＣ１０をエミュ
レートすることも可能でちる。
第２図は本発明の他の実施例である。即ち第４図の外部
人カフを、コントロールパスバッファ２３の出力に関与
する入力群７１と、関与しない入力群９とに分ける。そ
して人出力バッファ３１を追加し、この入出カバ、ファ
３１にはパス９，５，７．を接続する。また信号で＝゛
１”のとき、入出力バッファ３１を介してパス５０レベ
ルがパス７ズに出力され、信号Ｔ＝＠０”のとき、パス
７！のレベルがパス９に与えられるようにする。
人カフを、コントロールパスバッファ２３の出力に関与
する入力群７１と、関与しない入力群９とに分ける。そ
して人出力バッファ３１を追加し、この入出カバ、ファ
３１にはパス９，５，７．を接続する。また信号で＝゛
１”のとき、入出力バッファ３１を介してパス５０レベ
ルがパス７ズに出力され、信号Ｔ＝＠０”のとき、パス
７！のレベルがパス９に与えられるようにする。
ここでＴ＝１０”にすれば、第４図の入カバスフの信号
を入カバスフ１ と７２に与えることにより、第２図で
は入力バッファ２５に入カフと同一の入力信号群（７＋
ｔ７ｚ）を与えることができる（入力信号群７ｚはパス
９を介して入力・肴ッファ２５に与えられる）。従って
Ｔ＝′０′のとき第２図と第４図は同一動作をする。
を入カバスフ１ と７２に与えることにより、第２図で
は入力バッファ２５に入カフと同一の入力信号群（７＋
ｔ７ｚ）を与えることができる（入力信号群７ｚはパス
９を介して入力・肴ッファ２５に与えられる）。従って
Ｔ＝′０′のとき第２図と第４図は同一動作をする。
一方、Ｔ＝゛１″とすれば、パス７ｚを介してパス５の
出力が外部へ出力される。これをモニタすることにより
、前述と同様の作用効果を得ることができる。
出力が外部へ出力される。これをモニタすることにより
、前述と同様の作用効果を得ることができる。
なお本発明は上記実施例に限られることなく種々の応用
が可能である。例えば実施例ではＳＭＣが１個の場合を
述べたが、複数個であっても容易に本発明が適用できる
。また本発明においては、第２のチップ相当領域（実施
例ではランダム部２０）から第１のチップ相当領域への
導入信号は、その少くとも一部をマルチプレクサ等を介
して外部へ導出するものであればよい。
が可能である。例えば実施例ではＳＭＣが１個の場合を
述べたが、複数個であっても容易に本発明が適用できる
。また本発明においては、第２のチップ相当領域（実施
例ではランダム部２０）から第１のチップ相当領域への
導入信号は、その少くとも一部をマルチプレクサ等を介
して外部へ導出するものであればよい。
以上説明した如く本発明によれば、ＳＩ内部で閉じたＳ
ＭＣへの入力信号のレベル、伝播遅延時間を直接評価で
きる。また同様にＳＩ内部で閉じたＳＭＣ間の信号をチ
ップ外部へ取り出せるので、ＳＭＣ相当品を、ＳＩに内
蔵されたＳＭＣと同一の動作条件で動作させることがで
き、両者の出力をコン・ｆレートすることにより、容易
に上記内蔵されたＳＭＣの評価を行なうことができる。
ＭＣへの入力信号のレベル、伝播遅延時間を直接評価で
きる。また同様にＳＩ内部で閉じたＳＭＣ間の信号をチ
ップ外部へ取り出せるので、ＳＭＣ相当品を、ＳＩに内
蔵されたＳＭＣと同一の動作条件で動作させることがで
き、両者の出力をコン・ｆレートすることにより、容易
に上記内蔵されたＳＭＣの評価を行なうことができる。
また上記目的を達成するための追加回路が極めてＷＲ嚇
でちゃ、このためＳＩのチップ面積の増加を最小にする
ことができ、安価なＳＩチップを供給することができる
ものである。
でちゃ、このためＳＩのチップ面積の増加を最小にする
ことができ、安価なＳＩチップを供給することができる
ものである。
第１図は本発明の一実施例の構成図、第２図は本発明の
他の実施例の構成図、第３図、第４図は従来装置の構成
図である。 １０・・・５ｈｓｃ （チップ相当領域）、２Ｑ・・・
ランダム部（チップ相当領域）、３ｏ・・・マルチプレ
クサ、３１・・・人出力バッファ（双方向性バッファ）
Ｏ 出願人代理人 弁理士 鈴 工 武 彦第１図 第２図 第３図
他の実施例の構成図、第３図、第４図は従来装置の構成
図である。 １０・・・５ｈｓｃ （チップ相当領域）、２Ｑ・・・
ランダム部（チップ相当領域）、３ｏ・・・マルチプレ
クサ、３１・・・人出力バッファ（双方向性バッファ）
Ｏ 出願人代理人 弁理士 鈴 工 武 彦第１図 第２図 第３図
Claims (3)
- （１）同一チップに設けられる第１のチップ相当領域及
び第２のチップ相当領域と、該第２のチップ相当領域の
出力信号を第１のチップ相当領域の入力端子へ導入する
手段と、前記入力端子へ導入される信号の少なくとも一
部をチップの外部端子へ導出する導出手段とを具備した
ことを特徴とする大規模集積回路装置。 - （２）前記導出手段はマルチプレクサであることを特徴
とする特許請求の範囲第１項に記載の大規模集積回路装
置。 - （３）前記導出手段は双方向性バッファであることを特
徴とする特許請求の範囲第１項に記載の大規模集積回路
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103320A JP2601792B2 (ja) | 1985-05-15 | 1985-05-15 | 大規模集積回路装置 |
| US07/238,998 US4814639A (en) | 1985-05-15 | 1988-08-29 | Super integration circuit device having a plurality of IC-chip equivalent regions formed on a single semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103320A JP2601792B2 (ja) | 1985-05-15 | 1985-05-15 | 大規模集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61260173A true JPS61260173A (ja) | 1986-11-18 |
| JP2601792B2 JP2601792B2 (ja) | 1997-04-16 |
Family
ID=14350902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103320A Expired - Lifetime JP2601792B2 (ja) | 1985-05-15 | 1985-05-15 | 大規模集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4814639A (ja) |
| JP (1) | JP2601792B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276135A (ja) * | 1987-05-06 | 1988-11-14 | Nec Corp | 半導体集積回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5115435A (en) * | 1989-10-19 | 1992-05-19 | Ncr Corporation | Method and apparatus for bus executed boundary scanning |
| US5625631A (en) * | 1996-04-26 | 1997-04-29 | International Business Machines Corporation | Pass through mode for multi-chip-module die |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787149A (en) * | 1980-11-19 | 1982-05-31 | Matsushita Electric Ind Co Ltd | Large-scale integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4220917A (en) * | 1978-07-31 | 1980-09-02 | International Business Machines Corporation | Test circuitry for module interconnection network |
-
1985
- 1985-05-15 JP JP60103320A patent/JP2601792B2/ja not_active Expired - Lifetime
-
1988
- 1988-08-29 US US07/238,998 patent/US4814639A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787149A (en) * | 1980-11-19 | 1982-05-31 | Matsushita Electric Ind Co Ltd | Large-scale integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276135A (ja) * | 1987-05-06 | 1988-11-14 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4814639A (en) | 1989-03-21 |
| JP2601792B2 (ja) | 1997-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |