JPH0258799A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、例えば、複数のメ
モリを内蔵するマイクロプロセッサ等に利用して有効な
技術に関する。また、本発明は、単位機能モジュールを
セル化した機能セルを複数個、半導体基板に形成した半
導体集積回路装置、さらにはそれにおける各機能セルの
テスト技術に関し、例えばマイクロコンピュータシステ
ムにおける各機能セルのテストに利用して有効な技術に
関する。

〔従来技術〕

プリント基板にプロセッサや各種周辺回路を搭載して成
るマイクロコンピュータシステムヲ、１つの半導体基板
に形成するような機能セル方式の半導体集積回路装置（
以下、ＬＳＩともいう）は、例えば昭；ｖｌｌ］５９年
１１月３０日オーム社発行の［ＬｓＩハンドブックＪＰ
４７８に記載されている。このような機能セル方式のＬ
ＳＩにおいては、カスタム設計された比較的大きな論理
機能ブロック、例えは、プロセッサ、メモリ、入出力ボ
ート、ＣＲＴコントローラやコミエニケーシ璽ンインタ
フェースコントローラなどの周辺コントローラといった
単位機能ブロックをスタンダードな機能セルとして扱い
、それらを１つの半導体基板に形成して、システムを形
成し、ＬＳＩを形成する０機能セル方式のＬＳＩにおい
ては、そのＬＳＩに要求される機能に応じて穐々の機能
セルが配線領域を介して所定の結合関係を採るようにさ
れる。

〔発明が解決しようとする課題〕

ところで、上述した機能セル方式のＬＳＩにおいては、
それに含まれる各機能セルが本来もつ信号入出力機能は
全て外部に開放される必要はなく、例えば、自＃ＬＳＩ
内部の制御のためだけに用いられるような制御信号など
を外部に出力する必要はない。更に、浩該ＬＳＩの機能
上、それに含まれる機能セルの全ての信号入出力機能が
利用されるとは限らない。

このため、機能セル方式で形成されたＬＳＩをテストす
る場合に、それに含まれる各機能セルの外部から単独に
テストすることが容易にできないことがある。この場合
には、個々の機能セルのための単独のテストプログラム
などを一切利用することができず、機能セル相互の動作
を通じて間接的に、機能セルのテストを行うような複合
テストを実行しなければならない。これによって、テス
ト効率の低下、さらにはテストの信頼性低下という問題
が生じる。

また、プロセッサと周辺画路とを１つの半導体基板に形
成したマイクロプログラム方式を採る１チツプ型のマイ
クロプロセッサがある。このようなマイクロプロセッサ
には、マイクロ命令あるいは命令等を格納するインスト
ラクションＲＯＭ（リード・オンリー・メモリ）や、演
算データ等を一時的に格納するデータバッファＲＡＭ（
ランダム・アクセス・メモリ）等の複数のメモリが設け
られる。

第４図には、上述したような１チツプ型のマイクロプロ
セッサのブロック図の一例が示されていＵ、ＲＯＭから
なるコントロールメモリＣ８（インストラクションＲＯ
Ｍ’）と、スタティック型ＲＡＭからなるレジスタ用メ
モリＲＥＧ及びデータバッファメモリＤＢＭを内蔵する
。各メモリのアドレス入力端子、データ入出力端子及び
起動制御信号入力端子等は、各メモリの機能に応じて、
対応する内部バスｃａ、ＢＡ、ＢＢ、ＢＣにそれぞれ接
続される。マイクロプロセッサＭＰＵ等に内蔵される複
数のメモリは、前述のように、個別の内部バスｃａ、Ｂ
Ａ、ＢＢ、ＢＣに接続されるため、外部端子を介して直
接アクセスすることができす、その機能や特性を個別に
試験・測定することは困難である。このため、マイクロ
プロセッサ等の試験コストが増大し、ひいてはマイクロ
プロセッサ等の機能や性能を的確に評価することができ
ない。

本発明の目的は、試験を容易に行なうことが可能な半導
体集積回路装置を提供することにある。

この発明の他の目的は、マイクロプロセッサ等連内蔵さ
れるメモリの効率的な試験方法を提供することにある。

この発明の他の目的は、複数のメモリを内蔵するマイク
ロプロセッサ等の試験コストを低減することにある。

本発明の他の目的は、機能セル方式などのＬＳＩに含ま
れるところの機能セルが本来もつ信号入出力機能のうち
外部に開放されていないものがあっても、当該機能セル
を外部から単独にテストすることができる半導体集積回
路装置を提供するものである。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

開示される発明のうち代表的なものの概要を簡単に説明
すれば、下記の通りである。

第１に、マイクロプロセッサ等に内蔵される複数のメモ
リの入出力部に、所定の試験制御信号に従ってアドレス
毎号、データ及び起動制御信号等を選択的に伝達する選
択回路を設け、所定の試験モードにおいて、上記複数の
メモリを共通の試験用バスに接続するものである。

第２に、複数の機能セルを半導体基板に集積した機能セ
ル方式のＬＳＩにおいて、機能セルが本来もつ信号入出
力機能のうち、通常動作で外部に開放されていない信号
を、テストモード時に外部との間で入出力可能にするテ
ストバスを設け、テスト制御手段を介して選択される所
定の機能セルをテストバスを介して少なくとも機能セル
、単体で外部から試験可能にするものである。

〔作用〕

上記第１の手段によれば、上記マイクロプロセッサ等に
内蔵される複数のメモリを、上記試験用バスを介して直
接アクセスし、その機能や特性を個別に試験することが
できるため、複数のメモリを内蔵するマイクロプロセッ
サ等の試験コストを削減し、またその機能や性能を的確
に評価することができる。

また、上記第２の手段によれば、機能セル方式のＬＳＩ
に含まれる機能セルが本来もつ信号入出力機能のうち外
部に開放されていないものがあっても、テストモードの
設足によって、当該機能セルに対する外部からの単独テ
ストを可能にする。

〔実施例〕

第１図には、この発明が適用されたマイクロプロセッサ
ＭＰＵの一実施例のブロック図が示されている。同図に
おいて、−点破線で囲まれた各ブロックを構成する回路
素子は、従来の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような１個の半導
体基板上に形成されている。

この実施例のマイクロプロセッサＭＰＵは、特に制限さ
れないが、マイクロプログラム方式のプロセッサであり
、命令等を格納するコントロールメモ！ＪＣ８（インス
トラクションＲＯＭ）を内蔵する。マイクロプロセッサ
ＭＰＵは、さらに汎用レジスタ等に用いられるレジスタ
メモリＲＥＧや、演算データ及び演算結果等を一時的に
格納するデータバッファメモリＤＢＭを内蔵する。これ
らのメモリハ、マイクロプロセッサＭＰＵが通常の動作
モードとされるとき、対応する内部バスにそれぞれ接続
され、その機能に応じてそれぞれ個別にアクセスされる
。すなわち、インストラクションＲＯＭは、アドレスバ
スｃａを介して制御回路ＣＴＬに結合され、レジスタメ
モリＲＥＧ及びデータバッファメモリＤＢＭｆｌ、それ
ぞれアドレスバスｒａ及びｂａを介して制御回路ＣＴＬ
に結合されている。これにより通常の動作モードにおい
て、これらのメそりは制御回路ＣＴＬかものアドレス信
号によってアクセスされる。また、メモリＲＥＧ及びＤ
ＢＭは、通常の動作モードにおいて、データバスＢＣに
結合され、このバスＢＣを介してデータが入力される。

インストラクションＲＯＭの出力は、通常の動作モード
において、上記制御回路ＣＴＬに供給される。マイクロ
プロセッサＭＰＵが所定の試験モードとされるとき、こ
れらのメモリは、共通の試験用バスＴＡＢ及びＴＤＢに
接続される。試験用バスＴＡＢ及びＴＤＢは、特に制限
されないが、試験用入出力回＃Ｔｌ０Ｃを介して、マイ
クロプロセッサＭＰＵの外部アドレスバスＥＡＢ及び外
部データバスＥＤＢＫ接続される。これにより、マイク
ロプロセッサＭＰＵに内蔵される複数のメモリは、外部
アドレスバスＥＡＢ及び外部データバスＥＤＢを介して
個別に直接アクセスすることができる。

第１図において、マイクロプロセッサＭ　Ｐ　Ｕのデー
タバッファメモリＤＢＭｉＪ、アドレス選択回路ＡＳｌ
とデータ選択回路ＤＳＩ及び図示されない制御信号選択
回路Ｃ８Ｉ、Ｃ８２を含む。これらの選択回路には、切
り換え制御信号として、タイミング発生回路ＳＴＧから
発生される試験制御信号ｔｓｔが共通に供給される。こ
の試験制御イぎ号ｔｓｔは、特に制限されないが、外部
端子ＴＳＴを介して入力される試験制御信号ＴＳＴと実
質的に同相の信号である。試験制御イｇ号ｔｓｔは、特
に制限されないが、マイクロプロセッサＭＰＵが通常の
動作モードとされるとき、足常的に回路の接地電位のよ
５なロウレベルとされる。また、マイクロプロセッサＭ
ＰＵが所定の試験モードとされるとき、回路の電源′電
圧ＶＣＣのようなハイレベルとされる。ハイレベルの上
記試験制御信号ＴＳＴは、特に制限されないが、図示さ
れていない試験装置から、上記外部端子に供給される。

第２図には、第１図のマイクロプロセッサＭＰＵのデー
タバッファメモリＤＢＭの一実施例のブロック図が示さ
れている。マイクロプロセッサＭＰＵのブロック構成の
説明を進めるに先立って、第２図を用いてデータバッフ
ァメモリＤ　Ｂ　Ｍの具体的な構成とその動作を説明す
る。なお、マイクロプロセッサＭＰＵのレジスタメモリ
ＲＥＧは、データバッファメモリＤＢＭと同様な構成と
されている。また、コントロールメモリＣ８は、書き込
み回路を除いて、データバックアメモリＤＢＭとほぼ同
様な構成とされている。そのため、レジスタメそりＲＥ
Ｇ及びコントロールメモリＣ８については、その詐細を
説明しない。

第２図において、マイクロプロセッサＭＰＵの図示され
ないＤＢＭアドレスレジスタＭＡＲ（後で、第３図を用
いて説明するように、アドレスレジスタＭＡ　Ｒｉｊ、
制御回路ＣＴＬ内に設けられている）から供給されるア
ドレス信号ｂａｉｄ、データバッファメモリＤＢＭのア
ドレスバッファＡＤＢに入力される。アドレスバッファ
ＡＤＢの出力信号は、上述のアドレス選択回路ＡＳＩの
一方の入力端子に供給される。アドレス選択回路ＡＳＩ
の他方の入力端子には、前述のように、試験用バスＴＡ
ＢからアドレスバッファＡＤＢＴを介して供給される試
験アドレス信号ｔａが入力される。アドレス選択回路Ａ
ＳＩには、切り換え制御信号として、上述の試験制御信
号ｔｓｔが供給される。

アドレス選択回路ＡＳＩの出力信号は、アドレスデコー
ダＡＤに供給される。アドレス選択回路ＡＳｌは、第２
図においては、メモリ内に設けられているように示され
ているが、もちろん第１図のようにメモリの外部に設け
てもよい、そのため、第１図と第２図とにアドレス選択
回路ＡＳＩが示されている。以下、他のアドレス選択回
路ＡＳ２゜ＡＳ３及びデータ選択回路ＤＳＩ、ＤＳ２に
ついても同様である。

これにより、マイクロプロセッサＭＰＵが通常の動作モ
ードとされているとき、すなわち、上記試験制御信号ｔ
ｓｔがロウレベルとされているとぎ、制御回路ＣＴＬか
らＤＢＭ用アドレスレジスタＭＡＲを介して供給される
アドレス信号ｂａが、さらにアドレスバッファＡＤＢ及
びアドレス選択回路ＡＳＩを介してアドレスデコーダＡ
Ｄに伝達される。マイクロプロセッサＭＰＵが所定の試
験モードとされるとき、すなわち、上記試験制御信号ｔ
ｓｔがハイレベルとされるとき、外部の試験装置から試
験用バスＴＡＢを介して供給される試験アドレス信号ｔ
ａが、さらにアドレスノくツファＡＤＢＴからアドレス
選択回路ＡＳＩを介してアドレスデコーダＡＤに伝達さ
れる。

一方、内部バスＢＣを介して供給される入力データｂｄ
ｆｌ、データバッファメモリＤＢＭの入力バッ７アＩＢ
に入力される。入力バッファＩＢの出力信号は、上述の
データ選択回路ＤＳ１の一方の入力端子に供給される。

データ選択回路ＤＳ１の他方の入力端子には、前述のよ
うに、試験用ノ（スＴＤＢから入力バッファＩＢＴを介
して供給される試験入力データｔｄが入力される。デー
タ選択回路ＤＳＩには、切り換え制御４ｇ号として、上
述の試験制御信号ｔｓｔが供給される。データ選択回路
ＤＳ１の出力＠号は、ライトアンプＷＡに供給される。

これにより、マイクロプロセッサＭＰＵが通常の動作モ
ードとされ、上記試験制御信号ｔｓｔがロウレベルとさ
れているとき、内部バスＢＣを介して供給される入力デ
ータｂｄは、入力バッファＩＢ及びデータ選択回路ＤＳ
Ｉを介して、ライトアンプＷＡに伝達される。また、マ
イクロプロセッサＭＰＵが所定の試験モードとされ、上
記試験制御信号ｔｉｔが７１イレベルとされているとき
、外部の試験装置（図示せず）から試験用バスＴＤＢを
介して供給される試験入力データｔｄは、入力バッファ
ＩＢＴからデータ選択回路ＤＳＩを介して、ライトアン
プＷＡに伝達される。

データバッファメモリＤＢＭは、さらに制御信号選択回
路Ｃ８１及びＣ８２を含む。制御１信号選ＴＬから起動
制御イざ号ＭＥＮＤが供給される。また、その他方の入
力端子には、タイミング発生（ロ）路ＳＴＧから試験起
動制御信号ｔｅｎが供給される。この制御信号ｔｅｎは
、特に制限されないが、外部端子ＴＥＮを介して供給さ
れる試験起動制御信号ＴＥＮと実質的に同相の信号であ
る。

同様に、制御信号選択回路Ｃ８２の一方の入力端子には
、制御回路ＣＴＬからモード制御信号（リード・ライト
信号）Ｒ／Ｗが供給される。また、その他方の入力端子
には、タイミング発生回路ＳＴＧから試験モード制御信
号ｔ　ｗ　ｅが供給される。このモード制御信号ｔ　ｗ
　ｅは、特に制限されないが、外部端子ＴＷＥを介して
供給される試験モード制御信号ＴＷＥと実質的に同相の
信号である。制御信号選択回路Ｃ８ｌ及びＣ８２には、
切り換え制御信号として、上記試験制御１１号ｔｓｔが
供給される。制御信号選択回路Ｃ８Ｉ及びＣ８２の出力
信号は、起動制御１４号ＥＮ及びライトイネーブル信号
ＷＥとして、タイミング発生回路ＴＧに供給される。

マイクロプロセッサＭＰＵが通常の動作モードとされ試
験制御信号ｔｓｔがロウレベルとされるとき、制御回路
ＣＴＬから出力される起動制御信号ＭＥＮＤ及びモード
制御信号Ｒ／Ｗが、起動制御信号ＥＮ及びライトイネー
ブル信号ＷＥとしてタイミング発生回路ＴＧに伝達され
る。また、マイクロプロセッサＭＰＵが所定の試験モー
ドとされ試験制御１８号ｔｓｔがハイレベルとされると
き、外部の試験製電から入力される試験起動制御信号ｔ
ｅｎ及び試験モード制御信号ｔｗｅが、起動制御信号Ｅ
Ｎ及びライトイネーブル信号ＷＥとしてタイミング発生
回路ＴＧに伝達される。

タイミング発生回路ＴＧは、上記起動制御信号ＥＮ及び
ライトイネーブル信号ＷＥをもとに、データバッファメ
モ！ＪＤＢＭ内の各回路の動作を制御するための各種タ
イミング信号を形成し、各回路に供給する。また、タイ
ミング発生回路ＴＧは、マイクロプロセッサＭ　Ｐ　Ｕ
が所定の試験モードとされるとぎ、試験用バスＴＡＢを
介して供給されからなる試験アドレス信号ｔａｂを受け
、データバッファメモリＤＢＭのデバイスコードを判定
する機能をあわせ持つ、すなわち、％に制限されないが
、タイミング発生回路ＴＧは、試験制御信号ｔａｔがハ
イレベルとされることにより、上記試験アドレス信号ｔ
ａｂを取り込み、このアドレス信号ｔａｂが、データバ
ッファメモリＤＢＭに予じめ与えられたアドレスを示し
ているか否かの判定を行なう判定手段を有している。

データバッファメモリＤＢＭのメモリアレイＭＡＲＹは
、特に制限されないが、第２図の水平方向に配置される
複数のワード線と、垂直方向に配置されるｎ＋１組の相
補データ線及びこれらのワード線と相補データ線の交点
に格子状に配置される複数のスタティック型メモリセル
とにより構成される。

メモリアレイＭＡＲＹを構成する複数のワード線は、ア
ドレスデコーダＡＤに結合され、そのうちの１本が択一
的に選択状態とされる。アドレス回路ＡＳＩを介して、
アドレス信号ｂａ又は試験アドレス信号ｔａが選択的に
供給される。また、上記タイミング発生回路ＴＧから、
上記起動制御信号ＥＮに従って形成されるタイミング信
号φｅｎが供給される。

アドレスデコーダＡＤは、上記タイミング信号φｅｎに
従って、選択的に動作状態とされる０ＭＪ作状態におい
て、アドレスデコーダＡＤは、供給されているアドレス
信号ｂａ又は試験アドレス信号ｔａをデコードし、供給
されているアドレス信号によって指示された１本のワー
ド線を択一的にハイレベルの選択状態とする。

一方、メモリアレイＭＡＲＹを構成するｎ＋１組の相補
データ線は、その一方において、ライトアンプＷＡの対
応する単位回路の出力端子にそれぞれ結合されている。

また、その他方において、リードアンプＲＡの対応する
単位回路の入力端子にそれぞれ結合されている。本実施
例において、ライトアンプＷＡｌｆｆ、メモリアレイＭ
ＡＲＹにおける相補データ線対の数と同数の単位回路を
有する、このライトアンプＷＡ内の各単位回路の入力端
子には、上記データ選択回路ＤＳＩを介して、対応する
入力データｂｄ又は試験入力データｔｄが選択的に供給
される。これらの単位回路には、上記タイミング発生回
路ＴＧからタイミング信号φｗｅが共通に供給される。

このタイミング信号φｗｅは、データバックアメモリＤ
ＢＭが書き込み動作モードで選択状態とされアドレスデ
コーダＡＤによるワード線の選択動作が終了する時点で
一時的にハイレベルとされる。

ライトアンプＷＡの各単位回路は、タイミング信号φｗ
ｅがハイレベルとされることで、選択的に製作状態とさ
れる。この動作状態において、ライトアンプＷＡの各単
位回路は、データ選択回路ＤＳ１を介して供給される入
力データｂｄ又は試験入力データｔｄをもとに相補書き
込み信号を形成し、メモリアレイＭＡＲＹの対応する相
補データ巌に伝達する。

リードアンプＲＡは、特に制限されないが、ｎ＋１個の
単位回路によって構成される。リードアンプＲＡの各単
位回路の入力端子は、上記メモリアレイＭＡＲＹの対応
する相補データ勝にそれぞれ結合される。また、各単位
回路の出力端子は、出力バッ７アＯＢ及び試験出力バク
７ｙＯＢＴの対応するビットの入力端子にそれぞれ結合
される。

リードアンプＲＡの各単位Ｎ路には、上記タイミング発
生回路ＴＧからタイミング信号φｒが共通に供給される
。タイミング信号φｒは、データバック７メモリＤＢＭ
が読み出し動作モードで選択状態とされアドレスデコー
ダＡＤによるワード線の選択動作が終了しかつ選択され
たメモリセルの読み出し信号が対応する相補データ線に
確立された時点でハイレベルとされる。

リートアン７”ＲＡの各単位回路は、タイミング信号φ
ｒがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、リードアンプＲＡの各単
位回路に、選択されたメモリセルかも対応する相補デー
タ線に出力される読み出し信号を所定のレベルに増幅す
る。増幅された読み出し信号は、出力バッ７アＯＢ及び
試験出力バッファＯＢＴに供給される。

出力バッファＯＢ及び試験出力バッファＯＢＴは、ｎ＋
１個のトライステート型の出力回路を含む、出力バッフ
ァＯＢ及び試験出力バッ７アＯＢＴの各出力回路には、
上記タイミング発生回路ＴＧからタイミング信号φ０又
はφｏｔがそれぞれ共通に供給される。このうち、タイ
ミング信号φ０は、データバッファメモリＤＢＭが通常
の動作モードで選択状態とされリードアンプＲＡによる
増幅動作が終了する時点でハイレベルとされる。また、
タイミング信号φｏｔは、データバッファメモＩＪ　Ｄ
　Ｂ　Ｍが所定の試験モードで選択状態とされリードア
ンプＲＡによる増幅動作が終了する時点でハイレベルと
される。

出力バク７アＯＢは、上記タイミング信号φ０がハイレ
ベルとされることで、選択的に動作状態とされる。この
動作状態において、出力バッファＯＢＵ、リードアンプ
ＲＡがも出力される読み出し信号を、上記内部バスＢＢ
に送出する。上記タイミング信号φ０がロウレベルとさ
れている場合、出力バッファＯＢの出力はハイインピー
ダンス状態とされる。

試験出力バッファＯＢ　ＴＢ、上記タイミング信号φｏ
ｔがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、試験出力バッファ０ＢＴ
４ｊ、リードアンプＲＡから出力される読み出し信号を
、試験用バスＴＤＢに送出する。上記タイミング信号φ
Ｏｔがロウレベルとされている場合、試験出力バッファ
ＯＢＴの出力はハイインピーダンス状態とされる。

以上のように、データバッファメモリＤＢＭは、マイク
ロプロセッサＭＰＵが通常の動作モードとされるとき、
制御回路ＣＴＬかも供給される起動制御信号ＭＥＮＤに
従って選択状態とされる。このとき、データバックアメ
モリＤＢＭの動作モードは、制御回路ＣＴＬから供給さ
れるモード制御信号Ｒ／　Ｗに従って選択的に誉き込み
動作モード又は読み出し動作モードとされる。データバ
ッファメモリＤＢＭは、書き込み動作モードとされると
ぎ、アドレス信号ｂａにより指定されるワード線を選択
状態とし、入力データｂｄ′ｆｃｉＦき込む。

また、読み出し動作モードとされるとき、アドレス信号
ｂａｖＣより指定されるワード線を選択状態とし、その
読み出しデータを内部バスＢＢに送出する。一方、デー
タバッファメモリＤＢＭは、マイクロプロセッサＭＰＵ
が所定の試験モードとされるとき、試験装置から供給さ
れる試験起動制御信号ｔｅｎに従って選択状態とされる
。このとき、データバッファメモリＤＢＭの動作モード
は、試験装置から供給される試験モード制御信号ｔｗｅ
に従って選択的に試験書き込み動作モード又は試験読み
出し動作モードとされる。データバッファメモ！ＪＤＢ
ＭＵ、試験書き込み動作モードとされるとき、同じく試
験装置から供給される試験アドレス信号ｔａにより指定
されるワード線を選択状態とし、試験装置から供給され
る試験データｔｄを書き込む。また、試験読み出し動作
モードとされるとき、試験アドレス信号ｔａにより指定
されるワード線を選択状態とし、その読み出しデータを
試験装置に送出する。試験装置は、特に制限されないが
、読み出されたデータと基準データ（例えば予じめ薔き
込んだデータ）とを比較して、データバッファメモリＤ
ＢＭのテストを行なう。

第１図において、マイクロプロセッサＭＰＵのレジスタ
メモリＲＥＧは、上記データバッファメモリＤＢＭと同
様に、スタティック型ＲＡＭにより構成される。レジス
タメモリＲＥＧＩ；Ｊ、アドレスごとに独立した複数の
汎用レジスタ等として用いられる。レジスタメモリＲＥ
Ｇは、アドレス選択回路ＡＳ２とデータ選択回路ＤＳ２
と図示されない２個の制御信号選択回路（第２図におけ
るＣ８１及びＣ８２に対応する）及びタイミング発生回
路（第２図のＴＧに対応）を含む。これらの選択回路は
、切り換え制御信号として、上述の試験制御信号ｔｓｔ
が共通に供給される。

アドレス選択回路ＡＳ２には、制御回路ＣＴＬ内のレジ
スタメモリＲＥＧ用のアドレスレジスタＭＡＲから供給
されるアドレス信号ｒａと上記試験アドレス信号ｔａと
が供給される。このアドレス選択回路ＡＳ２は、上記試
験制御信号ｔｓｔに従ってアドレス信号ｒａ又は試験ア
ドレス信号ｔａを選択的にレジスタメモリＲＥＧ内のア
ドレスデコーダ（第２図のＡＤに対応）に伝達する。デ
ータ選択回路ＤＳ２は、上記試験制御信号ｔｓｔに従っ
て、内部バスＢＣを介して供給される入力データｒｄ又
は上記試験入力データｔｄを選択的に伝達する。同様に
、図示されない２個の制御信号選択回路は、上記試験制
御信号ｔｓｔに従って、制御回路ＣＴＬから供給される
起動制御信号ＭＥＮＲ，モード制御信号Ｒ／Ｗ又は試験
装置から供給される制御信号ＴＥＮ及びＴＷＥにもとす
いて形成される上記試験起動制御信号ｔ　ｅ　ｎ、試験
モード制御信号ｔｗｏを図示されていないタイミング発
生回路に選択的に伝達する。

これにより、レジスタメモリＲＥＧは、マイクロプロセ
ッサＭＰＵが通常の動作モードとされるとき、制御回路
ＣＴＬから供給される起動制御信号ＭＥＮＲに従って選
択状態とされる。このとき、レジスタメモリＲＥＧの動
作モードは、上記モー、ド制御信号Ｒ／Ｗに従って選択
的に書き込み動作モード又ハ読み出し動作モードとされ
る。一方、レジスタメそりＲＥ　ＧＵ、マイクロプロセ
ッサＭＰＵが所定の試験モードとされ、かつ、試験アド
レス信号ｔａｂがレジスタメモリＲＥＧを指示した場合
、外部端子ＴＥＮを介して供給される試験起動制御信号
ｔｅｎに従って選択状態とされる。

このとき、レジスタメモリＲＥｃｔｔｖ＝作モードは、
上記試験モード制御信号ｔｗｅに従って選択的に誉き込
み動作モード又は読み出し動作モードとされる。

レジスタメモリＲＥＧの出力信号は、特に制限されない
が、マイクロプロセッサＭＰＵが通常の動作モードとさ
れるとき、内部バスＢＡに送出される。また、マイクロ
プロセッサＭＰＵが所定の試験モードとされるとき、上
記試験用バスＴＤＢに送出される。

マイクロプロセッサＭＰＵのコントロールメモリＣ８は
、不揮発性メモリ、特に制限されないが、マスクＲＯＭ
父はＥ　Ｐ　ＲＯＭ　（Ｅｒａｓａｂｌｅ　−Ｐｒ。

”４ｒａｍａｂｌｅ　ＲＯＭ　）により構成される。コ
ントロ−ルメモリＣＳＵ、アドレス選択回路ＡＳ３と図
示されない１個の制御信号選択回路（第２図におけるＣ
８１に対応）とタイミング発生回路とを含む、これらの
選択回路には、切り換え制御信号として、上記試験制御
信号ｔｓｔが共通に供給される。コントロールメモリＣ
８が有するところの上記タイミング発生回路（図示せず
）は、上記制御信号選択回路から出力される起動信号と
試験制御信号ｔｉｔと試験アドレス信号ｔａｂとを受け
て、第２図に示した制御信号φｅｎ、　　φ０．φｏｔ
及びφｒと実質的に同じ制御信号を形成する。このタイ
ミング発生回路は、試験アドレス信号ｔａｂが、コノコ
ントロールメモリＣ８を指し、ハイレベルのｔｓｔ信号
が供給されると、起動信号が供給されてから所定時間後
、制御信号φｅｎを発生し、次にφｒ、φｏｔの順に制
御信号を発生する。一方、ｔｓｔ信号がロウレベルのと
きには、起動信号に応答して、φｅｎ、φｒ、φＯの順
に制御りｈ号を発生する。

アドレス選択回路ＡＳ３の一方の入力端子には、制御回
路ＣＴＬからアドレス信号Ｃａが供給される。また、そ
の他方の入力端子には、試験用バスＴＡＢを介して試験
アドレス信号ｔａが供給される。アドレス選択回路ＡＳ
３は、マイクロプロセッサＭＰＵが通常の動作モードと
されるとき、上記アドレス信号Ｃａをコントロールメモ
リＣ８に伝達する。また、マイクロプロセッサＭＰＵが
所定の試験モードとされるとき、上記試験アドレス信号
ｔａをコントロールメモリＣ８に伝達する。

コントロールメモリＣ８の制御信号選択回路の一方の入
力端子には、制御回路ＣＴＬから所定の起動制御信号Ｍ
ＢＮＣが供給される。また、その他方の入力端子には、
上記試験起動制御信号ｔｅｎが供給される。制御信号選
択回路は、マイクロプロセッサＭＰＵが通常の動作モー
ドとされるとき、上記起動制御イｉ号ＭＥＮＣを伝達す
る。また、マイクロプロセッサＭＰＵが所定の試験モー
ドとされるとき、上記試験起動制御信号ｔｅｎを伝達す
る。

これにより、コントロールメモリｃｓｉ、マイクロプロ
セッサＭＰＵが通常の動作モードとされるとき、制御回
路ＣＴＬかも供給される起動制御信号ＭＥＮＣに従って
選択状態とされ、読み出し動作モードを開始する。これ
により、アドレス信号ｅａによって指示されたアドレス
におけるデータが絖み出され、制御回路ＣＴＬに供給さ
れる。

−４、コントロールメモ’ＪＣ８Ｕ、マイクロプロセッ
サＭＰＵが所定の試験モードとされるとき、外部端子Ｔ
ＥＮを介して供給される試験起動制御信号ｔｅｎに従っ
て選択状態とされ、試験読み出し動作モードを開始する
。この場合には、試験アドレス信号ｔａによって指定さ
れたアドレスにおけるデータがテスト用バスＴＤＢに伝
えられる。

マイクロプロセッサＭＰＵが通常の動作モードとされ上
記試験制御信号ｔｓｔがロウレベルとされた場合、上述
したように、コントロールメモリＣ８内のタイミング発
生回路は、制御信号φ０を発生するため、コントロール
メモリＣ８内の出力バッファ（第２図のＯＢに対応）が
動作状態にされる。これによりコントロールメモリＣ８
の出力信号は、制御回路ＣＴＬに伝達される。また、マ
イクロプロセッサＭＰＵが所定の試験モードとされ上記
試験制御信号ｔｓｔがノ・イレペルとされた場合、上述
のようにコントロールメモリＣ８内のタイミング発生回
路は、制御信号φＯｔを形成する。

これにより、コントロールメモリＣ８内の試験用出力バ
ッファ（第２図のＯＢＴに対応）が動作状態にされ、コ
ントロールメモリＣ８の出力信号は、上記試験用バスＴ
ＤＢに伝達される。

制御回路ＣＴＬは、後で第３図を用いて説明するが、上
記コントロールメモリＣ８から出力される命令をデコー
ドし、マイクロプロセッサＭＰＵの各回路の動作を制御
する。制御回路ＣＴＬは、プログラムカウンタを含み、
プログラムの処理フローを管理する機能を持つ、制御回
路ＣＴＬ内のプログラムカウンタの出力信号は、上記ア
ドレス信号Ｃａとして、コントロールメモリＣ８に供給
される。

マイクロプロセッサＭＰＵは、さらに算術論理演算ユニ
ツ）ＡＬＵと入出力回路ＩＯＣ及び試験用入出力回路Ｔ
ｌ０Ｃを含む。

算術論理演算ユニツ）ＡＬＵの一方の入力端子には、内
部バスＢＡを介して、例えはレジスタメモＩＪ　ＲＥ　
Ｇがも第１の演算データが供給される。

また、算術論理演算ユニツ）ＡＬＵの他方の入力端子に
は、内部バスＢＢを介して、例えばデータメモ！ＪＤＢ
Ｍから第２の演算データが供給される。

算術論理演算ユニツ）ＡＬＵＫは、さらに上記制御回路
ＣＴＬかも複数の演算モードから実行すべき所定の演算
モードを選ぶための演算モード信号が供給される。

算術論理演算ユニツ）ＡＬＵは、上記第１及び第２の演
算データに対して、種々の論理演算処理を実行する。こ
のとき、舞−術論理演算ユニッ）ＡＬＵの演纜モードは
、制御回路ＣＴＬから供給される上記演算モード信号（
図示せず）に従って決足される。′ｓ−術論理演算ユニ
ッ）ＡＬＵの出力信号は、図示されないアキスムレータ
を介して、内部バスＢＣに送出される。送出されたデー
タは、例えばレジスタメモリＲＥＧあるいはデータメモ
リＤＢＭに伝えられ、書き込まれる。

入出力回路ＩＯＣは、その内部構成が同図には示されて
いないが、本実施例においては、出力用のアドレスレジ
スタ及びデータレジスタと、外部アドレスバスＥＡＢに
対応して設けられた１組の出力バッファと、外部データ
バスＥＤＢに対応して設けられた１組の出力バッファ及
び１組の入力バッ７アとを含む、入出力回路ＩＯＣ内の
出力用アドレスレジスタの入力端子は、内部バスＢＢに
結合される。また、その出力端子は、対応する出力バッ
ファを介して、外部アドレスバスＥＡＢに結合される。

入出力回路ＩＯＣの出力用データレジスタの入力端子は
、内部バスＢＣに結合される。

また、その出力端子は、対応する出力バッファを介して
、データ選択回＊ＤＳ３の一方の入力端子に結合される
。入出力回路ＩＯＣの入力バッファの入力端子は、外部
データバスＥＤＢに直接結合され、その出力端子は、内
部バスＢＣに結合される。

同様に、試験用入出力回路Ｔｌ０Ｃは、特に制限されな
いが、入力用のアドレスレジスタ及びデータレジスタと
、外部アドレスバスＥＡＢＫ対応して設けられた１組の
入力バッファと、外部データバスＥＤＢに対応して設け
られた１組の入力バッファ及び１組の出力バッファとを
含む。試験入出力回路Ｔｌ０Ｃの入力用アドレスレジス
タの入力端子は、対応する入力バッファを介して、外部
アドレスバスＥＡＢに結合される。また、その出力端子
は、試験用バスＴＡＢに結合される。試験用入出力回路
Ｔｌ０Ｃの入力用データレジスタの入力端子は、対応す
る入力バッファを介して、外部データバスＢＤＢに結合
される。また、その出力端子は、試験用バスＴＤＢに結
合される。試験用入出力回路Ｔｌ０Ｃの出力バツ７アの
入力端子は、上記試験用バスＴＤＢに結合される。また
、その出力端子は、上記データ辿択回路ＤＳ３の他方の
入力端子に結合される。

データ選択回路ＤＳ３の一方の入力端子には、前述のよ
うに、入出力回路ＩＯＣの出カッくツファー〉ｃ出力端
子が結合される。また、その他方の入力端子には、上記
試験用入出力回路Ｔｌ０Ｃの出力バッ７アの出力端子が
結合される。データ選択回路ＤＳ３には、切り換え制御
信号として、上述の試験制御信号ｔｓｔが供給される。

また、上記入出力回路ＩＯＣは、ＴＳＴ信号にもとすい
て、タイミング発生回路ＳＴＧにより形成された制御信
号ｔｉａが供給され、その動作が制御される。同様に、
ＴＳＴ信号にもとすいて形成された制御信号ｔｉｄによ
って、上記試験用入出力回路Ｔｌ０Ｃの動作が制御され
る。

マイクロプロセッサＭＰＵが通常の動作モードとされる
とき、外部アドレスバスＥＡＢ及び外部データバスＥＤ
Ｂには、例えば主記憶装置や各種の入出力装置が接続さ
れる。マイクロプロセッサＭＰＵにおいては、上記試験
制御信号ｔｓｔがロウレベルとされることで、上記制御
信号ｔｉａがハイレベルとなり、上記制御信号ｔｉｄは
ロウレベルになる。これにより入出力回路ＩＯＣが動作
状態とされ、試験入出力回路Ｔ　Ｉ’ＯＣは非動作状態
とされる。この動作状態において、入出力回路ｌ０ＣＵ
、予め出力用アドレスレジスタに入力されたアドレス信
号を、外部アドレスバスＥＡＢに送出する。また、予め
出力用データレジスタに入力された出力データを、デー
タ選択回路ＤＳ３を介して、外部データバスＥＤＢに送
出する。さらに、入出力回路ＩＯＣは、外部データバス
ＥＤＢを介して供給される入力データを取り込み、内部
バスＢＣに伝達する。これにより、マイクロプロセッサ
ＭＰＵは、主記憶装置や各種の入出力装置を一つのアド
レス空間に統轄し、アクセスする。

一方、マイクロプロセッサＭＰＵが所定の試験モードと
さハるとき、外部アドレスバスＥＡＢ及び外部データバ
スＥＤＢには、試験装置が接続される。マイクロプロセ
ッサＭＰＵにおいては、上記試験制御信号ｔｓｔがハイ
レベルとされることで、上記制御信号ｔｉａがロウレベ
ルにされ、上記制御信号ｔｉｄがハイレベルにされる。

これによって試験用入出力回路Ｔｌ０Ｃが動作状態とさ
れ、入出力回路ＩＯＣは非動作状態とされる。この動作
状態において、試験用入出力回路Ｔｌ０Ｃは、上記図示
されていない試験装置から外部アドレスバスＥＡＢ及び
外部データバスＥＤＢを介して供給される試験アドレス
信号ｔａ及び試験データｔｄｋ取り込み、保持するとと
もに、試験用バスＴＡＢ及びＴＤＢに送出する。また、
試験用バスＴＤＢを介して出力される試験読み出し信号
を、データ選択回路ＤＳ３を介して、外部データバスＥ
ＤＢに送出する。このとき、マイクロプロセッサＭＰＵ
のデータバッファメモリＤＢＭ、　　レジスタメモリＲ
ＥＧ及びコントロールメモリＣ８は、一つのアドレス空
間に配置される。すなわち、試験アドレス毎号ｔａのう
ちの上位ビットからなる試験アドレス信号ｔａｈがデバ
イスコードを表わし、チップ上に形成された複数のデバ
イスのうちから、このアドレス信号ｔａｂによって指示
されたデバイスが動作状態とされる。これにより、外部
に接続される試１験装偶は、マイクロプロセッサＭＰＵ
内のデータバッファメモリＤＢＭ、　　レジスタメモリ
ＲＥＧ及びコントロールメモリＣ８を個別にアクセスし
、その機能や特性を効率的に試験できるものである。

第３図には、上記制御回路ＣＴＬの一実施の要部がブロ
ック図で示されている。コントロールメモリＣＳから供
給された命令は、命令デコーダよりで解読され、マイク
ロプロセッサ内の各回路を制御する信号を形成する。同
図には、上記した起動信号ＭＥＮＲ，ＭＥＮＤ、ＭＥＮ
Ｃ及びモード信号Ｒ／Ｗが例として示されている。ＰＣ
は、プログラムカウンタであり、次に実行されるべき命
令が記憶されているコントロールメモリＣ８内のアドレ
スを指すアドレス信号ｅａを形成する。このプログラム
カウンタＰＣも上記命令デコーダＺＤの出力によって制
御される。例えば、１つの命令を解読した後、プログラ
ムカウンタＰＣが、次命令に対するアドレス信号を出力
するように、プログラムカウンタＰＣは、命令デコーダ
ＩＤの出力によって制御される。

上記アドレス信号ｒａ及びｂａは、アドレス信号発生回
路、ＡＤＧによって形成され、それぞれレジスタＭＡＲ
を介して出力される。このアドレス信号発生回路ＡＤＧ
は、データバッファメモリＤＢＭに演算データあるいは
演算結果を書き込むとぎ（あるいは予め曹き込んだデー
タを読み出すとき）、データを省き込む（あるいは読み
出す）べきアドレスを指示するアドレス４ぎ号ｂａを形
成する。また、演算等の動作を実行する際にレジスタを
使う場合、レジスタメモリＲＥＧから所望のレジスタを
選択するためのアドレス信号ｒａを形成する。特に制限
されないが、レジスタメモリＲＥＧは、その構成がデー
タバッファメモＩＪＤＢＭと同様な構成にされているた
め、アドレス信号ｒａはメモリアレイ内の所定のアドレ
スを指示することになる。すなわち、アドレス信号ｒａ
によって指示されたアドレスが、レジスタとして使われ
る。

以上のように、この実施例のマイクロプロセッサＭＰＵ
１ｄ、データバックアメモリＤＢＭ、　レジスタメモリ
ＲＥＧ及びコントロールメモリＣ８を内蔵する。これら
のメモリは、マイクロプロセッサＭＰＵが通常の動作モ
ードとされるとき、その機能に応じてそれぞれ対応する
内部バスに結合される。また、マイクロプロセッサＭＰ
Ｕが所定の試験モードとされるとき、共通の試験用バス
ＴＡＢ及びＴＤＢに結合され、試験装置の一つのアドレ
ス空間において統轄される。これにより、マイクロプロ
セッサＭＰＵの外部に接続される試験装置は、上記複数
のメモリを個別にアクセスし、その機能やｌを効率的に
試験することができる。

このため、マイクロプロセッサＭＰＵの試験コストが低
減されるとともに、その機能及び性能を的確に評価する
ことができるものである。

また、試験用パスＴＤＢを設けずに、そのかわりに例え
ば上記内部バスＢＢ、ＢＣを、通常動作モード以外に試
験モードのときにも使用するようにしてもよい。この場
合、試験動作モードのとき、各メモリの出力は内部バス
ＢＨに出力されるようにし、各メモリへの入力は、内部
バスＢＣかも供給されるようにすればよい、また、この
場合には、入出力回路ＩＯＣを介して、試験用データが
外部＜（スＥ　Ｄ　Ｂ　ト内部バスＢＢ、ＢＣとの間を
転送できるようにすることにより、試験用入出力回路Ｔ
ｌ０Ｃの構成を簡単にすることができる。

第５図には、本発明に係る半導体集積回路装置の他の実
施例が示されている。本実施例は、機能セル方式によっ
て構成されたマイクロコンピュータシステムＬＳＩであ
り、同図には、そのブロック図が示されている。

第５図に示されるマイクロコンピュータシステムＬＳＩ
は、特に制限されないが、カスタム設計された比較的大
きな論理機能ブロックとしての単位機能モジュールをセ
ル化した複数の機能セルを、公知の半導体集積回路製造
技術によって１つの半導体基板にシステム形成して成る
。

本実施例では、上記機能セルとして、中央処理袋ｆｃＰ
Ｕ、ランダム・アクセス・メモリＲＡ　Ｍ　１リード・
オンリ・メモリＲＯＭ、ダイレクト・メモリ・アクセス
・コントローラＤＭＡＣ，ＣＲＴコントローラＣＲＴＣ
，キャラクタ発生メモリＣＧＭ、並１α変換回路ＰＳＣ
，シリアルコミュニケーションインタフェース５ＣＩＴ
Ｆ、ｆ−タ人出力回路ＤＩＯ，アドレス入出力回路ＡＩ
Ｏ，制御信号入出力回路ＣＩ　Ｏ，テストコントローラ
ＴＥＳＴＣＯＮＴなどが設けられている。

上記中央処理装置ＣＰＵは、システム全体の制御を司る
。上記ランダム・アクセス・メモリＲ，ＡＭは、各種デ
ータを省き換え可能に格納する。リード・オンリ・メモ
リＲＯＭｆｌ、プログラムなどを格納する読み出し専用
のメモリである。ダイレクト・メモリ・アクセス・コン
トローラＤＭＡ　Ｃは、中央処理装ｆｆ１ｃＰＵの代わ
りにデータ転送の制御を行う周辺コントローラである。

上記ＣＲＴコントローラＣＲＴＣは、図示しない外部の
ＣＲＴ（カンード・レイ・チーープ）デイスプレィ装置
に現在表示中の１行と次表示の１行との表示用コードデ
ータを格納する行バッファをｍしている。このＣＲＴコ
ントローラＣＲＴ　Ｃは、表示タイミングに合わせて現
在性の行バッファの内容をキャラクタ発生メモリＣＧＭ
に供給して画像表示データを読み出し、それを上記並直
変換回路ＰＳＣを介してビデオ信号として図示しないＣ
ＲＴデイスプレィ装置に供給して画像表示制御を行う。

このとき同時にランダム・アクセス・メモリＲＡＭから
次に表示されるべき表示コードデータをＤＭＡ転送によ
って別の行バッファに取り入れる制御を行う。

シリアルコミュニケーションインタフェース５ＣＩＴＦ
は、外部の図示しないプリンタやキーボードなどとこの
マイクロコンピュータシステムＬＳＩとの間でビットを
シリアルな形態で情報伝達を行うための周辺コントロー
ラである。

上記機能セルとしての、中央処理装ｆｃＰＵ、ランダム
・アクセス・メモリＲＡＭ、リード・オンリ・メモリＲ
ＯＭ、ダイレクト・メモリ・アクセス・コントローラＤ
ＭＡＣ，ＣＲＴコントローラＣＲＴＣ１及び、シリアル
コミュニケーションインタフェース５ＣＩＴｌｊ：、本
実施例のマイクロコンピュータシステムＬＳＩの機能に
応じて夫々所定の端子が、内部データバスＤＢＵＳ、内
部アドレスバスＡＢＵＳ、及び、内部制御バスＣＢＵＳ
に結合されている。貼る内部データバスＤＢＵＳ１内部
アドレスバスＡＢＵＳ、及び、内部制御バスＣＢＵＳは
、夫々上記データ入出力回銘ＤＩＯ，アドレス入出力回
路Ａ　Ｉ　Ｏ，制御信号入出力回路ＣＩＯに結合され、
図示しない外部装置との間でインク７エースを採り得る
ようにされている。

このようにしてシステム構成されたＬＳＩの内部におい
て、それに含まれる各機能セルが本来もつ信号入出力機
能は全て上記データ入出力回路ＤＩＯ，アドレス入出力
回路ＡＩＯ，制御信号入出力回＃５ＣＩＯを介して外部
に開放されるわけではない０例えば、ダイレクト・メモ
リ・アクセス・コントローラＤＭＡＣとＣＲＴコントロ
ーラＣＲＴＣとの間でやりとりされる制御信号ｄａ（例
えば、ＣＲＴコントローラＣＲＴＣからダイレクト・メ
モリ・アクセス・コントローラＤＭＡＣに供給される割
込み要求信号等）及びデータｄｄ（ダイレクト・メモリ
・アクセス・コントローラＤＭＡＣからＣＲＴコントロ
ーラＣＲＴＣに供給）や、ＣＲＴコントローラＣＲＴＣ
からキャラクタ発生メモ！ＪＣＧＭに供給されるアクセ
ス制御信号ｃｃやアドレスイ宵報Ｃａなとは当該ＬＳＩ
の内部でクローズドされている。更に、当ＨＬｓ■の機
能上、それに含まれるその他の機能セル全ての信号入出
力機能が利用されるとは限らない。

そこで、本実施例においては、各機能セルが本来もつ信
号入出力機能のうち、通常動作で外部に開放されていな
い信号を、テストモード時に外部との間で入出力可能に
するイＳ号線路として所定ビット数のテストバスＴＢＵ
Ｓが設けられ、そのテストバスＴＢＵＳはテストコント
ローラＴＥＳＴＣＯＮＴを介して外部端子に接続される
。このテストコントローラＴＥＳＴＣＯＮＴは、テスト
専用の外部端子などを介して外部からテストモードが設
定される。すなわち、テスト専用外部端子ＴＳＴを介し
て、所定の５号、例えばハイレベルの信号をテストコン
トローラＴＥＳＴＣＯＮＴに供給することによって、テ
ストモードに設定される。

これに対してテスト端子ＴＳＴがロウレベルにされると
、このテストコントローラＴｇＳＴＣＯＮＴは、このシ
ステムＬＳＩを通常動作モードに設定する。テストモー
ドが設定されると、外部からテストコントローラＴＥＳ
ＴＣＯＮＴや制御信号入出力（ロ）路ＣＩＯに供給され
る制御信号に基づいて１つの機能セルの動作が選択され
、それによって、当該機能セルが本来持つ信号入出力機
能によって入出力可能とされる全ての信号がデータ入出
力回路Ｄ　Ｉ　Ｏ，アドレス入出力回路ＡＩＯ，制御信
号入出力回路ＣＩＯ，及びテストコントローラＴＥＳＴ
ＣＯＮＴを介して外部に開放される。特に、テスト動作
が選択された機能セルが本来もつ信号入出力機能のうち
、通常動作で外部に開放されていない信号が、テストコ
ントローラＴＥＳＴＣＯＮＴ及び外部端子Ｔｌ１０を介
して外部とやりとり可能にされる。したがって、不実施
例のＬＳＩに含まれる機能セルが本来もつ信号入出力機
能のうち外部に開放されていないものがあっても、テス
トモードの設定によって、Ｐｆｒ足の機能セルに対して
外部から単独にテストを行うことかできる。

また、テストモードにおいては、特に制限されないが、
外部端子ＴＲ／Ｗに印加される信号（リード・ライト信
号）によって、メモリ等の機能セルのリード／ライトの
モードを切り換える。

また、第５図において、ダイレクト・メモリ・アクセス
・コントローラＤＭＡＣとＣＲＴコントローラＣＲＴ　
Ｃとの間でやりとりされる制御信号のように所定の機能
セル間だけで直接受は渡しされるような信号が入出力さ
れる各機能セルの端子とテストバスＴＥＳＴＢＵＳとの
間には、例えば第６図に示されているように、テストコ
ントローラＴＥＳＴＣＯＮＴかも出力される制御信号φ
ｌａｐφｌｂ、　　φ２ａ、　　φ２ｂによって信号伝
達方向が双方間に制御され得る双方向バッファ回路ＢＵ
ＦＩ。

ＢＵＦ２が介在されている。この双方向バッファ回路Ｂ
ＵＦＩ、ＢＵＦ２のそれぞれは、さらに、上記制御信号
φＩａ、　　φｌｂ、　　φ２ａ、　　φ２ｂ　のそれ
ぞれが所定の電位にされたとき、各機能セルの端子と上
記テストバスとを電気的に分離する。このような制御信
号φｌａ、　　φｌｂ、　　φ２ａ、　　φ２ｂ等は、
特に制限されないが、テストモードにおいて、外部端子
ＴＣＯＮに供給される信号にもとすいてテストコントロ
ーラＴ　Ｅ　Ｓ　Ｔ　ＣＯＮ　Ｔが形成し、制御パスＣ
ＢＵＳを介して双方向バッファ回路に供給する。第５図
には、２個の双方向バッファ回路が示されているが、例
えば、ダイレクト・メモリ・アクセス・コントローラＤ
ＭＡＣとＣＲＴコントローラＣＲＴＣとの間を１０本の
信号ラインが結ぶのであれば、この数に対応して１０個
の双方向バッファ回路が設ゆられる。それによって、例
えばダイレクト・メモリ・アクセス・コントローラＤＭ
ＡＣに対する単独テストに際して、そのダイレクト・メ
モリ・アクセス・コントローラＤＭＡＣかもＣＲＴコン
トローラＣＲＴＣに供給されるべき信号をテストバスＴ
ＢＵＳを介して外部に取り出すことができ、また、ＣＲ
ＴコントローラＣＲＴＣに対する単独テストに際して、
ダイレクト・メモリ・アクセス・コントローラＤＭＡＣ
からＣＲＴコントローラＣＲＴＣに供給されるべき信号
６図から判るように、テストバスＴＢＵＳ等は、複数の
信号勝によって構成されるが、図面が複雑になるのを防
ぐために、第５図においては、信号ラインに対して１本
の斜線を描くことにより、その信号ラインが複数のライ
ンによって構成されていることを示している。

上記Ｄ　Ｍ　Ａ　ＣとＣＲＴＣとの間で直接受は渡しさ
れる上述したような制御信号は、ＤＭＡＣ及びＣＲＴＣ
のそれぞれが動作するには必要な信号であるが、他の機
能セルが動作するためには、必要とされない。また、通
常動作では、外部に出力あるいは入力される必要もない
信号でちる。

第７図には、ダイレクト・メモリ・アクセス・コントロ
ーラＤＭＡＣ，ＣＲＴコントローラＣＲＴＣ及びテスト
コントローラＴＥＳＴＣＯＮＴの要部の一例が示されて
いる。同図において、Ｔ　ｃ　１は、ＤＭＡＣの制御信
号入力端子を、Ｔｄｏは、ＤＭＡＣのデータ出力端子を
それぞれ示し、Ｔｃ。

５１１．は、ＣＲＴＣの制御信号入力端子を、Ｔｄｏ　
ｔｒ！、ｅＲＴｃのデータ入力端子を示している。Ｃ３
ＤＵ、ＤＭＡＣのデバイス選択端子であり、この選択端
子にハイレベルの選択信号が供給されることによりＤＭ
ＡＣは動作状態にされる。また、このときＤＭＡＣのリ
ード／ライトは、端子Ｒ／ＷＤに供給される信号によっ
て決定される。同様に、Ｃ３Ｃｉ、ＣＲＴＣのデバイス
選択端子であり、この選択端子にハイレベルの選択信号
が供給されることによって、ＣＲＴＣが動作状態にされ
る。

このとき、ＣＲＴＣのリード／ライトは、端子Ｒ／ＷＣ
に供給される信号のレベルによって決定される。

テストコントローラＴＥＳＴＣＯＮＴの一実施例の要部
が同図に示されている。ＤＥＣは、デコーダであり、テ
スト端子ＴＳＴに、テストモードを示す、例えばハイレ
ベルが供給されたとき、外部端子ＴＡＤに供給されるア
ドレス信号をデコードして、デバイスを選択するための
選択信号を形成する。これにより、アドレス信号に従っ
たデバイスを選択的に動作状態にする。ＴＤＩＯは、テ
スト用入出力回路であり、テストモードのとき、テスト
バスＴＢＵＳと外部入出力端子Ｔｌ１０との間で信号の
伝達が可能となるようにする。このテスト用入出力回路
に汀、特に制限されないが、テストモードか否かを指す
テスト用信号（テスト端子ＴＳＴに印力口される信号）
と、リード／ライトを指すテスト・リード／ライト信号
（端子ＴＲ／Ｗに印加される信号）とが供給される。こ
のテスト用入出力回路は、特に制限されないが、例えば
、テスト用信号によってその動作が制御１１され、その
入出力の方向が、テスト・リード／ライト信号によって
決定されるようガ双方向バッファ回路によって構成する
ことができる。ＣＴＧ＋′ｉ、テスト用制御信号発生回
路であり、テストモードのとき、テスト・リード／ライ
ト信号に従って、上記Ｒ／ＷＣ，：Ｒ／ＷＤに供給され
る１ｈ号を形成する。

また、テスト用制御毎号発生回路ＣＴＧは、上記第６図
を用いて述べた制’ＨＩＩａ号φｌａ、　　φｌｂ、φ
２ａφ２ｂを、テストモードのとき、制御信号ＴＣＯＮ
にもとすいて形成する。

機能セルは上記第５図〜第７図に示した実施例において
説明した機能ブロックに限定されない。

また、機能セル個々の論理規模も上記実施例の規模に限
定されず、機能セル方式で形成されるＬＳＩのシステム
規模などに応じて適宜変更可能である。機能セルとして
は、入力信号に応答して、その人カイｈ号に従った出力
信号を形成するものであれば良い。また、夫々の機能セ
ルが本来もつ信号入出力機能のうち、通常動作で外部に
開放されていない信号の全てがテストバスなどを介して
外部に出力可能とされる必殺はなく、また、全ての機能
セルに対して外部からの単独テストを可能に構成する必
要はなく、例えば、メモリムとに対してはそのような単
独テスト機能を省略してもよい。

上記第５図〜第７図の実施例においては、専用のテスト
バスを設けた構成について説明した。アドレスバスなど
を時分割でテスト信号の入出力に兼用させるようにする
ことも考えられる。しかしながら、その場合には、時分
割によるタイミング上の制約から、タイミングを間４粒
にするテストは＠） また、機能セル方式でＬＳＩを設計する際、テストモー
ドの場合を考えて、バスに機能セルが結合されるタイミ
ング等を設計する必要が有り、設計が機雑になり、ＬＳ
Ｉ完成までに時１１」］を要するという問題も生じる。

以上のように、この発明を複数のメモリを内蔵するマイ
クロプロセッサＭ、　Ｐ　Ｕ等の半導体集積回路装置に
適用した場合、次のような効果が得られる。すなわち、 （１）　　マイクロプロセッサ等に内蔵される抄、数の
メモリの入出力部に、所定の試験制御信号に従ってアド
レス信号、データ及び起動制御信号等を選択的に伝達す
る選択回路を設げ、所定の試験モードにおいて、上記複
数のメモリを共通のバスに接続することで、上記複数の
メモリを上記バスを介して直接アクセスすることができ
るという効果が得られる。

（２）上記（１）項により、マイクロプロセッサ等ニ内
蔵される複数のメモリの機能や特性ケ、個別にか一つ効
率的に試験できるという効果が得られる。

（３）上記（１）項及び（２）項により、複数のメモリ
を内蔵するマイクロプロセッサ等の試験コストを低減し
、その機能及び性能を的確に評価することができるとい
う効果が得られる。

また、本発明によれば以下の効果も得ることができる。

（４）ＬＳＩに含まれている夫々の機能セルが本来もつ
信号入出力機能のうち、通常動作で外部に開放されてい
ない信号は、テストコントローラＴＥＳＴＣＯＮＴの制
御に基づいて機能セル単位で選択的にテストバスＴＢＵ
Ｓを介してテストコントローラＴＥＳＴＣＯＮＴがら外
部に出力可能とされることにより、機能セルが本来もつ
信号入出力機能のうち外部に開放されていないものがあ
っても、当該機能セルに対する外部からの単独テストを
行うことができる。

（５）上記（４）の効果より、機能セル単位でＡＣパラ
メータ試いやファンクション試験などを外部から単独に
テストすることが容易であるから、個々の機能セルのた
めの既に用意されている単独のテストプログラムをその
まま利用してＬＳＩの外部から当該機能セルのテストを
行うことカニできる。このため、複合テストは、機能セ
ルを組合せた総合性能の評価用のみに限定することがで
き、テストプログラムの作成効率をあげることができる
。また、伽々の機能セルを単独にテストすることができ
るため、全てを複合テストに頼る場合に比べてテスト条
件の設定に要する処理が軽減され、テスト効率の向上、
さらにはそれにおけるテストの信頼性向上を達成するこ
とができる。

（６）当該セル機能に対する外部からの単独テストがで
きるため、ＬＳＩの組み立て封止後でも当該機能セルの
テストができ、テストの４ｇ頼性向上を図ることができ
ると共に、不良解析などの内部状態の観測、評価が容易
になる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
もので嫉なく、その要旨を逸脱しない範囲で釉々変更可
能ひあるここはいうまでもィクロプロセッサＭＰＵに内
蔵されるメモリは１個又は２個であってもよいし、また
４個以上であってもよい、また、これらのメモリは、こ
の実施例以外の用途に用いられるものであってもよいし
、ＲＯＭ及びＲＡＭの組み合わせもこの実施例により制
限されない、各メモリは、それぞれ異なるビット数単位
でアクセスされるものであってもよい。

試験用バスＴＡＢ及びＴＤＢ等は、別個の独立した外部
端子を介して試験装置に接続されていてもよい、試験起
動制御信号ｔｅｎ及び試験モード制御信号ｔ　ｗ　ｅを
常時ハイレベルにして構わないならば、試験制御信号ｔ
ｓｔに対応する外部端子ＴＳＴのみとし、外部端子ＴＥ
Ｎ及びＴＷＥを削除してもよい。第２図において、メモ
リアレイＭＡＲ１ｊ：、複数のメモリマットにより構成
されていてもよい、この場合、アドレスデコーダＡＤを
複数のメモリマットで共用するようにしてもよい。

また、カラムアドレスデコーダを設けることで、メモリ
アレイＭＡＲＹの相補データ線を選択的にるようにして
もよい、さらに、第１図に示されるマイクロプロセッサ
ＭＰＵのブロック構成や第２図に示されるデータバッフ
ァメモリＤＢＭのブロック構成、また内部バスや試験用
バス及び制御信号の組み合わせ等、種々の実施形態を採
りうる。

また、俯５図〜第７図に示された実施例と第１図〜第３
図に示された実施例とを相互に組み合わせても良い。さ
らに第５図〜第７図に示された実施例の考えを第１図１
〜第３図に示された実施例に取り入れても良いし、反対
に、第１図〜第３図に示された実施例の考えを第５図〜
第７図の実施例に取り入れても良い。

本発明者によってなされた発明をマイクロプロセッサに
適用した場合について説明したが、それに限定されるも
のではなく、例えば、シングルチップマイクロコンピュ
ータや各種のディジタル制御装置等にも適用できる。本
発明は、少なくとも１個又は複数のメモリを内蔵する半
導体集積回路装置に広く適用できる。また、少なくとも
単位機＠） ＠） 体基板に集積した半導体集積回路装置に広（適用できる
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、マイクロプロセッサ等に内蔵される複数
のメモリの入出力部に、所定の試験制御信号に従ってア
ドレス信号、データ及び起動制御信号等を選択的に伝達
する選択回路を設け、所定の試験モードにおいて、上記
複数のメモリを共通の試験用バスに接続することで、上
記複数のメモリを試験用バスを介して直接アクセスし、
その機能や特性を個別に試験できるため、複数のメモリ
を内蔵するマイクロプロセッサ等の試験コストを低減し
、その機能及び性能を的確に評価することができるもの
である。

また、機能セル方式ＬＳＩを構成する機能セルが本来も
つ信号入出力機能のうち、通常動作で外部に開放されて
いない信号を、テストモード時に外部との間で入出力可
能に構成されるから、機能セルが本来もつ信号入出力機
能のうち外部に開放されていないものがあっても、テス
トモードの設定によって、当該機能セルに対する外部か
らの単独テストを容易に実施することができ、それによ
って、機能セル相互の動作を通じて間接的にテストを行
うような複合テストを介さすに機能セルの単独テストが
可能にされるから、機能セル方式のＬＳＩに対するテス
ト効率の向上、さらにはそれにおけるテストの信頼性向
上を達成することができる。

【図面の簡単な説明】

泥１図は、この発明か適用されたマイクロプロセッサの
一実施例を示すブロック図、 第２図は、第１図のマイクロプロセッサのデータバッフ
ァメモリの一実施例を示すブロック図、第３図は、第１
図に示されている制御回路ＣＴＬの一実施例の要部を示
すブロック図、第４図は、本発明に先たって考えられた
マイクロプロセッサの一例を示すブロック図、第５図は
本発明が適用された半導体集積回路装置の１実施例であ
る機能セル方式で構成されたマイクロコンピュータシス
テムを示すブロック図、第６図は機能セルとテストバス
との結合方式の１例を示す回路図、 第７図は、ＤＭＡＣ，ＣＲＴＣ及びＴＥＳＴＣＯＮＴの
一実施例の要部ブロック図である。 図

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置は、 第１のメモリと、 アドレス信号発生手段と、 上記第１のメモリをテストする際に、外部端子に結合さ
   れるバスと、 上記第１のメモリとアドレス信号発生手段と上記バスと
   に結合され、上記アドレス信号発生手段により形成され
   るアドレス信号又は上記バスを介して伝えられるアドレ
   ス信号とを選択的に上記メモリに伝える選択手段と、 上記選択手段に結合され、上記第１のメモリをテストす
   る際、上記選択手段が上記バス上のアドレス信号を上記
   第１のメモリに伝えるように、上記選択手段を制御する
   ための制御手段とを含むことを特徴とする