JPH0449600A - テストコード発生回路 - Google Patents
テストコード発生回路Info
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- JPH0449600A JPH0449600A JP2160190A JP16019090A JPH0449600A JP H0449600 A JPH0449600 A JP H0449600A JP 2160190 A JP2160190 A JP 2160190A JP 16019090 A JP16019090 A JP 16019090A JP H0449600 A JPH0449600 A JP H0449600A
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- 238000012360 testing method Methods 0.000 title claims abstract description 70
- 238000003860 storage Methods 0.000 claims abstract description 24
- 241000120694 Thestor Species 0.000 abstract 1
- 230000014759 maintenance of location Effects 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 29
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000275 quality assurance Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテストコード発生回路に関し、特に４Ｍビット
、１６Ｍビット、６４Ｍビットと大容量化が進む大容量
のダイナミックＲＡＭ、スタティックＲＡＭ等に内蔵さ
れるテスト回路におけるテストパターン生成用のテスト
コードを発生するテストコード発生回路に関する。
、１６Ｍビット、６４Ｍビットと大容量化が進む大容量
のダイナミックＲＡＭ、スタティックＲＡＭ等に内蔵さ
れるテスト回路におけるテストパターン生成用のテスト
コードを発生するテストコード発生回路に関する。
従来、大容量の半導体メモリのテスト回路は、通常メモ
リサイクルで４ビツトもしくは８ビツト、１６ビツトを
同時アクセスし、ライト動作では同一のライトデータ（
”１’”または“’Ｏ”）を書きこみ、リード動作では
アクセスされた複数ビットの読出しデータを比較し、そ
の結果（一致または不一致）を出力ピンに出力（“′１
″または“Ｏ”）していた。
リサイクルで４ビツトもしくは８ビツト、１６ビツトを
同時アクセスし、ライト動作では同一のライトデータ（
”１’”または“’Ｏ”）を書きこみ、リード動作では
アクセスされた複数ビットの読出しデータを比較し、そ
の結果（一致または不一致）を出力ピンに出力（“′１
″または“Ｏ”）していた。
最近、大容量化に伴ない、増大したテスト時間の短縮の
ため、テスト回路が高機能化されてきた。高機能化され
たテスト回路を有する半導体メモリは、チップ内部でテ
ストパターンを発生し、全ビットのテスト結果（ＰＡＳ
ＳまたはＦＡ Ｉ Ｌ）を出力（” １ ”または“’
Ｏ”）する構成となっている。この高機能化されたテス
ト回路は、大量の半導体メモリを同時に、テスト、検査
することを可能にする。
ため、テスト回路が高機能化されてきた。高機能化され
たテスト回路を有する半導体メモリは、チップ内部でテ
ストパターンを発生し、全ビットのテスト結果（ＰＡＳ
ＳまたはＦＡ Ｉ Ｌ）を出力（” １ ”または“’
Ｏ”）する構成となっている。この高機能化されたテス
ト回路は、大量の半導体メモリを同時に、テスト、検査
することを可能にする。
第４図にこの種の半導体メモリのテスト回路に含まれる
テストコード発生回路の一例を示す。
テストコード発生回路の一例を示す。
記憶部ＩＡは複数の記憶素子１１Ａを備え、この記憶素
子１１Ａは、ＲＯＭ （リードオンリーメモリ）素子で
構成されている。記憶素子１１Ａへのデータ設定は、こ
の記憶素子１１ＡのＮ型トランジスタＴＮのソース配線
、コンタクトなどの電源線４．接地線５への接続、非接
続で行なわれる。第４図において、例えば右上のＮ型ト
ラジスタＴＮのソースは、電源線４と接続（■は接続を
示す）し、接地線５とは非接続（○印は非接続を示す）
であり、このＮ型トランジスタＴＮのゲートには、テス
トインストラクション信号Ｉ ＳＴＯが入力され、この
テストインストラクション信号ＩＴＳＯが“１′′にな
るとＮ型トランジスタＴＮはオンとなる。他のインスト
ラクション信号ｌ５Ｔ１〜Ｉ Ｓｒ１は“Ｏ゛′である
ため、このＮ型トランジスタＴＮのみ高レベルへ充電さ
れる。こうしてインバータ３の出力のテストコードＣＤ
１はＩＩ ＯＩＩのレベルを出力する。
子１１Ａは、ＲＯＭ （リードオンリーメモリ）素子で
構成されている。記憶素子１１Ａへのデータ設定は、こ
の記憶素子１１ＡのＮ型トランジスタＴＮのソース配線
、コンタクトなどの電源線４．接地線５への接続、非接
続で行なわれる。第４図において、例えば右上のＮ型ト
ラジスタＴＮのソースは、電源線４と接続（■は接続を
示す）し、接地線５とは非接続（○印は非接続を示す）
であり、このＮ型トランジスタＴＮのゲートには、テス
トインストラクション信号Ｉ ＳＴＯが入力され、この
テストインストラクション信号ＩＴＳＯが“１′′にな
るとＮ型トランジスタＴＮはオンとなる。他のインスト
ラクション信号ｌ５Ｔ１〜Ｉ Ｓｒ１は“Ｏ゛′である
ため、このＮ型トランジスタＴＮのみ高レベルへ充電さ
れる。こうしてインバータ３の出力のテストコードＣＤ
１はＩＩ ＯＩＩのレベルを出力する。
Ｎ型トランジスタＴＮのソースが接地線５に接続されて
いると、テストコードＣＤｊ （ｊ＝１〜６）は゛１″
レベルを出力することになる。第４図に示された６×８
ビツトの各記憶素子］、ＬＡは、それぞれのＮ型トラン
ジスタＴＮのソースが電源線４に接続されるか接地線５
に接続されるかにより１″または０″が記憶される。
いると、テストコードＣＤｊ （ｊ＝１〜６）は゛１″
レベルを出力することになる。第４図に示された６×８
ビツトの各記憶素子］、ＬＡは、それぞれのＮ型トラン
ジスタＴＮのソースが電源線４に接続されるか接地線５
に接続されるかにより１″または０″が記憶される。
テストコードＣＤ１〜ＣＤ６は、あるテストインストラ
クションにおけるメモリ動作を与える。
クションにおけるメモリ動作を与える。
例えば、テストコードＣＤ１は１″でライト。
０″でリード（期待値の判定）というようにライト、リ
ードを規定する。ＣＤ２はライトデータの反転（インバ
ートモード）を、ＣＤ３はローアドレスを出力する内部
ローアドレスカウンタのインクリメント、ディクリメン
トを、ＣＤ４はカラムアドレスを出力する内部カラムア
ドレスカウンタのインクリメント、ディクリメントを、
ＣＤ５は内部テストタイミングのサイクルタイム（ショ
ートサイクル、ロングサイクル）を、ＣＤ６はインスト
ラクションモード（ＮＯＯＰ／アドレス判定）を規定す
る。
ードを規定する。ＣＤ２はライトデータの反転（インバ
ートモード）を、ＣＤ３はローアドレスを出力する内部
ローアドレスカウンタのインクリメント、ディクリメン
トを、ＣＤ４はカラムアドレスを出力する内部カラムア
ドレスカウンタのインクリメント、ディクリメントを、
ＣＤ５は内部テストタイミングのサイクルタイム（ショ
ートサイクル、ロングサイクル）を、ＣＤ６はインスト
ラクションモード（ＮＯＯＰ／アドレス判定）を規定す
る。
上述したテストコードＣＤｊの説明は一例であり、また
、テストコードＣＤｊの数を増加させることにより、ア
ドレスジャンプなどの複雑なインストラクションを実行
させることも可能である。
、テストコードＣＤｊの数を増加させることにより、ア
ドレスジャンプなどの複雑なインストラクションを実行
させることも可能である。
テストインストラクション信号ｌ５Ｔｉ（ｉ０〜７）は
テストパターンのシーケンスを与えるものであり、イン
ストラクションカウンタがら出力される。例えば、テス
トインストラクション信号Ｉ ＳＴＯの実行では、全ビ
ットライト動作を、ｌ５ＴＩではある設定番地（０番地
であることが多い）のメモリセルのリード動作（判定）
を、ｌ５Ｔ２ではｌ５ＴＩの番地のメモリセルへの逆デ
ータのライト動作を、Ｉ Ｓｒ１ではアドレスをインク
リメントし、リード動作を、Ｉ Ｓｒ１ではある特定の
アドレス（最終番地であることが多い）であるかの判定
を行なう。判定結果が“０″であるとテストインストラ
クション信号をＩ Ｓｒ１に戻しく２インストラクシヨ
ン後退１１ｓＴ４まで実行する。ある特定のアドレスま
で実行すると、判定結果が１′′となり、ｌ５Ｔ５へ進
む。
テストパターンのシーケンスを与えるものであり、イン
ストラクションカウンタがら出力される。例えば、テス
トインストラクション信号Ｉ ＳＴＯの実行では、全ビ
ットライト動作を、ｌ５ＴＩではある設定番地（０番地
であることが多い）のメモリセルのリード動作（判定）
を、ｌ５Ｔ２ではｌ５ＴＩの番地のメモリセルへの逆デ
ータのライト動作を、Ｉ Ｓｒ１ではアドレスをインク
リメントし、リード動作を、Ｉ Ｓｒ１ではある特定の
アドレス（最終番地であることが多い）であるかの判定
を行なう。判定結果が“０″であるとテストインストラ
クション信号をＩ Ｓｒ１に戻しく２インストラクシヨ
ン後退１１ｓＴ４まで実行する。ある特定のアドレスま
で実行すると、判定結果が１′′となり、ｌ５Ｔ５へ進
む。
ｌ５Ｔ５では、逆データのライト動作を行なう。
上述したテストインストラクション信号ｌ５Ｔｉの説明
は、マーチングパターンの一部を一例として説明したも
のである。記憶部ＩＡの容量を大容量化すると、ギャロ
ップパターン、デイスターブパターン、セルデータホー
ルドテストパターンなどの複雑なテストパターンを発生
することができる。
は、マーチングパターンの一部を一例として説明したも
のである。記憶部ＩＡの容量を大容量化すると、ギャロ
ップパターン、デイスターブパターン、セルデータホー
ルドテストパターンなどの複雑なテストパターンを発生
することができる。
上述した従来のテストコード発生回路は、記憶素子１１
ＡがＲＯＭ型となっており、Ｎ型トランジスタＴＮのソ
ースを電源線４または接地線５に接続することによりテ
ストコードを発生する構成となっているので、テストパ
ターンの種類（たとえば、マーチン、ギャロップ、スキ
ャンライドリード）が、プログラムされたチップ毎に決
まってしまい、テストパターンを変更するには、接続。
ＡがＲＯＭ型となっており、Ｎ型トランジスタＴＮのソ
ースを電源線４または接地線５に接続することによりテ
ストコードを発生する構成となっているので、テストパ
ターンの種類（たとえば、マーチン、ギャロップ、スキ
ャンライドリード）が、プログラムされたチップ毎に決
まってしまい、テストパターンを変更するには、接続。
非接続、またはトランジスタの特性等の拡散工程の変更
が必要となり、同一チップで機能するテストパターン数
は限界があるために同一チップにおいて多種多様なテス
トパターンによるテストができないという欠点がある。
が必要となり、同一チップで機能するテストパターン数
は限界があるために同一チップにおいて多種多様なテス
トパターンによるテストができないという欠点がある。
本発明の目的は、同一チップで容易に多種多様なテスト
パターンのテストコードを発生ずることができるテスト
コード発生回路を提供することにある。
パターンのテストコードを発生ずることができるテスト
コード発生回路を提供することにある。
本発明のテストコード発生回路は、第１．第２の信号に
従って記憶内容を更新するラッチ回路、及びテストイン
ストラクション信号に従って前記ラッチ回路の記憶内容
をテストコードとして出力する出力回路を備えた複数の
記憶素子を配列した記憶部と、前記各ラッチ回路の記憶
内容の更新制御を行うＴＯＣ制御回路とを有している。
従って記憶内容を更新するラッチ回路、及びテストイン
ストラクション信号に従って前記ラッチ回路の記憶内容
をテストコードとして出力する出力回路を備えた複数の
記憶素子を配列した記憶部と、前記各ラッチ回路の記憶
内容の更新制御を行うＴＯＣ制御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）はそれぞれ本発明の第１の実施例
のブロック図及びこの実施例の記憶素子の具体例を示す
回路図である。
のブロック図及びこの実施例の記憶素子の具体例を示す
回路図である。
この実施例は、ローアドレス信号ＲＡｉ（ｉ０〜７．以
下同じ）（第１の信号）、カラムアドレス信号ＣＡｊ
（ｊ＝ｏ〜５．以下同じ）（第２の信号）に従って記憶
内容を更新するＤ−ラ・ンチ回路１２、及びテストイン
ストラクション信号工ＳＴｉに従ってＤ−ラッチ回路１
２の記憶内容を出力する出力回路のクロックドインバー
タ１３を備えた複数の記憶素子１１を配列した記憶部１
と、ローアドレスストローブ信号ΦＲ，カラムアドレス
ストローブ信号ΦＣ，ライトコマンド信号ΦＷ、アウト
プットイネーブル信号Φ０．及びアドレス信号ΦＡＤを
入力し、ローアドレス信号ＲＡｉ及びカラムアドレス信
号ＣＡｊを出力して各Ｄ−ラッチ回路１１の記憶内容を
更新制御するＴ。
下同じ）（第１の信号）、カラムアドレス信号ＣＡｊ
（ｊ＝ｏ〜５．以下同じ）（第２の信号）に従って記憶
内容を更新するＤ−ラ・ンチ回路１２、及びテストイン
ストラクション信号工ＳＴｉに従ってＤ−ラッチ回路１
２の記憶内容を出力する出力回路のクロックドインバー
タ１３を備えた複数の記憶素子１１を配列した記憶部１
と、ローアドレスストローブ信号ΦＲ，カラムアドレス
ストローブ信号ΦＣ，ライトコマンド信号ΦＷ、アウト
プットイネーブル信号Φ０．及びアドレス信号ΦＡＤを
入力し、ローアドレス信号ＲＡｉ及びカラムアドレス信
号ＣＡｊを出力して各Ｄ−ラッチ回路１１の記憶内容を
更新制御するＴ。
Ｃ制御回路２（ＴＯＣ＋Ｔｅ５ｔ ０ｐｅｒａｔｉｏ
ｎ Ｃｏｄｅ）とを有する構成となっている。
ｎ Ｃｏｄｅ）とを有する構成となっている。
次に、この実施例の動作について説明する。
記憶素子１１のＧ端子に入力されるローアドレス信号Ｒ
Ａｉが“１”°となると、Ｄ−ラッチ回路１２のデータ
は、Ｄ端子に入力されるカラムアドレス信号に従い、変
化し、更新される。ローアドレス信号ＲＡｉが“０″に
なると、更新されたデータは保持される。この記憶素子
］１のデータ（記憶内容）の更新は後述するコード設定
サイクルにおいてのみ実行され、他のサイクルでは実行
されないものである。
Ａｉが“１”°となると、Ｄ−ラッチ回路１２のデータ
は、Ｄ端子に入力されるカラムアドレス信号に従い、変
化し、更新される。ローアドレス信号ＲＡｉが“０″に
なると、更新されたデータは保持される。この記憶素子
］１のデータ（記憶内容）の更新は後述するコード設定
サイクルにおいてのみ実行され、他のサイクルでは実行
されないものである。
Ｅ端子に入力されるテストインストラクション信号ｌ５
Ｔｉの１つが“１″になると、このテストインストラク
ション信号ｌ５Ｔｉと接続する６個の記憶素子１１のＱ
端子からテストコードＣＤ１〜ＣＤ６が出力される。例
えば、テストインストラクション信号ｌ５ＴＩが“１°
′であると、テストコードＣＤ１〜ＣＤ６は’００１１
１０”となる。
Ｔｉの１つが“１″になると、このテストインストラク
ション信号ｌ５Ｔｉと接続する６個の記憶素子１１のＱ
端子からテストコードＣＤ１〜ＣＤ６が出力される。例
えば、テストインストラクション信号ｌ５ＴＩが“１°
′であると、テストコードＣＤ１〜ＣＤ６は’００１１
１０”となる。
このように、各記憶素子１１の記憶内容は、コード設定
サイクルにおけるローアドレス信号ＲＡｉ、カラムアド
レス信号ＣＡｊによりリアルタイムに更新し出力するこ
とができる。
サイクルにおけるローアドレス信号ＲＡｉ、カラムアド
レス信号ＣＡｊによりリアルタイムに更新し出力するこ
とができる。
第２図は、ＴＯＣ制御回路の動作を説明するための各部
信号の波形図である。
信号の波形図である。
ローアドレスストローブ信号ΦＲ，カラムアドレススト
ローブ信号ΦＣ，ライトコマンド信号ΦＷ、アウトプッ
トイネーブル信号ΦＯ及びアドレス信号ΦＡＤは外部か
ら入力され、カラムアドレスストローブ信号ΦＣがパ１
°°、ライトコマンド信号ΦＷが“０″、アウトプット
イネーブル信号Φ０が“０“′とすると、ローアドレス
ストローブ信号ΦＲの立下りエツジでコード設定サイク
ルフラグ信号ＣＯＣが立上りコード設定サイクルとなる
。ここでローアドレス信号ΦＡＤからローアドレス信号
ＲＡｉが生成される。カラムアドレスストローブ信号Φ
Ｃの立下りエツジで、アドレス信号ΦＡＤからカラムア
ドレス信号ＣＡｊが生成される。これら信号（ＲＡｉ、
ＣＡｊ ）により記憶素子１１の記憶内容が更新され、
ローアドレスストローブ信号Φ８の立上りでコード設定
サイクルは終了する。
ローブ信号ΦＣ，ライトコマンド信号ΦＷ、アウトプッ
トイネーブル信号ΦＯ及びアドレス信号ΦＡＤは外部か
ら入力され、カラムアドレスストローブ信号ΦＣがパ１
°°、ライトコマンド信号ΦＷが“０″、アウトプット
イネーブル信号Φ０が“０“′とすると、ローアドレス
ストローブ信号ΦＲの立下りエツジでコード設定サイク
ルフラグ信号ＣＯＣが立上りコード設定サイクルとなる
。ここでローアドレス信号ΦＡＤからローアドレス信号
ＲＡｉが生成される。カラムアドレスストローブ信号Φ
Ｃの立下りエツジで、アドレス信号ΦＡＤからカラムア
ドレス信号ＣＡｊが生成される。これら信号（ＲＡｉ、
ＣＡｊ ）により記憶素子１１の記憶内容が更新され、
ローアドレスストローブ信号Φ８の立上りでコード設定
サイクルは終了する。
次のローアドレスストローブ信号ΦＲが立下るとき、カ
ラムアドレスストローブ信号ΦＣがＩＩ Ｉ ＩＩ、ラ
イトコマンド信号ΦＷが“１′″、アウトプットイネー
ブル信号Φ０が１″であると、コード設定サイクルとは
ならないでこの立下りより、テスト動作がスタートする
。すなわち、テストインストラクション信号Ｉ ＳＴＯ
が” １ ”となり、テストコードＣＤｊにより新しい
データが出力される。以下のテスト動作は、従来例と同
様に行なわれる。
ラムアドレスストローブ信号ΦＣがＩＩ Ｉ ＩＩ、ラ
イトコマンド信号ΦＷが“１′″、アウトプットイネー
ブル信号Φ０が１″であると、コード設定サイクルとは
ならないでこの立下りより、テスト動作がスタートする
。すなわち、テストインストラクション信号Ｉ ＳＴＯ
が” １ ”となり、テストコードＣＤｊにより新しい
データが出力される。以下のテスト動作は、従来例と同
様に行なわれる。
このようにして、テストコードの設定、出力を順次くり
返して行うことができ、多種多様なテストパターンによ
るテストが可能となる。
返して行うことができ、多種多様なテストパターンによ
るテストが可能となる。
第３図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、記憶素子１１の記憶内容更新用の第１の
信号のローアドレス信号ＲＡＯ〜ＲＡ７は第１の実施例
と同様にアドレス信号ΦＡＤがら生成しているが、第２
の信号は、その一部（ＲＡＳ、ＲＡ９）をアドレス信号
ΦＡＤがら生成し、その他は外部からの入力データＤＩ
Ｉ〜ＤＩ４を直接使用している。この入力データＤＩＩ
〜ＤＩ４はローアドレスストローブ信号ΦＲの立下りエ
ツジでラッチされ使用される。
信号のローアドレス信号ＲＡＯ〜ＲＡ７は第１の実施例
と同様にアドレス信号ΦＡＤがら生成しているが、第２
の信号は、その一部（ＲＡＳ、ＲＡ９）をアドレス信号
ΦＡＤがら生成し、その他は外部からの入力データＤＩ
Ｉ〜ＤＩ４を直接使用している。この入力データＤＩＩ
〜ＤＩ４はローアドレスストローブ信号ΦＲの立下りエ
ツジでラッチされ使用される。
この実施例では、記憶素子１１へのライト動作はローア
ドレスストローブ信号Φｈの立下りエツジでのみ決定さ
れるため、カラムアドレスストローブ信号Φ。の立下り
エツジを必要とすぜ、制御が簡略化されるという利点が
ある。
ドレスストローブ信号Φｈの立下りエツジでのみ決定さ
れるため、カラムアドレスストローブ信号Φ。の立下り
エツジを必要とすぜ、制御が簡略化されるという利点が
ある。
以上説明したように本発明は、各記憶素子を、第１及び
第２の信号により記憶内容が更新できる構成とすること
により、テストコードを任意に設定して順次出力するこ
とができるので、このテストコードにより多種多様なテ
ストパターンを発生することができる効果がある。
第２の信号により記憶内容が更新できる構成とすること
により、テストコードを任意に設定して順次出力するこ
とができるので、このテストコードにより多種多様なテ
ストパターンを発生することができる効果がある。
この結果、大容量の半導体メモリの品質保証上、コスト
上大きな問題となるテスト方法において、特にテスト時
間を短縮することができ上記問題点を改善することがで
きる。
上大きな問題となるテスト方法において、特にテスト時
間を短縮することができ上記問題点を改善することがで
きる。
第１図（ａ）、（ｂ）はそれぞれ本発明の第１の実施例
のブロック図及びこの実施例の記憶素子の具体例を示す
回路図、第２図は第１図（ａ）。 （ｂ）に示された実施例の動作を説明するための各部信
号のタイミング図、第３図は本発明の第２の実施例のブ
ロック図、第４図は従来のテストコード発生回路の一例
を示す回路図である。 １、ＩＡ・・・記憶部、２，２Ａ・・・ＴＯＣ制御回路
、３・・・インバータ、４・・・電源線、５・・・接地
線、１１、ｌｌＡ・・・記憶素子、１２・・・Ｄ−ラッ
チ回路、１３・・・クロックドインバータ、ＴＮ・・・
Ｎ型トランジスタ。
のブロック図及びこの実施例の記憶素子の具体例を示す
回路図、第２図は第１図（ａ）。 （ｂ）に示された実施例の動作を説明するための各部信
号のタイミング図、第３図は本発明の第２の実施例のブ
ロック図、第４図は従来のテストコード発生回路の一例
を示す回路図である。 １、ＩＡ・・・記憶部、２，２Ａ・・・ＴＯＣ制御回路
、３・・・インバータ、４・・・電源線、５・・・接地
線、１１、ｌｌＡ・・・記憶素子、１２・・・Ｄ−ラッ
チ回路、１３・・・クロックドインバータ、ＴＮ・・・
Ｎ型トランジスタ。
Claims (1)
- 第１、第２の信号に従って記憶内容を更新するラッチ回
路、及びテストインストラクション信号に従つて前記ラ
ッチ回路の記憶内容をテストコードとして出力する出力
回路を備えた複数の記憶素子を配列した記憶部と、前記
各ラッチ回路の記憶内容の更新制御を行うＴＯＣ制御回
路とを有することを特徴とするテストコード発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160190A JPH0449600A (ja) | 1990-06-19 | 1990-06-19 | テストコード発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160190A JPH0449600A (ja) | 1990-06-19 | 1990-06-19 | テストコード発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449600A true JPH0449600A (ja) | 1992-02-18 |
Family
ID=15709769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160190A Pending JPH0449600A (ja) | 1990-06-19 | 1990-06-19 | テストコード発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449600A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661097A (en) * | 1979-10-19 | 1981-05-26 | Nippon Telegr & Teleph Corp <Ntt> | Pattern generator for semiconductor memory test |
| JPS62192100A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | ダイナミツク形半導体記憶装置 |
| JPS62259145A (ja) * | 1986-05-06 | 1987-11-11 | Hitachi Electronics Eng Co Ltd | アルゴリズミツク・パタ−ン発生装置 |
| JPH0258799A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0258800A (ja) * | 1988-08-24 | 1990-02-27 | Nec Corp | 半導体メモリ用オンチップテスト回路及びテスト方式 |
-
1990
- 1990-06-19 JP JP2160190A patent/JPH0449600A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661097A (en) * | 1979-10-19 | 1981-05-26 | Nippon Telegr & Teleph Corp <Ntt> | Pattern generator for semiconductor memory test |
| JPS62192100A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | ダイナミツク形半導体記憶装置 |
| JPS62259145A (ja) * | 1986-05-06 | 1987-11-11 | Hitachi Electronics Eng Co Ltd | アルゴリズミツク・パタ−ン発生装置 |
| JPH0258799A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0258800A (ja) * | 1988-08-24 | 1990-02-27 | Nec Corp | 半導体メモリ用オンチップテスト回路及びテスト方式 |
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