JPH0317577A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0317577A JPH0317577A JP1151909A JP15190989A JPH0317577A JP H0317577 A JPH0317577 A JP H0317577A JP 1151909 A JP1151909 A JP 1151909A JP 15190989 A JP15190989 A JP 15190989A JP H0317577 A JPH0317577 A JP H0317577A
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- 238000012360 testing method Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 230000015654 memory Effects 0.000 claims abstract description 53
- 230000006870 function Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000007689 inspection Methods 0.000 abstract description 2
- 238000011990 functional testing Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置の機能テスト回路に関する
ものである。
ものである。
従来の技術
半導体メモリー、特にＭＯＳメモリーは、その大容量化
に伴い、その応用が、コンピュータのメインフレームか
ら、テレビ，ビデオなどの民生分野へ広がり、その使わ
れ方も様々である。
に伴い、その応用が、コンピュータのメインフレームか
ら、テレビ，ビデオなどの民生分野へ広がり、その使わ
れ方も様々である。
近年、機器のコストダウン、小型化を目指し、半導体集
積回路装置も大容量メモリーとコントロールロジックと
をーチップ化したものが現れてきた。
積回路装置も大容量メモリーとコントロールロジックと
をーチップ化したものが現れてきた。
上記の様な半導体集積回路の機能テストに関して、従来
は、メモリ一部とコントロールロジック部とをその半導
体集積回路白身の端子を通じて、外部制御により、電気
的に切り離し、メモリ一部およびコントロールロジック
部を、それぞれ専用のテスト装置で、機能検査していた
。これらのテスト装置は、高度な精度、性能を要すため
、非常に高価である。とりわけ、メモリー専用のテスト
装置は、ロジック専用のテスト装置に比べて、半導体集
積回路とのインターフェースである信号発生器（ドライ
バー）およびコンバレータの各ハードユニット数が少な
く安価であるが、反面、メモリーアドレス本数ｎに対し
、２０回以上の繰かえしパターンが必要となり、ロジッ
クの検査の場合に比べて１０倍から１０００倍の時間が
かかっていた。このため、複数個の半導体集積回路を同
時に測定する技術で一個当りの時間短縮がおこなわれて
いる。
は、メモリ一部とコントロールロジック部とをその半導
体集積回路白身の端子を通じて、外部制御により、電気
的に切り離し、メモリ一部およびコントロールロジック
部を、それぞれ専用のテスト装置で、機能検査していた
。これらのテスト装置は、高度な精度、性能を要すため
、非常に高価である。とりわけ、メモリー専用のテスト
装置は、ロジック専用のテスト装置に比べて、半導体集
積回路とのインターフェースである信号発生器（ドライ
バー）およびコンバレータの各ハードユニット数が少な
く安価であるが、反面、メモリーアドレス本数ｎに対し
、２０回以上の繰かえしパターンが必要となり、ロジッ
クの検査の場合に比べて１０倍から１０００倍の時間が
かかっていた。このため、複数個の半導体集積回路を同
時に測定する技術で一個当りの時間短縮がおこなわれて
いる。
このように、半導体集積回路装置の機能検査は、それぞ
れ専用のテスト装置を必要とし、さらに機能検査工程の
時間も増え、半導体集積回路装置の生産コストの増大に
つながっていた。
れ専用のテスト装置を必要とし、さらに機能検査工程の
時間も増え、半導体集積回路装置の生産コストの増大に
つながっていた。
発明が解決しようとする課題
従来、メモリーとコントロールロジックとを一チップ化
した半導体集積回路装置の機能検査は、高価な２つのテ
スト装置を必要とし、機能検査の時間も増加し、半導体
集積回路装置の生産コストを増大させる問題・点があっ
た。
した半導体集積回路装置の機能検査は、高価な２つのテ
スト装置を必要とし、機能検査の時間も増加し、半導体
集積回路装置の生産コストを増大させる問題・点があっ
た。
本発明は、２つのテスト装置を必要とせず、メモリー専
用テスト装置のみで、半導体集積回路装置のコントロー
ルロジックの機能検査を行なうテスト回路を提供するこ
とを目的とする。
用テスト装置のみで、半導体集積回路装置のコントロー
ルロジックの機能検査を行なうテスト回路を提供するこ
とを目的とする。
課題を解決するための手段
この目的を達成するために、本発明のテスト回路は、外
部より与えられるテストパターンを書き込む第１メモリ
ーとこの第１メモリーのデータを被テストロジックの入
力に与える手段と、この被テストロジックの出力結果を
書き込む第２メモリーと、この第２メモリーのデータを
外部へ出力する手段とからなる構成を有している。
部より与えられるテストパターンを書き込む第１メモリ
ーとこの第１メモリーのデータを被テストロジックの入
力に与える手段と、この被テストロジックの出力結果を
書き込む第２メモリーと、この第２メモリーのデータを
外部へ出力する手段とからなる構成を有している。
作用
この構成によって、被検査半導体集積回路装置の外部よ
り与えられるロジックの機能検査のためのテストパター
ンを、第１メモリーに書き込み、これを被テストロジッ
クに入力し、被テストロジックの出力結果を第２メモリ
ーに書き込み、この第２メモリーのデータを、さらに、
外部へ出力することにより、メモリーとコントロールロ
ジックとをーチップ化した半導体集積回路装置のコント
ロールロジックの機能検査がメモリーテスト装置で実現
できる。
り与えられるロジックの機能検査のためのテストパター
ンを、第１メモリーに書き込み、これを被テストロジッ
クに入力し、被テストロジックの出力結果を第２メモリ
ーに書き込み、この第２メモリーのデータを、さらに、
外部へ出力することにより、メモリーとコントロールロ
ジックとをーチップ化した半導体集積回路装置のコント
ロールロジックの機能検査がメモリーテスト装置で実現
できる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例に用いた半導体集積回路装
置の内部回路構成ブロック図であり、外部より与えられ
るテストパターンを端子ＨＡより第１メモリー１に書き
込み、そのデータを内部結線部Ｂより被テストコントロ
ールロジック３の入力に与え、コントロールロジックの
出力結果を内部結線部Ｃより第２メモリー２に書き込み
、書き込んだデータを端子部Ｄより外部へ出力する回路
構或を成している。
置の内部回路構成ブロック図であり、外部より与えられ
るテストパターンを端子ＨＡより第１メモリー１に書き
込み、そのデータを内部結線部Ｂより被テストコントロ
ールロジック３の入力に与え、コントロールロジックの
出力結果を内部結線部Ｃより第２メモリー２に書き込み
、書き込んだデータを端子部Ｄより外部へ出力する回路
構或を成している。
第２図は、この実施例の詳細な回路構威図であり、破線
枠で囲う半導体集積回路装置の通常動作とテスト時動作
を表すものである。１〜９は切換回路であり、ＳＷ（Ａ
）は入力切換回路、Ｓ Ｗ（ Ｂ ）は出力切換回路で
ある。１０はメモリー １１はコントロールロジックを
表す。またＡ−Ｖは信号経路を示す。
枠で囲う半導体集積回路装置の通常動作とテスト時動作
を表すものである。１〜９は切換回路であり、ＳＷ（Ａ
）は入力切換回路、Ｓ Ｗ（ Ｂ ）は出力切換回路で
ある。１０はメモリー １１はコントロールロジックを
表す。またＡ−Ｖは信号経路を示す。
以上のように構成された，本実施例の半導体集積回路装
置のテスト回路について 以下その動作を説明する。
置のテスト回路について 以下その動作を説明する。
第１図において、コントロールロジックの機能検査時、
まず外部からの入力信号を第１メモリー１に入力する。
まず外部からの入力信号を第１メモリー１に入力する。
これによりコントロールロジックをテストするテストパ
ターンを第１メモリー１に書き込む。
ターンを第１メモリー１に書き込む。
次に、書き込んだテストパターンをコントロールロジッ
クに与える。入力されたテストパターンの出力結果は第
２メモリー２へ書き込まれる。書き込まれたコントロー
ルロジックの出力結果は、第２メモリー２から直接外部
へ出力される。
クに与える。入力されたテストパターンの出力結果は第
２メモリー２へ書き込まれる。書き込まれたコントロー
ルロジックの出力結果は、第２メモリー２から直接外部
へ出力される。
次に，第２図において、このテスト回路の動作について
通常の動作と比較しながら説明する。
通常の動作と比較しながら説明する。
テスト時において、まず、被検査半導体集積回路装置の
外部から入力する信号Ｂを、切換え制御信号Ｐと共に、
入力切換回路７に与え、この入力切換回路７の出力を出
力切換回路１３におＪｊるアドレス切換制御信号Ｕによ
り、出力信号Ｊを得、さらに出力切換回路１２により、
第１，第２メモリー領域にコントロールロジックの機能
検査のためのテストパターンを外郎より直接与える。
外部から入力する信号Ｂを、切換え制御信号Ｐと共に、
入力切換回路７に与え、この入力切換回路７の出力を出
力切換回路１３におＪｊるアドレス切換制御信号Ｕによ
り、出力信号Ｊを得、さらに出力切換回路１２により、
第１，第２メモリー領域にコントロールロジックの機能
検査のためのテストパターンを外郎より直接与える。
書き込んだテストパターンを、切換回路１４，５，６に
おけるアドレス切換制御信号Ｖおよび切換制御信号Ｐの
切換えにより、Ｆ−Ｈ−Ｒ−Ｎの各結線を通して、コン
トロールロジック３に与える。
おけるアドレス切換制御信号Ｖおよび切換制御信号Ｐの
切換えにより、Ｆ−Ｈ−Ｒ−Ｎの各結線を通して、コン
トロールロジック３に与える。
この出力結果は、切換回路８，１３．１２における切換
制御信号Ｐおよびアドレス切換制御信号Ｕの切換により
、Ｍ−Ｌ−Ｊ−Ｅの各結線を通して第２メモリー領域へ
書き込まれる。
制御信号Ｐおよびアドレス切換制御信号Ｕの切換により
、Ｍ−Ｌ−Ｊ−Ｅの各結線を通して第２メモリー領域へ
書き込まれる。
第２メモリー領域に書き込まれたデータは、切換回路１
４，９におけるアドレス切換ホ１１郊信号Ｖおよび切換
制御信号Ｐの切換えにより、Ｆ−Ｇの各結線を通して、
外部出力として、端子Ｃに出力される。
４，９におけるアドレス切換ホ１１郊信号Ｖおよび切換
制御信号Ｐの切換えにより、Ｆ−Ｇの各結線を通して、
外部出力として、端子Ｃに出力される。
通常の動作状態では、第２図に示すように、外部から与
えられた信号は全てコントロールロジックに入力され、
コントロールロジックを介して、メモリーへ信号が入力
され、また、メモリーから出力される信号は全てコント
ロールロジックを介して外部へ出力される。
えられた信号は全てコントロールロジックに入力され、
コントロールロジックを介して、メモリーへ信号が入力
され、また、メモリーから出力される信号は全てコント
ロールロジックを介して外部へ出力される。
以上のように本実施例によればコントロールロジックの
機能検査を行なうテストパターンをメモノーに書き込み
、コントロールロジックの入力信号の信号数分、一度に
同メモリーからコントロールロジック部に与えることに
より、メモリーテスト装置でのコントロールロジックへ
のテストパターンの入力が実現し、更にコントロールロ
ジックからの出力をメモリーへ書き込み、メモリーから
外部へ出力させることにより、メモリーテスト装置での
出力結果のコンパレートが実現できる。
機能検査を行なうテストパターンをメモノーに書き込み
、コントロールロジックの入力信号の信号数分、一度に
同メモリーからコントロールロジック部に与えることに
より、メモリーテスト装置でのコントロールロジックへ
のテストパターンの入力が実現し、更にコントロールロ
ジックからの出力をメモリーへ書き込み、メモリーから
外部へ出力させることにより、メモリーテスト装置での
出力結果のコンパレートが実現できる。
発明の効果
本発明によれば、被検査半導体集積回路装置の外部より
与えられるテストパターンを書き込む第１メモリーとこ
の第１メモリーのデータを、機能検査用コントロールロ
ジックの入力に与える手段と、このコントロールロジッ
クの出力結果を書き込む第２メモリーと、同第２メモリ
ーのデータを外部へ出力する手段とを有することにより
、コントロールロジックとメモリーとをーチップ化した
半導体集積回路装置における内部の上記コントロールロ
ジックの機能検査がメモリーテスト装置でできるという
優れたテスト回路を実現することが可能である。
与えられるテストパターンを書き込む第１メモリーとこ
の第１メモリーのデータを、機能検査用コントロールロ
ジックの入力に与える手段と、このコントロールロジッ
クの出力結果を書き込む第２メモリーと、同第２メモリ
ーのデータを外部へ出力する手段とを有することにより
、コントロールロジックとメモリーとをーチップ化した
半導体集積回路装置における内部の上記コントロールロ
ジックの機能検査がメモリーテスト装置でできるという
優れたテスト回路を実現することが可能である。
第１図は本発明の一実施例テスト回路の構成ブロック図
、第２図は同実施例回路の詳細な回路構成図である。 １・・・・・・第１メモリー、２・・・・・・第２メモ
リー、３・・・・・・コントロールロジック部。
、第２図は同実施例回路の詳細な回路構成図である。 １・・・・・・第１メモリー、２・・・・・・第２メモ
リー、３・・・・・・コントロールロジック部。
Claims (1)
- 外部から与えられるテストパターンを書き込む第１メモ
リーと、この第１メモリーのデータを被テストロジック
の入力に与える手段と、同被テストロジックの出力結果
を書き込む第２メモリーと、この第２メモリーのデータ
を外部へ出力する手段を有することを特徴とする半導体
集積回路装置のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151909A JP2608956B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151909A JP2608956B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0317577A true JPH0317577A (ja) | 1991-01-25 |
| JP2608956B2 JP2608956B2 (ja) | 1997-05-14 |
Family
ID=15528846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151909A Expired - Fee Related JP2608956B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608956B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002039099A (ja) * | 2000-07-25 | 2002-02-06 | Minebea Co Ltd | 整流翼 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011129224A (ja) * | 2009-12-21 | 2011-06-30 | Panasonic Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789155A (en) * | 1980-11-25 | 1982-06-03 | Nec Corp | Integrated logical operation circuit |
| JPS6314445A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | 集積回路 |
| JPS6370176A (ja) * | 1986-09-11 | 1988-03-30 | Sony Corp | Ｉｃ回路 |
| JPS63153482A (ja) * | 1986-12-17 | 1988-06-25 | Pfu Ltd | 集積回路試験方式 |
-
1989
- 1989-06-14 JP JP1151909A patent/JP2608956B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789155A (en) * | 1980-11-25 | 1982-06-03 | Nec Corp | Integrated logical operation circuit |
| JPS6314445A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | 集積回路 |
| JPS6370176A (ja) * | 1986-09-11 | 1988-03-30 | Sony Corp | Ｉｃ回路 |
| JPS63153482A (ja) * | 1986-12-17 | 1988-06-25 | Pfu Ltd | 集積回路試験方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002039099A (ja) * | 2000-07-25 | 2002-02-06 | Minebea Co Ltd | 整流翼 |
| JP4697501B2 (ja) * | 2000-07-25 | 2011-06-08 | ミネベア株式会社 | 整流翼 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2608956B2 (ja) | 1997-05-14 |
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| LAPS | Cancellation because of no payment of annual fees |