JP3751096B2 - 半導体メモリ装置の併合データモード選択方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、通常の動作時は１６ビットが利用でき、併合データテスト時は４ビットで使用される併合データモードの選択方法に関する。
【０００２】
【従来の技術】
従来のマルチビット(Multi bit) 製品のテストでは、生産性を向上するため、製品の外部でいくつかのデータ入力ピン(Data Input Pin)を一括りにして１データ入力ピンにして行われていた。現在では、製品の内部に回路が組まれ、いくつかのデータ入力バッファ(Data Input Buffer)を１つのデータ入力ピンによって動作させる併合入出力となっている（以下、併合入出力または併合入出力ピンをＭＤＱという）。つまり、ある特定テストモードにおける書込みの際、一つの入力ピンにデータを与えることによりテストが行われ、使用ピン数を減少させている。しかし、複数のデータ入力が１つのデータ入力に結合されているため、これに従う一括りのデータバスライン(Data Bus Line)同士は、同じデータパターンを使用しなければならない。
【０００３】
図１は、従来の併合データテストの書込み動作のための回路の構成を示す回路図である。この回路は、データ入力バッファ３，５，７，９と、データ入力バッファ３，５，７，９のそれぞれに接続され、書込みデータＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３がそれぞれ入力されるデータ入力バスライン１００，２００，３００，４００と、データ入力バッファ３，５，７，９から入力されるデータＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を制御及びスイッチングする転送ゲート(Transfer Gate)２１，２３，２５，２７，２９，３１と、データ入力バッファを併合して一本のラインから入力するために転送ゲートを制御する併合出力信号発生器１１とから構成される。
【０００４】
図２は、従来の併合データテストの読出し動作のための回路の構成を示す回路図である。この回路は、読出しデータＤＯ０，ＤＯ１，ＤＯ２，ＤＯ３をデータ出力バッファ５１，５３，５５，５７のそれぞれに接続するデータ出力バスライン５００，６００，７００，８００と、データ出力バスライン５００，６００，７００，８００とそれぞれ接続され、データＤＯ０，ＤＯ１，ＤＯ２，ＤＯ３を入力として排他的否定和をとる排他的ＮＯＲゲート(Exclusive NOR Gate)３３と、併合データ信号ＭＤＱを１つの入力とし、排他的ＮＯＲゲート３３の出力信号をもう１つの入力として否定積をとるＮＡＮＤゲート３５と、データ出力バスライン５００と接続され、併合データ信号を制御信号としてデータＤＯ０をデータ出力バッファ５１に転送するためのスイッチングを行うスイッチング手段３７と、ＮＡＮＤゲート３５の出力に従ってデータ出力バスライン５００のデータＤＯ０をデータ出力バッファ５１にスイッチングするためのスイッチング手段３９とから構成されている。図１及び図２に示した回路は周知の技術によるものであり、ここでは動作の詳述を省略する。
【０００５】
【発明が解決しようとする課題】
上述のように、複数のデータ入力が１つのデータ入力に結合されているため、一括りのデータバスライン(Data Bus Line)同士は、同じデータパターンを使用することになる。従って、データ入力バスライン同士の短絡(Short) またはデータ出力バスライン同士の短絡による不良を検出することができない。
【０００６】
ウェーハテスト(Wafer Test)でＭＤＱ方式を採用する場合、データバスライン同士の短絡による不良は、組立後のパッケージ(Package) テストによってしかスクリーンできないので、テストにかかるコストが上昇する。また、データパターンに従うフェイルポイント(Fail Point)のスクリーン時は、ＭＤＱテスト方式を採用することができないという短所がある。
【０００７】
従って本発明の目的は、併合データテスト方式においても、特定な入力クロック（アドレスピン）を用いて、一括りにされたデータバスライン同士で相異なる任意のデータパターンが実現できる半導体メモリ装置の併合データモード選択方法を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を達成するために、本発明の併合データモード選択方法は、所定のデータ入力バッファまたはデータ出力バッファに対しデータ入力バスラインまたはデータ出力バスラインを複数併合してデータの入出力をテストすることが可能な半導体メモリ装置の併合データモード選択方法において、通常動作では、併合制御発生回路による併合信号に応じて、各データ入力バッファから出力されるデータ信号をそのまま、それぞれ対応する各データ入力バスラインへ伝送し、テスト動作では、前記併合信号に応じて、前記所定のデータ入力バッファへデータ入力バスラインを複数併合して該併合した複数のデータ入力バスラインに前記所定のデータ入力バッファから出力される原データ信号を伝送するようにしてあり、このテスト動作の際に、所定のアドレスバッファ出力の状態に従い併合制御手段で前記原データ信号を反転制御し、該反転制御後の原データ信号を、前記併合した各データ入力バスラインへ伝送するようにしたことを特徴とする。前記テスト動作では、併合制御発生回路によるカウンタ出力に従いアドレスバッファ出力の併合制御手段への入力を制御すればよい。
【０００９】
また、所定のデータ入力バッファまたはデータ出力バッファに対しデータ入力バスラインまたはデータ出力バスラインを複数併合してデータの入出力をテストすることが可能な半導体メモリ装置の併合データモード選択方法において、通常動作では、併合制御発生回路による併合信号に応じて、前記所定のデータ出力バッファへ、対応するデータ出力バスラインのデータ信号をそのまま伝送し、テスト動作では、前記併合される複数のデータ出力バスラインの子データ信号をそれぞれ入力する複数のデータ出力制御回路で、前記所定のデータ出力バッファに対応したデータ出力バスラインの原データ信号を所定のアドレスバッファ出力に従い反転制御するとともにその反転制御後の原データ信号と前記子データ信号とをそれぞれ比較し、そして、その比較結果及び前記併合信号に応じて前記原データ信号を前記所定のデータ出力バッファへ伝送するようにしたことを特徴とする。前記テスト動作では、併合制御発生回路によるカウンタ出力に従いアドレスバッファ出力のデータ出力制御回路への入力を制御するとよい。
【００１０】
通常動作で１６ビットのデータ入力を、テスト動作で４ビットのデータ入力へ併合する場合、併合制御発生回路によるカウンタ出力を２ビットカウンタの出力とし、通常動作で３２ビットのデータ入力を、テスト動作で８ビットのデータ入力へ併合する場合、併合制御発生回路によるカウンタ出力は３ビットカウンタの出力とすればよい。
【００１１】
また、上記のテスト動作では、併合データサイクルの設定ごとに併合制御発生回路のカウンタ出力が変わることにより、データ入力バスラインを複数併合した所定のデータ入力バッファを順次選択させるようにするのが好ましい。
【００１２】
【発明の実施の形態】
本発明に従う好適な実施形態を添付図面を参照して詳細に説明する。
【００１３】
以下の例では、１６ビット製品で４ビットが一括りに扱われる併合データテストの場合について述べる。この場合、通常の動作時は１６ビットで動作し、併合データテスト時は４ビットで動作する。
【００１４】
図３は、本発明による併合データテストの書込み動作のための回路の構成を示す回路図である。同図の構成は、第１データ入力バッファ３、第２データ入力バッファ５、第３データ入力バッファ７、第４データ入力バッファ９と、第１アドレスバッファ１５０、第２アドレスバッファ１６０、第３アドレスバッファ１７０と、第１〜第４データ入力バッファ３，５，７，９のそれぞれに接続され、書込みデータＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を伝送するデータ入力バスライン１００，２００，３００，４００と、データ入力バッファ５，７，９とデータＤＩ１，ＤＩ２，ＤＩ３の間に接続されてスイッチングを行う転送ゲート２１，２３，２５と、併合信号ＭＤＱの発生及び併合制御を行う併合制御発生回路２０と、一側がアドレスバッファ１５０，１６０，１７０と接続され、併合制御発生回路２０によって制御され、併合アドレス出力ＭＡ０，ＭＡ１，ＭＡ２をスイッチングする転送ゲートからなるスイッチング手段１２０と、入力端がスイッチング手段１２０及び併合制御発生回路２０の出力端に接続され、これに従いデータ併合を制御するための併合制御手段２７，２９，３１とからなる。
【００１５】
通常の動作時、４個のデータ入力バッファ３、５、７、９の出力はそれぞれ別々の対応するデータ入力バスラインを通じて入力されるが、併合テスト時は、データ入力バッファ３から出力される原データ信号の書込データＤＩ０が、残りの併合されたデータ入力バスライン２００，３００，４００にも入力される。併合テスト時のアドレスバッファの出力ＭＡ０〜ＭＡ２は通常の動作時と同様に適宜設定可能で、これらのアドレスの状態に応じて、括られた書込データＤＩ１〜ＤＩ３を相互に異なったものとすることができる。
【００１６】
図８は、本発明における併合データセットサイクルによる動作タイミングを示すタイミングチャートである。同図一列目に示されるように、データＤＩ１〜ＤＩ３の反転は、ＭＤＱセットサイクル(set cycle)［又はＷＣＢＲサイクル(Write CAS Before RAS Cycle)］における原データ信号ＤＩ０及びアドレス入力ＭＡ０〜ＭＡ２に依存している。従って、データＤＩ１〜ＤＩ３は、アドレス入力ＭＡ０〜ＭＡ２の状態とＤＩ０により決定される。このような関係が、ＭＡ０〜ＭＡ２とＤＩ０との状態によって決定される子データ信号ＤＩ１〜ＤＩ３の状態を示す図９に示されている。つまり、データバスライン同士の短絡をスクリーンするためのＤＩ１〜ＤＩ３の任意のデータをアドレス入力信号で決定することができる。データ入力バスライン間の併合制御手段２７、２９、３１はすべて同一な回路であり、データＤＩ０をＤＩ１〜ＤＩ３バスラインにバイパス(bypass)させる時、ＭＡ０〜ＭＡ２の状態によってデータの反転を決定する。
【００１７】
図４は、図３に示した併合制御発生回路２０のブロック図である。図４に示されるように、併合制御発生回路２０の構成は、ローアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを入力として併合信号ＭＤＱを出力し、さらにＷＣＢＲモードに移るための信号を発生する併合信号発生器１０と、インバータ６１と、併合信号発生器１０の出力端に入力端が接続され、２進計数を行うためのカウンタ３０と、カウンタ３０の出力及びインバータ６３，６５による相補出力を入力として否定和をとるＮＯＲゲート回路１２とからなる。
【００１８】
図５は、通常の動作では１６ビットのデータ入力が併合データテスト時４ビットＭＤＱに変換される手順を示すブロック図であり、併合回路４０は図３に示されるものである。図５に示すように、アドレスバッファの出力ＭＡ０〜ＭＡ２が、ＤＩ０〜ＤＩ３、ＤＩ４〜ＤＩ７、ＤＩ８〜ＤＩ１１、ＤＩ１２〜ＤＩ１５の併合回路４０により括られた４つの入力データのグループの内どのグループをコントロールするのかは、ＭＤＱセットサイクルの回数によって決定される。これは、２ビット２進数カウンタ(2Bit Binary Counter) ３０によってＭＤＱ〈０：３〉の出力が行われるためであり、３２ビット製品の場合は３ビットカウンタを使用することが好ましい。図８に示すように、第１ＭＤＱセットサイクル（ＭＤＱ〈０〉）ではＤＩ０〜ＤＩ３が、第２サイクル（ＭＤＱ〈１〉）ではＤＩ４−ＤＩ７が、第３サイクル（ＭＤＱ〈２〉）ではＤＩ８〜ＤＩ１１が、第４サイクル（ＭＤＱ〈３〉）ではＤＩ１２〜ＤＩ１５が制御される。５番目のＭＤＱセットサイクルが発生すると、併合回路４０は、ＤＩ０〜ＤＩ３までのデータを新たに制御する。
【００１９】
図６は、本発明による併合データテストの読出し動作のための回路で、４ビット読出し動作時の比較判定回路の構成を示す回路図である。同回路の構成は、読出しデータＤＯ０，ＤＯ１，ＤＯ２，ＤＯ３をデータ出力バッファ５１，５３，５５，５７のそれぞれに接続するデータ出力バスライン５００，６００，７００，８００と、データ出力バスライン５００，６００，７００，８００とそれぞれ接続され、原データ信号のデータ出力ＤＯ０をアドレス入力ＭＡ０，ＭＡ１，ＭＡ２に従い入力し、子データ信号のＤＯ１，ＤＯ２，ＤＯ３のそれぞれと比較するデータ出力制御回路５０と、アドレス入力ＭＡ０，ＭＡ１，ＭＡ２を入力として第１ＭＤＱセットサイクル信号ＭＤＱ〈０〉により制御されスイッチングを行う転送ゲート７１，７３，７５と、データ出力制御回路５０の出力及び併合信号ＭＤＱを入力として否定積をとるＮＡＮＤゲート６０と、データ出力バスライン５００と接続され、併合信号ＭＤＱに従いデータ出力ＤＯ０をデータ出力バッファ５１に転送するためのスイッチングを行うスイッチング手段３７と、データ出力バスライン５００に接続され、ＮＡＮＤゲート６０の出力に従いデータＤＯ０をデータ出力バッファ５１にスイッチングするためのスイッチング手段３９と、からなる。
【００２０】
データ出力制御回路５０は、すべて同一なものである。ＭＤＱ時出力される原データ（ＤＯｉ＝ＤＯ０）は、書込みデータの情報を有するアドレス入力ＭＡ０〜ＭＡ２に従い反転可否が決定され、該データがデータ出力ＤＯ０を除くＤＯ１〜ＤＯ３を読出した子データ（ＤＯｊ）と比較判定される。判定の結果、ＭＯｉが全て真であればＮＡＮＤゲート６０を経てＤＯ０のデータを出力させ、偽であればＤＯ０が出力されずに出力ピンはフローティングとされる。
【００２１】
図７は、本発明において１６ビットの出力が併合データテスト時に４ビット出力に変換される手順を示すブロック図である。併合データテストの比較判定回路７０は、図６に示される。読出動作時、ＭＡ０〜ＭＡ２とＭＤＱ〈０：３〉のための別途のＭＤＱセットサイクルは不要であり、ＭＤＱセットサイクルの初めにＭＡ０〜ＭＡ２の値をラッチして使用するようにする。
【００２２】
図８に示すように、第１ＭＤＱセットサイクル（またはＷＣＢＲサイクル）では、アドレスキー、例えばアドレス入力ＭＡ０〜ＭＡ２と、データＤＩ０によってＤＩ１〜ＤＩ３までのデータが決められる。第２ＭＤＱセットサイクルでは、ＭＡ０〜ＭＡ２及びＤＩ４によりＤＩ５〜ＤＩ７までのデータが、第３ＭＤＱセットサイクルではＭＡ０〜ＭＡ２及びＤＩ８によりＤＩ９〜ＤＩ１１までのデータが、第４ＭＤＱセットサイクルでは、ＭＡ０〜ＭＡ２及びＤＩ１２によってＤＩ１３〜ＤＩ１５までのデータが決められる。すなわち、ＭＤＱセットサイクル毎に発生するＷＣＢＲ信号が、２ビット２進数カウンタに入力され、出力としてカウンタ出力信号ＣＮＴ０とＣＮＴ１を発生させる。このＣＮＴ０とＣＮＴ１により、ＭＤＱ〈０：３〉の信号が順次選択され、１６ビット中の残りの１２ビットのデータ入力状態がアドレスキーＭＡ０〜ＭＡ２及びＤＩ０，ＤＩ４，ＤＩ８，ＤＩ１２により決定される。ＭＡ０〜ＭＡ２とＤＩＮ０との状態によって決定されるデータＤＩ１〜ＤＩ３の状態が図９に示されている。
【００２３】
以上では本発明の一例を具体的に説明してきたが、本発明の技術的思想を外れない範囲内で多様な変形が可能であることは当業者には明らかである。
【００２４】
【発明の効果】
以上で述べたように、本発明の併合データモード選択方法によれば、ＭＡ０〜ＭＡ２とＤＩ０との状態に従って併合データテストにおいても任意のデータの書込み／読出を実施することが可能となるので、データバスライン同士の短絡によるフェイルがスクリーンされるという利点を得る。
【図面の簡単な説明】
【図１】従来の併合データテストの書込み動作のための回路の構成を示す回路図。
【図２】従来の併合データテストの読出し動作のための回路の構成を示す回路図。
【図３】本発明による併合データテストの書込み動作のための回路の構成を示す回路図。
【図４】併合データ制御発生回路のブロック図。
【図５】通常の動作では１６ビットのデータ入力が併合データテスト時に４ビットＭＤＱに変換される手順を示すブロック図。
【図６】本発明による併合データテストの読出し動作のための回路で、４ビット読出し動作時の比較判定回路の構成を示す回路図。
【図７】１６ビットの出力が併合データテスト時に４ビット出力に変換される手順を示すブロック図。
【図８】併合データセットサイクルによる動作タイミングを示すタイミングチャート。
【図９】ＭＡ０〜ＭＡ２とＤＩ０の状態により決定されるデータＤＩ１〜ＤＩ３の状態を示す表。
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、通常の動作時は１６ビットが利用でき、併合データテスト時は４ビットで使用される併合データモードの選択方法に関する。
【０００２】
【従来の技術】
従来のマルチビット(Multi bit) 製品のテストでは、生産性を向上するため、製品の外部でいくつかのデータ入力ピン(Data Input Pin)を一括りにして１データ入力ピンにして行われていた。現在では、製品の内部に回路が組まれ、いくつかのデータ入力バッファ(Data Input Buffer)を１つのデータ入力ピンによって動作させる併合入出力となっている（以下、併合入出力または併合入出力ピンをＭＤＱという）。つまり、ある特定テストモードにおける書込みの際、一つの入力ピンにデータを与えることによりテストが行われ、使用ピン数を減少させている。しかし、複数のデータ入力が１つのデータ入力に結合されているため、これに従う一括りのデータバスライン(Data Bus Line)同士は、同じデータパターンを使用しなければならない。
【０００３】
図１は、従来の併合データテストの書込み動作のための回路の構成を示す回路図である。この回路は、データ入力バッファ３，５，７，９と、データ入力バッファ３，５，７，９のそれぞれに接続され、書込みデータＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３がそれぞれ入力されるデータ入力バスライン１００，２００，３００，４００と、データ入力バッファ３，５，７，９から入力されるデータＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を制御及びスイッチングする転送ゲート(Transfer Gate)２１，２３，２５，２７，２９，３１と、データ入力バッファを併合して一本のラインから入力するために転送ゲートを制御する併合出力信号発生器１１とから構成される。
【０００４】
図２は、従来の併合データテストの読出し動作のための回路の構成を示す回路図である。この回路は、読出しデータＤＯ０，ＤＯ１，ＤＯ２，ＤＯ３をデータ出力バッファ５１，５３，５５，５７のそれぞれに接続するデータ出力バスライン５００，６００，７００，８００と、データ出力バスライン５００，６００，７００，８００とそれぞれ接続され、データＤＯ０，ＤＯ１，ＤＯ２，ＤＯ３を入力として排他的否定和をとる排他的ＮＯＲゲート(Exclusive NOR Gate)３３と、併合データ信号ＭＤＱを１つの入力とし、排他的ＮＯＲゲート３３の出力信号をもう１つの入力として否定積をとるＮＡＮＤゲート３５と、データ出力バスライン５００と接続され、併合データ信号を制御信号としてデータＤＯ０をデータ出力バッファ５１に転送するためのスイッチングを行うスイッチング手段３７と、ＮＡＮＤゲート３５の出力に従ってデータ出力バスライン５００のデータＤＯ０をデータ出力バッファ５１にスイッチングするためのスイッチング手段３９とから構成されている。図１及び図２に示した回路は周知の技術によるものであり、ここでは動作の詳述を省略する。
【０００５】
【発明が解決しようとする課題】
上述のように、複数のデータ入力が１つのデータ入力に結合されているため、一括りのデータバスライン(Data Bus Line)同士は、同じデータパターンを使用することになる。従って、データ入力バスライン同士の短絡(Short) またはデータ出力バスライン同士の短絡による不良を検出することができない。
【０００６】
ウェーハテスト(Wafer Test)でＭＤＱ方式を採用する場合、データバスライン同士の短絡による不良は、組立後のパッケージ(Package) テストによってしかスクリーンできないので、テストにかかるコストが上昇する。また、データパターンに従うフェイルポイント(Fail Point)のスクリーン時は、ＭＤＱテスト方式を採用することができないという短所がある。
【０００７】
従って本発明の目的は、併合データテスト方式においても、特定な入力クロック（アドレスピン）を用いて、一括りにされたデータバスライン同士で相異なる任意のデータパターンが実現できる半導体メモリ装置の併合データモード選択方法を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を達成するために、本発明の併合データモード選択方法は、所定のデータ入力バッファまたはデータ出力バッファに対しデータ入力バスラインまたはデータ出力バスラインを複数併合してデータの入出力をテストすることが可能な半導体メモリ装置の併合データモード選択方法において、通常動作では、併合制御発生回路による併合信号に応じて、各データ入力バッファから出力されるデータ信号をそのまま、それぞれ対応する各データ入力バスラインへ伝送し、テスト動作では、前記併合信号に応じて、前記所定のデータ入力バッファへデータ入力バスラインを複数併合して該併合した複数のデータ入力バスラインに前記所定のデータ入力バッファから出力される原データ信号を伝送するようにしてあり、このテスト動作の際に、所定のアドレスバッファ出力の状態に従い併合制御手段で前記原データ信号を反転制御し、該反転制御後の原データ信号を、前記併合した各データ入力バスラインへ伝送するようにしたことを特徴とする。前記テスト動作では、併合制御発生回路によるカウンタ出力に従いアドレスバッファ出力の併合制御手段への入力を制御すればよい。
【０００９】
また、所定のデータ入力バッファまたはデータ出力バッファに対しデータ入力バスラインまたはデータ出力バスラインを複数併合してデータの入出力をテストすることが可能な半導体メモリ装置の併合データモード選択方法において、通常動作では、併合制御発生回路による併合信号に応じて、前記所定のデータ出力バッファへ、対応するデータ出力バスラインのデータ信号をそのまま伝送し、テスト動作では、前記併合される複数のデータ出力バスラインの子データ信号をそれぞれ入力する複数のデータ出力制御回路で、前記所定のデータ出力バッファに対応したデータ出力バスラインの原データ信号を所定のアドレスバッファ出力に従い反転制御するとともにその反転制御後の原データ信号と前記子データ信号とをそれぞれ比較し、そして、その比較結果及び前記併合信号に応じて前記原データ信号を前記所定のデータ出力バッファへ伝送するようにしたことを特徴とする。前記テスト動作では、併合制御発生回路によるカウンタ出力に従いアドレスバッファ出力のデータ出力制御回路への入力を制御するとよい。
【００１０】
通常動作で１６ビットのデータ入力を、テスト動作で４ビットのデータ入力へ併合する場合、併合制御発生回路によるカウンタ出力を２ビットカウンタの出力とし、通常動作で３２ビットのデータ入力を、テスト動作で８ビットのデータ入力へ併合する場合、併合制御発生回路によるカウンタ出力は３ビットカウンタの出力とすればよい。
【００１１】
また、上記のテスト動作では、併合データサイクルの設定ごとに併合制御発生回路のカウンタ出力が変わることにより、データ入力バスラインを複数併合した所定のデータ入力バッファを順次選択させるようにするのが好ましい。
【００１２】
【発明の実施の形態】
本発明に従う好適な実施形態を添付図面を参照して詳細に説明する。
【００１３】
以下の例では、１６ビット製品で４ビットが一括りに扱われる併合データテストの場合について述べる。この場合、通常の動作時は１６ビットで動作し、併合データテスト時は４ビットで動作する。
【００１４】
図３は、本発明による併合データテストの書込み動作のための回路の構成を示す回路図である。同図の構成は、第１データ入力バッファ３、第２データ入力バッファ５、第３データ入力バッファ７、第４データ入力バッファ９と、第１アドレスバッファ１５０、第２アドレスバッファ１６０、第３アドレスバッファ１７０と、第１〜第４データ入力バッファ３，５，７，９のそれぞれに接続され、書込みデータＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を伝送するデータ入力バスライン１００，２００，３００，４００と、データ入力バッファ５，７，９とデータＤＩ１，ＤＩ２，ＤＩ３の間に接続されてスイッチングを行う転送ゲート２１，２３，２５と、併合信号ＭＤＱの発生及び併合制御を行う併合制御発生回路２０と、一側がアドレスバッファ１５０，１６０，１７０と接続され、併合制御発生回路２０によって制御され、併合アドレス出力ＭＡ０，ＭＡ１，ＭＡ２をスイッチングする転送ゲートからなるスイッチング手段１２０と、入力端がスイッチング手段１２０及び併合制御発生回路２０の出力端に接続され、これに従いデータ併合を制御するための併合制御手段２７，２９，３１とからなる。
【００１５】
通常の動作時、４個のデータ入力バッファ３、５、７、９の出力はそれぞれ別々の対応するデータ入力バスラインを通じて入力されるが、併合テスト時は、データ入力バッファ３から出力される原データ信号の書込データＤＩ０が、残りの併合されたデータ入力バスライン２００，３００，４００にも入力される。併合テスト時のアドレスバッファの出力ＭＡ０〜ＭＡ２は通常の動作時と同様に適宜設定可能で、これらのアドレスの状態に応じて、括られた書込データＤＩ１〜ＤＩ３を相互に異なったものとすることができる。
【００１６】
図８は、本発明における併合データセットサイクルによる動作タイミングを示すタイミングチャートである。同図一列目に示されるように、データＤＩ１〜ＤＩ３の反転は、ＭＤＱセットサイクル(set cycle)［又はＷＣＢＲサイクル(Write CAS Before RAS Cycle)］における原データ信号ＤＩ０及びアドレス入力ＭＡ０〜ＭＡ２に依存している。従って、データＤＩ１〜ＤＩ３は、アドレス入力ＭＡ０〜ＭＡ２の状態とＤＩ０により決定される。このような関係が、ＭＡ０〜ＭＡ２とＤＩ０との状態によって決定される子データ信号ＤＩ１〜ＤＩ３の状態を示す図９に示されている。つまり、データバスライン同士の短絡をスクリーンするためのＤＩ１〜ＤＩ３の任意のデータをアドレス入力信号で決定することができる。データ入力バスライン間の併合制御手段２７、２９、３１はすべて同一な回路であり、データＤＩ０をＤＩ１〜ＤＩ３バスラインにバイパス(bypass)させる時、ＭＡ０〜ＭＡ２の状態によってデータの反転を決定する。
【００１７】
図４は、図３に示した併合制御発生回路２０のブロック図である。図４に示されるように、併合制御発生回路２０の構成は、ローアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを入力として併合信号ＭＤＱを出力し、さらにＷＣＢＲモードに移るための信号を発生する併合信号発生器１０と、インバータ６１と、併合信号発生器１０の出力端に入力端が接続され、２進計数を行うためのカウンタ３０と、カウンタ３０の出力及びインバータ６３，６５による相補出力を入力として否定和をとるＮＯＲゲート回路１２とからなる。
【００１８】
図５は、通常の動作では１６ビットのデータ入力が併合データテスト時４ビットＭＤＱに変換される手順を示すブロック図であり、併合回路４０は図３に示されるものである。図５に示すように、アドレスバッファの出力ＭＡ０〜ＭＡ２が、ＤＩ０〜ＤＩ３、ＤＩ４〜ＤＩ７、ＤＩ８〜ＤＩ１１、ＤＩ１２〜ＤＩ１５の併合回路４０により括られた４つの入力データのグループの内どのグループをコントロールするのかは、ＭＤＱセットサイクルの回数によって決定される。これは、２ビット２進数カウンタ(2Bit Binary Counter) ３０によってＭＤＱ〈０：３〉の出力が行われるためであり、３２ビット製品の場合は３ビットカウンタを使用することが好ましい。図８に示すように、第１ＭＤＱセットサイクル（ＭＤＱ〈０〉）ではＤＩ０〜ＤＩ３が、第２サイクル（ＭＤＱ〈１〉）ではＤＩ４−ＤＩ７が、第３サイクル（ＭＤＱ〈２〉）ではＤＩ８〜ＤＩ１１が、第４サイクル（ＭＤＱ〈３〉）ではＤＩ１２〜ＤＩ１５が制御される。５番目のＭＤＱセットサイクルが発生すると、併合回路４０は、ＤＩ０〜ＤＩ３までのデータを新たに制御する。
【００１９】
図６は、本発明による併合データテストの読出し動作のための回路で、４ビット読出し動作時の比較判定回路の構成を示す回路図である。同回路の構成は、読出しデータＤＯ０，ＤＯ１，ＤＯ２，ＤＯ３をデータ出力バッファ５１，５３，５５，５７のそれぞれに接続するデータ出力バスライン５００，６００，７００，８００と、データ出力バスライン５００，６００，７００，８００とそれぞれ接続され、原データ信号のデータ出力ＤＯ０をアドレス入力ＭＡ０，ＭＡ１，ＭＡ２に従い入力し、子データ信号のＤＯ１，ＤＯ２，ＤＯ３のそれぞれと比較するデータ出力制御回路５０と、アドレス入力ＭＡ０，ＭＡ１，ＭＡ２を入力として第１ＭＤＱセットサイクル信号ＭＤＱ〈０〉により制御されスイッチングを行う転送ゲート７１，７３，７５と、データ出力制御回路５０の出力及び併合信号ＭＤＱを入力として否定積をとるＮＡＮＤゲート６０と、データ出力バスライン５００と接続され、併合信号ＭＤＱに従いデータ出力ＤＯ０をデータ出力バッファ５１に転送するためのスイッチングを行うスイッチング手段３７と、データ出力バスライン５００に接続され、ＮＡＮＤゲート６０の出力に従いデータＤＯ０をデータ出力バッファ５１にスイッチングするためのスイッチング手段３９と、からなる。
【００２０】
データ出力制御回路５０は、すべて同一なものである。ＭＤＱ時出力される原データ（ＤＯｉ＝ＤＯ０）は、書込みデータの情報を有するアドレス入力ＭＡ０〜ＭＡ２に従い反転可否が決定され、該データがデータ出力ＤＯ０を除くＤＯ１〜ＤＯ３を読出した子データ（ＤＯｊ）と比較判定される。判定の結果、ＭＯｉが全て真であればＮＡＮＤゲート６０を経てＤＯ０のデータを出力させ、偽であればＤＯ０が出力されずに出力ピンはフローティングとされる。
【００２１】
図７は、本発明において１６ビットの出力が併合データテスト時に４ビット出力に変換される手順を示すブロック図である。併合データテストの比較判定回路７０は、図６に示される。読出動作時、ＭＡ０〜ＭＡ２とＭＤＱ〈０：３〉のための別途のＭＤＱセットサイクルは不要であり、ＭＤＱセットサイクルの初めにＭＡ０〜ＭＡ２の値をラッチして使用するようにする。
【００２２】
図８に示すように、第１ＭＤＱセットサイクル（またはＷＣＢＲサイクル）では、アドレスキー、例えばアドレス入力ＭＡ０〜ＭＡ２と、データＤＩ０によってＤＩ１〜ＤＩ３までのデータが決められる。第２ＭＤＱセットサイクルでは、ＭＡ０〜ＭＡ２及びＤＩ４によりＤＩ５〜ＤＩ７までのデータが、第３ＭＤＱセットサイクルではＭＡ０〜ＭＡ２及びＤＩ８によりＤＩ９〜ＤＩ１１までのデータが、第４ＭＤＱセットサイクルでは、ＭＡ０〜ＭＡ２及びＤＩ１２によってＤＩ１３〜ＤＩ１５までのデータが決められる。すなわち、ＭＤＱセットサイクル毎に発生するＷＣＢＲ信号が、２ビット２進数カウンタに入力され、出力としてカウンタ出力信号ＣＮＴ０とＣＮＴ１を発生させる。このＣＮＴ０とＣＮＴ１により、ＭＤＱ〈０：３〉の信号が順次選択され、１６ビット中の残りの１２ビットのデータ入力状態がアドレスキーＭＡ０〜ＭＡ２及びＤＩ０，ＤＩ４，ＤＩ８，ＤＩ１２により決定される。ＭＡ０〜ＭＡ２とＤＩＮ０との状態によって決定されるデータＤＩ１〜ＤＩ３の状態が図９に示されている。
【００２３】
以上では本発明の一例を具体的に説明してきたが、本発明の技術的思想を外れない範囲内で多様な変形が可能であることは当業者には明らかである。
【００２４】
【発明の効果】
以上で述べたように、本発明の併合データモード選択方法によれば、ＭＡ０〜ＭＡ２とＤＩ０との状態に従って併合データテストにおいても任意のデータの書込み／読出を実施することが可能となるので、データバスライン同士の短絡によるフェイルがスクリーンされるという利点を得る。
【図面の簡単な説明】
【図１】従来の併合データテストの書込み動作のための回路の構成を示す回路図。
【図２】従来の併合データテストの読出し動作のための回路の構成を示す回路図。
【図３】本発明による併合データテストの書込み動作のための回路の構成を示す回路図。
【図４】併合データ制御発生回路のブロック図。
【図５】通常の動作では１６ビットのデータ入力が併合データテスト時に４ビットＭＤＱに変換される手順を示すブロック図。
【図６】本発明による併合データテストの読出し動作のための回路で、４ビット読出し動作時の比較判定回路の構成を示す回路図。
【図７】１６ビットの出力が併合データテスト時に４ビット出力に変換される手順を示すブロック図。
【図８】併合データセットサイクルによる動作タイミングを示すタイミングチャート。
【図９】ＭＡ０〜ＭＡ２とＤＩ０の状態により決定されるデータＤＩ１〜ＤＩ３の状態を示す表。
Claims (10)
- 半導体メモリ装置の併合データモードの選択方法において、
通常動作時には、所定数のデータ入力バッファの出力を、同一個数のデータ入力バスラインに接続して、データを入力する第１の過程と、
テスト動作時には、所定数のデータ入力バッファを、それぞれｎ個（ｎは整数）のデータ入力バッファからなるグループに分け、各グループにおいて、所定のアドレス情報とテスト信号に応答するｎ個のカウンタ出力信号とを利用して、前記ｎ個のデータ入力バッファのうちの１つと接続された１つのデータ入力バスライン上のデータを反転または非反転して、この反転または非反転したものの内いずれか１つを、上記１つのデータ入力バスライン以外のデータ入力バスラインにそれぞれ入力する第２の過程と
からなることを特徴とする併合データモード選択方法。 - テスト動作時において、上記反転または非反転を行うのに利用するアドレス情報は、上記カウンタ出力信号に従って制御される請求項１記載の併合データモード選択方法。
- 上記カウンタ出力信号が２ビットカウンタの出力であり、通常動作で１６ビットのデータ入力を、テスト動作で４ビットのデータ入力へ併合する請求項２記載の併合データモード選択方法。
- 上記カウンタ出力信号が３ビットカウンタの出力であり、通常動作で３２ビットのデータ入力を、テスト動作で８ビットのデータ入力へ併合する請求項２記載の併合データモード選択方法。
- テスト動作で、併合データサイクルの設定ごとに上記カウンタ出力信号が変わることにより、データ入力バスラインを複数併合した所定のデータ入力バッファを順次選択する請求項２記載の併合データモード選択方法。
- 半導体メモリ装置の併合データモード選択方法において、
通常動作時には、所定数のデータ出力バスラインのデータを、同一個数のデータ出力バッファに接続して、データを出力する第１の過程と、
テスト動作時には、所定数のデータ出力バッファを、それぞれｎ個（ｎは整数）のデータ出力バッファからなるグループに分け、各グループにおいて、所定のアドレス情報とテスト信号に応答するカウンタ出力信号とを利用して、前記データ出力バスラインのうちの１つのデータ出力バスライン上のデータを反転または非反転して、この反転または非反転したものの内いずれか１つを上記１つのデータ出力バスライン以外の各データ出力バスライン上のデータとそれぞれ比較し、全てが一致した場合には、上記１つのデータ出力バスライン上のデータを、上記通常動作時に上記１つのデータ出力バスラインと接続している１つのデータ出力バッファに入力し、それ以外の場合には、上記１つのデータ出力バッファの入力をフローティング状態とする第２の過程と
からなることを特徴とする併合データモード選択方法。 - テスト動作時において、上記反転または非反転を行うのに利用するアドレス情報は、上記カウンタ出力信号に従って制御される請求項６記載の併合データモード選択方法。
- 上記カウンタ出力信号が２ビットカウンタの出力であり、通常動作で１６ビットのデータ出力を、テスト動作で４ビットのデータ出力へ併合する請求項７記載の併合データモード選択方法。
- 上記カウンタ出力信号が３ビットカウンタの出力であり、通常動作で３２ビットのデータ出力を、テスト動作で８ビットのデータ出力へ併合する請求項７記載の併合データモード選択方法。
- テスト動作で、併合データサイクルの設定ごとに上記カウンタ出力信号変わることにより、データ出力バスラインを複数併合した所定のデータ出力バッファを順次選択する請求項７記載の併合データモード選択方法。
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