JP2751857B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2751857B2 JP2751857B2 JP7040213A JP4021395A JP2751857B2 JP 2751857 B2 JP2751857 B2 JP 2751857B2 JP 7040213 A JP7040213 A JP 7040213A JP 4021395 A JP4021395 A JP 4021395A JP 2751857 B2 JP2751857 B2 JP 2751857B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
複数のデータを並列出力するための複数の信号出力端子
を備えた半導体装置に関する。
複数のデータを並列出力するための複数の信号出力端子
を備えた半導体装置に関する。
【０００２】
【従来の技術】半導体記憶装置などの半導体装置におい
ては、入出力するデータの構成が、例えば、１ビット構
成，並列４ビット構成，並列８ビット構成，並列１６ビ
ット構成，並列３２ビット構成などとなっている。
ては、入出力するデータの構成が、例えば、１ビット構
成，並列４ビット構成，並列８ビット構成，並列１６ビ
ット構成，並列３２ビット構成などとなっている。
【０００３】出力データが並列４ビット構成の従来の半
導体装置の一例を図４に示す。
導体装置の一例を図４に示す。
【０００４】この半導体装置は、所定の４ビットのデー
タＤＴ１〜ＤＴ４を並列に出力する内部回路１ａ〜１ｄ
と、これら内部回路１ａ〜１ｄからのデータＤＴ１〜Ｄ
Ｔ４それぞれをバッファ増幅する出力段回路２ｅ〜２ｈ
と、これら出力段回路２ｅ〜２ｈの出力信号それぞれを
外部回路へ出力するための信号出力端子ＴＭ１〜ＴＭ４
とを有する構成となっている。
タＤＴ１〜ＤＴ４を並列に出力する内部回路１ａ〜１ｄ
と、これら内部回路１ａ〜１ｄからのデータＤＴ１〜Ｄ
Ｔ４それぞれをバッファ増幅する出力段回路２ｅ〜２ｈ
と、これら出力段回路２ｅ〜２ｈの出力信号それぞれを
外部回路へ出力するための信号出力端子ＴＭ１〜ＴＭ４
とを有する構成となっている。
【０００５】このような半導体装置の試験，検査を行う
場合、その試験，検査装置（以下、検査装置という）に
は、少なくとも、この半導体装置が有する信号入出力端
子と同数の検査用端子を必要とする。図４の例には、信
号出力端子ＴＭ１〜ＴＭ４の４端子のみが示されている
が、通常、半導体装置には、この他に、アドレス信号や
動作モード信号を入力するための端子や電源端子等が必
要となる。並列多ビットのデータ入出力構成の半導体装
置では、そのビット数が増加するに従って信号入出力端
子の数も増加し、これに伴って検査装置の検査用端子も
増加する。例えば、メモリ容量３２Ｍビット、並列３２
ビット出力構成のマスクＲＯＭでは、アドレス信号，制
御信号等の信号入力端子が２３本、データ出力端子が３
２本の計５５本となり、その検査装置も少なくとも５５
本の検査用端子が必要となる。
場合、その試験，検査装置（以下、検査装置という）に
は、少なくとも、この半導体装置が有する信号入出力端
子と同数の検査用端子を必要とする。図４の例には、信
号出力端子ＴＭ１〜ＴＭ４の４端子のみが示されている
が、通常、半導体装置には、この他に、アドレス信号や
動作モード信号を入力するための端子や電源端子等が必
要となる。並列多ビットのデータ入出力構成の半導体装
置では、そのビット数が増加するに従って信号入出力端
子の数も増加し、これに伴って検査装置の検査用端子も
増加する。例えば、メモリ容量３２Ｍビット、並列３２
ビット出力構成のマスクＲＯＭでは、アドレス信号，制
御信号等の信号入力端子が２３本、データ出力端子が３
２本の計５５本となり、その検査装置も少なくとも５５
本の検査用端子が必要となる。
【０００６】また、検査効率を上げるために、複数の半
導体装置を同時に並列検査を行う方法もあるが、このよ
うな場合、検査装置には、並列検査される半導体装置の
数の倍数だけ検査用端子が必要とするので、その検査用
端子が増大し、並列検査される半導体装置の数も少なく
なる。
導体装置を同時に並列検査を行う方法もあるが、このよ
うな場合、検査装置には、並列検査される半導体装置の
数の倍数だけ検査用端子が必要とするので、その検査用
端子が増大し、並列検査される半導体装置の数も少なく
なる。
【０００７】更に、複数の半導体装置に対して入力信号
を並列に入力することが可能なため、信号入力用の検査
用の端子をこれら複数の半導体装置で共用し、並列検査
される半導体装置の数を増し、検査効率の改善をはかる
ようにした例もある。
を並列に入力することが可能なため、信号入力用の検査
用の端子をこれら複数の半導体装置で共用し、並列検査
される半導体装置の数を増し、検査効率の改善をはかる
ようにした例もある。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
装置は、データ出力構成が並列多ビット構成の場合、少
なくとも並列出力されるデータのビット数と同数の信号
出力端子を備え、これら信号出力端子から対応するデー
タを出力する構成となっているので、並列出力されるデ
ータのビット数が増加するにつれてその検査装置の検査
用端子の数も増加し、検査効率の向上をはかるべく、複
数の半導体装置を並列検査するようにしても、検査用端
子の数が増大し、並列検査される半導体装置の数も少な
くなり、検査効率の向上にも限界がある。また、信号入
力用の検査用端子を複数の半導体装置で共用する場合で
も、信号出力端子が全端子の半数以上を占める並列多ビ
ット構成の半導体装置では、前述の場合より多少は検査
効率が改善されるものの、やはり検査効率の向上に限界
がある。この問題は並列出力されるデータのビット数が
増大する程大きな問題となる。
装置は、データ出力構成が並列多ビット構成の場合、少
なくとも並列出力されるデータのビット数と同数の信号
出力端子を備え、これら信号出力端子から対応するデー
タを出力する構成となっているので、並列出力されるデ
ータのビット数が増加するにつれてその検査装置の検査
用端子の数も増加し、検査効率の向上をはかるべく、複
数の半導体装置を並列検査するようにしても、検査用端
子の数が増大し、並列検査される半導体装置の数も少な
くなり、検査効率の向上にも限界がある。また、信号入
力用の検査用端子を複数の半導体装置で共用する場合で
も、信号出力端子が全端子の半数以上を占める並列多ビ
ット構成の半導体装置では、前述の場合より多少は検査
効率が改善されるものの、やはり検査効率の向上に限界
がある。この問題は並列出力されるデータのビット数が
増大する程大きな問題となる。
【０００９】本発明の目的は、並列出力されるデータの
ビット数が増大しても検査効率を向上させることができ
る半導体装置を提供することにある。
ビット数が増大しても検査効率を向上させることができ
る半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
所定の複数のデータを並列出力する内部回路と、この内
部回路からの複数のデータそれぞれと対応して設けられ
これら複数のデータを外部回路へ出力するための複数の
信号出力端子と、テスト信号がアクティブレベルのとき
切換タイミング信号に従って前記内部回路からの複数の
データを所定期間内に順次前記複数の信号出力端子のう
ちの特定の１つの信号出力端子に伝達すると共に前記特
定の１つの信号出力端子以外の信号出力端子の前記内部
回路側を見たインピーダンスを高インピーダンス状態と
し、前記テスト信号がインアクティブレベルのとき前記
内部回路からの複数のデータそれぞれを対応する信号出
力端子に伝達する出力データ切換回路と、前記テスト信
号がアクティブレベルのとき所定のタイミングで前記切
換タイミング信号を発生する切換タイミング信号発生回
路とを有している。
所定の複数のデータを並列出力する内部回路と、この内
部回路からの複数のデータそれぞれと対応して設けられ
これら複数のデータを外部回路へ出力するための複数の
信号出力端子と、テスト信号がアクティブレベルのとき
切換タイミング信号に従って前記内部回路からの複数の
データを所定期間内に順次前記複数の信号出力端子のう
ちの特定の１つの信号出力端子に伝達すると共に前記特
定の１つの信号出力端子以外の信号出力端子の前記内部
回路側を見たインピーダンスを高インピーダンス状態と
し、前記テスト信号がインアクティブレベルのとき前記
内部回路からの複数のデータそれぞれを対応する信号出
力端子に伝達する出力データ切換回路と、前記テスト信
号がアクティブレベルのとき所定のタイミングで前記切
換タイミング信号を発生する切換タイミング信号発生回
路とを有している。
【００１１】また、内部回路と複数の信号出力端子との
間にこれら複数の信号出力端子それぞれと対応して設け
られた複数の出力段回路を備え、前記内部回路と前記複
数の出力段回路との間及び前記複数の出力段回路と前記
複数の信号出力端子との間のうちの一方に出力データ切
換回路を設けて構成され、切換タイミング信号発生回路
を、内部回路のアドレスを指定するアドレス信号のアド
レス値の変化を検出して切換タイミング信号を発生する
回路とし、出力データ切換回路を、複数の出力段回路そ
れぞれの出力端と対応する信号出力端子との間に設けら
れテスト信号のアクティブレベルに応答してオフ状態と
なる複数の第１のトランスファゲートと、前記複数の出
力段回路それぞれの出力端と特定の１つの信号出力端子
との間に設けられテスト信号のアクティブレベル及び切
換タイミング信号に従ってオン状態になる複数の第２の
トランスファゲートとを含む回路とするか、出力端を特
定の１つの信号出力端子と接続する特定の出力段回路の
入力端と内部回路の対応するデータ出力端との間に設け
られテスト信号のアクティブレベルに応答してオフ状態
となる第１のトランスファゲートと、前記特定の出力段
回路の入力端と前記内部回路の複数のデータ出力端それ
ぞれとの間に設けられ前記テスト信号のアクティブレベ
ル及び切換タイミング信号に従ってオン状態となる複数
の第２のトランスファゲートと、出力端を前記特定の１
つの信号出力端子以外の信号出力端子それぞれと対応接
続する通常の出力段回路の入力端と前記内部回路の対応
するデータ出力端との間に設けられ前記通常の出力段回
路の出力インピーダンスを前記テスト信号のアクティブ
レベルに応答して高インピーダンス状態としインアクテ
ィブレベルに応答して前記内部回路からの対応するデー
タをこの通常の出力段回路の入力端に伝達する論理ゲー
トとを含む回路として構成される。
間にこれら複数の信号出力端子それぞれと対応して設け
られた複数の出力段回路を備え、前記内部回路と前記複
数の出力段回路との間及び前記複数の出力段回路と前記
複数の信号出力端子との間のうちの一方に出力データ切
換回路を設けて構成され、切換タイミング信号発生回路
を、内部回路のアドレスを指定するアドレス信号のアド
レス値の変化を検出して切換タイミング信号を発生する
回路とし、出力データ切換回路を、複数の出力段回路そ
れぞれの出力端と対応する信号出力端子との間に設けら
れテスト信号のアクティブレベルに応答してオフ状態と
なる複数の第１のトランスファゲートと、前記複数の出
力段回路それぞれの出力端と特定の１つの信号出力端子
との間に設けられテスト信号のアクティブレベル及び切
換タイミング信号に従ってオン状態になる複数の第２の
トランスファゲートとを含む回路とするか、出力端を特
定の１つの信号出力端子と接続する特定の出力段回路の
入力端と内部回路の対応するデータ出力端との間に設け
られテスト信号のアクティブレベルに応答してオフ状態
となる第１のトランスファゲートと、前記特定の出力段
回路の入力端と前記内部回路の複数のデータ出力端それ
ぞれとの間に設けられ前記テスト信号のアクティブレベ
ル及び切換タイミング信号に従ってオン状態となる複数
の第２のトランスファゲートと、出力端を前記特定の１
つの信号出力端子以外の信号出力端子それぞれと対応接
続する通常の出力段回路の入力端と前記内部回路の対応
するデータ出力端との間に設けられ前記通常の出力段回
路の出力インピーダンスを前記テスト信号のアクティブ
レベルに応答して高インピーダンス状態としインアクテ
ィブレベルに応答して前記内部回路からの対応するデー
タをこの通常の出力段回路の入力端に伝達する論理ゲー
トとを含む回路として構成される。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１４】この実施例は、所定の複数（この実施例で
は４ビット）のデータＤＴ１〜ＤＴ４を並列出力する内
部回路１ａ〜１ｄと、これら内部回路１ａ〜１ｄからの
複数のデータＤＴ１〜ＤＴ４それぞれと対応して設けら
れこれら複数のデータを外部回路へ出力するための複数
の信号出力端子ＴＭ１〜ＴＭ４と、これら信号出力端子
ＴＭ１〜ＴＭ４それぞれと対応して設けられ出力端を対
応する信号出力端子と接続するＣＭＯＳ型の１入力型の
出力段回路２ａ及び２入力型の出力段回路２ｂ〜２ｄ
と、出力端を複数の信号出力端子ＴＭ１〜ＴＭ４のうち
の特定の１つの信号出力端子（この実施例ではＴＭ１）
と接続する特定の出力段回路（この実施例では２ａ）の
入力端と内部回路の対応するデータ（ＤＴ１）の出力端
（内部回路１ａの出力端）との間に設けられ内部テスト
信号ＴＳＴｉのアクティブレベルに応答してオフ状態、
インアクティブレベルのときオン状態となる第１のトラ
ンスファゲートＴＧ１ａ、特定の出力段回路２ａの入力
端と内部回路１ａ〜１ｄのデータ出力端それぞれとの間
に設けられ対応するオン，オフ制御信号のアクティブレ
ベル，インアクティブレベルに応答してオン状態，オフ
状態となる複数の第２のトランスファゲートＴＧ２ａ〜
ＴＧ２ｄ、内部テスト信号ＴＳＴｉのアクティブレベル
の期間に切換タイミング信号ＳＡ，ＳＡ＊（ＳＡのレベ
ル反転信号），ＳＢ，ＳＢ＊（ＳＢのレベル反転信号）
に従ってアクティブレベルとなるオン，オフ制御信号を
発生し対応する第２のトランスファゲートに供給するＮ
ＡＮＤ型の論理ゲート及びインバータ（Ｇ１ａ，ＩＶ１
ａ）〜（Ｇ１ｄ，ＩＶ１ｄ）、一端を内部回路１ｂ〜１
ｄのデータ出力端それぞれと対応接続し内部テスト信号
ＴＳＴｉのアクティブレベルに応答してオフ状態、イン
アクティブレベルに応答してオン状態となる第１のトラ
ンスファゲートＴＧ１ｂ〜ＴＧ１ｄ、出力端を出力段回
路２ｂ〜２ｄそれぞれの一方の入力端と対応接続し入力
端に内部テスト信号ＴＳＴｉ及び対応する第１のトラン
スファゲート（ＴＧ１ｂ〜ＴＧ１ｄ）の出力信号を受け
るＮＡＮＤ型の論理ゲートＧ２ｂ〜Ｇ２ｄ、並びに出力
端を出力段回路２ｂ〜２ｄそれぞれの他方の入力端と対
応接続し入力端に内部テスト信号ＴＳＴｉ及び対応する
第１のトランスファゲート（ＴＧ１ｂ〜ＴＧ１ｄ）の出
力信号を受けるＮＯＲ型の論理ゲートＧ３ｂ〜Ｇ３ｄを
備え、内部テスト信号ＴＳＴｉがアクティブレベルのと
き切換タイミング信号ＳＡ，ＳＡ＊，ＳＢ，ＳＢ＊に従
って内部回路１ａ〜１ｄからのデータＤＴ１〜ＤＴ４を
所定の期間内に順次特定の出力段回路２ａの入力端に伝
達して特定の信号出力端子ＴＭ１から外部へ出力すると
共に信号出力端子ＴＭ２〜ＴＭ４の内部回路側を見たイ
ンピーダンスを高インピーダンス状態とし、内部テスト
信号ＴＳＴｉがインアクティブレベルのときは内部回路
１ａ〜１ｄからのデータＤＴ１〜ＤＴ４を対応する出力
段回路（２ａ〜２ｄ）の入力端に伝達して対応する信号
出力端子（ＴＭ１〜ＴＭ４）から出力する出力データ切
換回路３と、外部からのテスト信号ＴＳＴから同一レベ
ルの内部テスト信号ＴＳＴｉを発生するテスト回路４
と、内部テスト信号ＴＳＴｉのアクティブレベルに応答
して所定のタイミングで切換タイミング信号ＳＡ，ＳＡ
＊，ＳＢ，ＳＢ＊を発生する切換タイミング信号発生回
路５とを有する構成となっている。
は４ビット）のデータＤＴ１〜ＤＴ４を並列出力する内
部回路１ａ〜１ｄと、これら内部回路１ａ〜１ｄからの
複数のデータＤＴ１〜ＤＴ４それぞれと対応して設けら
れこれら複数のデータを外部回路へ出力するための複数
の信号出力端子ＴＭ１〜ＴＭ４と、これら信号出力端子
ＴＭ１〜ＴＭ４それぞれと対応して設けられ出力端を対
応する信号出力端子と接続するＣＭＯＳ型の１入力型の
出力段回路２ａ及び２入力型の出力段回路２ｂ〜２ｄ
と、出力端を複数の信号出力端子ＴＭ１〜ＴＭ４のうち
の特定の１つの信号出力端子（この実施例ではＴＭ１）
と接続する特定の出力段回路（この実施例では２ａ）の
入力端と内部回路の対応するデータ（ＤＴ１）の出力端
（内部回路１ａの出力端）との間に設けられ内部テスト
信号ＴＳＴｉのアクティブレベルに応答してオフ状態、
インアクティブレベルのときオン状態となる第１のトラ
ンスファゲートＴＧ１ａ、特定の出力段回路２ａの入力
端と内部回路１ａ〜１ｄのデータ出力端それぞれとの間
に設けられ対応するオン，オフ制御信号のアクティブレ
ベル，インアクティブレベルに応答してオン状態，オフ
状態となる複数の第２のトランスファゲートＴＧ２ａ〜
ＴＧ２ｄ、内部テスト信号ＴＳＴｉのアクティブレベル
の期間に切換タイミング信号ＳＡ，ＳＡ＊（ＳＡのレベ
ル反転信号），ＳＢ，ＳＢ＊（ＳＢのレベル反転信号）
に従ってアクティブレベルとなるオン，オフ制御信号を
発生し対応する第２のトランスファゲートに供給するＮ
ＡＮＤ型の論理ゲート及びインバータ（Ｇ１ａ，ＩＶ１
ａ）〜（Ｇ１ｄ，ＩＶ１ｄ）、一端を内部回路１ｂ〜１
ｄのデータ出力端それぞれと対応接続し内部テスト信号
ＴＳＴｉのアクティブレベルに応答してオフ状態、イン
アクティブレベルに応答してオン状態となる第１のトラ
ンスファゲートＴＧ１ｂ〜ＴＧ１ｄ、出力端を出力段回
路２ｂ〜２ｄそれぞれの一方の入力端と対応接続し入力
端に内部テスト信号ＴＳＴｉ及び対応する第１のトラン
スファゲート（ＴＧ１ｂ〜ＴＧ１ｄ）の出力信号を受け
るＮＡＮＤ型の論理ゲートＧ２ｂ〜Ｇ２ｄ、並びに出力
端を出力段回路２ｂ〜２ｄそれぞれの他方の入力端と対
応接続し入力端に内部テスト信号ＴＳＴｉ及び対応する
第１のトランスファゲート（ＴＧ１ｂ〜ＴＧ１ｄ）の出
力信号を受けるＮＯＲ型の論理ゲートＧ３ｂ〜Ｇ３ｄを
備え、内部テスト信号ＴＳＴｉがアクティブレベルのと
き切換タイミング信号ＳＡ，ＳＡ＊，ＳＢ，ＳＢ＊に従
って内部回路１ａ〜１ｄからのデータＤＴ１〜ＤＴ４を
所定の期間内に順次特定の出力段回路２ａの入力端に伝
達して特定の信号出力端子ＴＭ１から外部へ出力すると
共に信号出力端子ＴＭ２〜ＴＭ４の内部回路側を見たイ
ンピーダンスを高インピーダンス状態とし、内部テスト
信号ＴＳＴｉがインアクティブレベルのときは内部回路
１ａ〜１ｄからのデータＤＴ１〜ＤＴ４を対応する出力
段回路（２ａ〜２ｄ）の入力端に伝達して対応する信号
出力端子（ＴＭ１〜ＴＭ４）から出力する出力データ切
換回路３と、外部からのテスト信号ＴＳＴから同一レベ
ルの内部テスト信号ＴＳＴｉを発生するテスト回路４
と、内部テスト信号ＴＳＴｉのアクティブレベルに応答
して所定のタイミングで切換タイミング信号ＳＡ，ＳＡ
＊，ＳＢ，ＳＢ＊を発生する切換タイミング信号発生回
路５とを有する構成となっている。
【００１５】なお、切換タイミング信号発生回路５は、
内部回路１ａ〜１ｄのアドレスを指定するアドレス信号
ＡＤのアドレス値の変化を検出し、図２に示されたよう
な切換タイミング信号ＳＡ，ＳＡ＊，ＳＢ，ＳＢ＊を発
生する。
内部回路１ａ〜１ｄのアドレスを指定するアドレス信号
ＡＤのアドレス値の変化を検出し、図２に示されたよう
な切換タイミング信号ＳＡ，ＳＡ＊，ＳＢ，ＳＢ＊を発
生する。
【００１６】次にこの実施例の動作について説明する。
【００１７】まず、テスト信号ＴＳＴ及び内部テスト信
号ＴＳＴｉがインアクティブレベル（低レベル）の通常
の動作モードのときは、第１のトランスファゲートＴＧ
１ａ〜ＴＧ１ｄがオン状態、第２のトランスファゲート
ＴＧ２ａ〜ＴＧ２ｄは論理ゲートＧ１ａ〜Ｇ１ｄの出力
端が高レベルとなるのでオフ状態となり、内部回路１ａ
からのデータＤＴ１は出力段回路２ａの入力端に伝達さ
れ、また、内部回路１ｂ〜１ｄからのデータＤＴ２〜Ｄ
Ｔ４は、対応する論理ゲートＧ２ｂ，Ｇ３ｂ〜Ｇ２ｄ，
Ｇ３ｄそれぞれが対応する第１のトランスファゲートＴ
Ｇ２ｂ〜ＴＧ２ｄの出力信号を素通りさせて対応する出
力段回路２ｂ〜２ｄの入力端に伝達される。出力段回路
２ａ〜２ｄは、伝達されたデータに従って対応する信号
出力端子ＴＭ１〜ＴＭ４と接続する負荷回路を駆動す
る。
号ＴＳＴｉがインアクティブレベル（低レベル）の通常
の動作モードのときは、第１のトランスファゲートＴＧ
１ａ〜ＴＧ１ｄがオン状態、第２のトランスファゲート
ＴＧ２ａ〜ＴＧ２ｄは論理ゲートＧ１ａ〜Ｇ１ｄの出力
端が高レベルとなるのでオフ状態となり、内部回路１ａ
からのデータＤＴ１は出力段回路２ａの入力端に伝達さ
れ、また、内部回路１ｂ〜１ｄからのデータＤＴ２〜Ｄ
Ｔ４は、対応する論理ゲートＧ２ｂ，Ｇ３ｂ〜Ｇ２ｄ，
Ｇ３ｄそれぞれが対応する第１のトランスファゲートＴ
Ｇ２ｂ〜ＴＧ２ｄの出力信号を素通りさせて対応する出
力段回路２ｂ〜２ｄの入力端に伝達される。出力段回路
２ａ〜２ｄは、伝達されたデータに従って対応する信号
出力端子ＴＭ１〜ＴＭ４と接続する負荷回路を駆動す
る。
【００１８】次にテスト信号ＴＳＴ及び内部テスト信号
ＴＳＴｉがアクティブレベル（高レベル）のテスト動作
モードのときは、まず、内部テスト信号ＴＳＴｉによっ
て第１のトランスファゲートＴＧ１ａ〜ＴＧ１ｄは全て
オフ状態となり、また、論理ゲートＧ２ｂ〜Ｇ２ｄの出
力端は高レベルに固定、論理ゲートＧ３ｂ〜Ｇ３ｄの出
力端は低レベルに固定されて出力段回路２ｂ〜２ｄの構
成トランジスタＱ１ｂ，Ｑ２ｂ〜Ｑ１ｄ，Ｑ２ｄは全て
オフ状態となって信号出力端子ＴＭ２〜ＴＭ４の内部回
路側を見たインピーダンスを高インピーダンス状態とす
る。
ＴＳＴｉがアクティブレベル（高レベル）のテスト動作
モードのときは、まず、内部テスト信号ＴＳＴｉによっ
て第１のトランスファゲートＴＧ１ａ〜ＴＧ１ｄは全て
オフ状態となり、また、論理ゲートＧ２ｂ〜Ｇ２ｄの出
力端は高レベルに固定、論理ゲートＧ３ｂ〜Ｇ３ｄの出
力端は低レベルに固定されて出力段回路２ｂ〜２ｄの構
成トランジスタＱ１ｂ，Ｑ２ｂ〜Ｑ１ｄ，Ｑ２ｄは全て
オフ状態となって信号出力端子ＴＭ２〜ＴＭ４の内部回
路側を見たインピーダンスを高インピーダンス状態とす
る。
【００１９】一方、論理ゲートＧ１ａ〜Ｇ１ｄは内部テ
スト信号ＴＳＴｉが高レベルであるので、切換タイミン
グ信号ＳＡ，ＳＡ＊，ＳＢ，ＳＢ＊の内容に応じて出力
端の信号レベル（オン，オフ制御信号のレベル）を低レ
ベルの活性化レベルとする。論理ゲートＧ１ａ〜Ｇ１ｄ
の出力端の信号レベルが活性化レベルとなるタイミング
は、論理ゲートＧ１ａの入力端には切換タイミング信号
ＳＡ，ＳＡ＊，ＳＢ，ＳＢ＊のうちのＳＡ＊，ＳＢ＊が
入力されているので、これらが共に高レベル（“１”）
となるタイミング、すなわち、信号ＳＡ，ＳＢが（０，
０）のときであり（図２のＴ１の期間）、以下、Ｇ１ｂ
は（１，０）のとき（図２のＴ２の期間）、Ｇ１ｃは
（０，１）のとき（図２のＴ３の期間）、Ｇ１ｄは
（１，１）のとき（図２のＴ４の期間）となる。
スト信号ＴＳＴｉが高レベルであるので、切換タイミン
グ信号ＳＡ，ＳＡ＊，ＳＢ，ＳＢ＊の内容に応じて出力
端の信号レベル（オン，オフ制御信号のレベル）を低レ
ベルの活性化レベルとする。論理ゲートＧ１ａ〜Ｇ１ｄ
の出力端の信号レベルが活性化レベルとなるタイミング
は、論理ゲートＧ１ａの入力端には切換タイミング信号
ＳＡ，ＳＡ＊，ＳＢ，ＳＢ＊のうちのＳＡ＊，ＳＢ＊が
入力されているので、これらが共に高レベル（“１”）
となるタイミング、すなわち、信号ＳＡ，ＳＢが（０，
０）のときであり（図２のＴ１の期間）、以下、Ｇ１ｂ
は（１，０）のとき（図２のＴ２の期間）、Ｇ１ｃは
（０，１）のとき（図２のＴ３の期間）、Ｇ１ｄは
（１，１）のとき（図２のＴ４の期間）となる。
【００２０】この結果、第２のトランスファゲートＴＧ
２ａ〜ＴＧ２ｄは順次オン状態となり、これら第２のト
ランスファゲートを通してデータＤＴ１〜ＤＴ４が順次
出力段回路２ａの入力端に伝達され、信号出力端子ＴＭ
１から外部へ出力される。
２ａ〜ＴＧ２ｄは順次オン状態となり、これら第２のト
ランスファゲートを通してデータＤＴ１〜ＤＴ４が順次
出力段回路２ａの入力端に伝達され、信号出力端子ＴＭ
１から外部へ出力される。
【００２１】このような構成とすることにより、同一ア
ドレス内の並列複ビットのデータＤＴ１〜ＤＴ４を１つ
の信号出力端子ＴＭ１から順次出力することができるの
で、この半導体装置の出力データに対する検査装置の検
査用端子数を大幅に低減することができ、並列多ビット
出力構成における並列出力のビット数が増大しても、並
列検査できる半導体装置の数を増すことができ、検査効
率を向上させることができる。
ドレス内の並列複ビットのデータＤＴ１〜ＤＴ４を１つ
の信号出力端子ＴＭ１から順次出力することができるの
で、この半導体装置の出力データに対する検査装置の検
査用端子数を大幅に低減することができ、並列多ビット
出力構成における並列出力のビット数が増大しても、並
列検査できる半導体装置の数を増すことができ、検査効
率を向上させることができる。
【００２２】例えば、この実施例のように、４データを
１つの信号出力端子から出力するような場合には、入力
信号を全て共用するものとして、同数の出力データ用の
検査用端子を有する検査装置では４台の半導体装置を同
時に検査できるので、１台ずつ検査する場合に比べ、半
導体装置の交換等に要する時間が１／４に、また動作時
間も、アドレス変化検出動作が必要な期間Ｔ１のデータ
ＤＴ１以外（Ｔ２〜Ｔ３）では、バーストモードと同程
度に、期間Ｔ１に対し５０％以下の時間とすることがで
きるので、６０％程度に短縮することができる。
１つの信号出力端子から出力するような場合には、入力
信号を全て共用するものとして、同数の出力データ用の
検査用端子を有する検査装置では４台の半導体装置を同
時に検査できるので、１台ずつ検査する場合に比べ、半
導体装置の交換等に要する時間が１／４に、また動作時
間も、アドレス変化検出動作が必要な期間Ｔ１のデータ
ＤＴ１以外（Ｔ２〜Ｔ３）では、バーストモードと同程
度に、期間Ｔ１に対し５０％以下の時間とすることがで
きるので、６０％程度に短縮することができる。
【００２３】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２４】この実施例は、出力段回路２ｅ〜２ｈと信
号出力端子ＴＭ１〜ＴＭ４との間に出力データ切換回路
３ａを設けたもので、第１の実施例と同様の効果がある
ほか、出力段回路２ｅ〜２ｈを同一構成に、また出力段
回路２ｅ〜２ｈの出力端それぞれと対応する信号出力端
子（ＴＭ１〜ＴＭ４）との間の回路をほぼ同一構成とす
ることができ、かつ論理ゲートＧ２ｂ，Ｇ３ｂ〜Ｇ２
ｄ，Ｇ３ｄが不要となって、全体の回路構成を単純化で
きる、という利点がある。
号出力端子ＴＭ１〜ＴＭ４との間に出力データ切換回路
３ａを設けたもので、第１の実施例と同様の効果がある
ほか、出力段回路２ｅ〜２ｈを同一構成に、また出力段
回路２ｅ〜２ｈの出力端それぞれと対応する信号出力端
子（ＴＭ１〜ＴＭ４）との間の回路をほぼ同一構成とす
ることができ、かつ論理ゲートＧ２ｂ，Ｇ３ｂ〜Ｇ２
ｄ，Ｇ３ｄが不要となって、全体の回路構成を単純化で
きる、という利点がある。
【００２５】なお、これら実施例においては、テスト動
作時、４つのデータＤＴ１〜ＤＴ４を１つの信号出力端
子ＴＭ１から出力する構成としたが、１つの信号出力端
子から出力されるデータの数はこれに限らず、更に多く
することができ、その数が多いほど検査効率も向上す
る。またこれら実施例では、テスト動作時、１つの信号
出力端子ＴＭ１からデータを出力する構成としたが、複
数の信号出力端子からデータを出力することもできる。
例えば、並列出力されるデータのビット数が３２ビット
のような非常に多ビットの場合には、この数を、８，
４，２等とすることもできる。
作時、４つのデータＤＴ１〜ＤＴ４を１つの信号出力端
子ＴＭ１から出力する構成としたが、１つの信号出力端
子から出力されるデータの数はこれに限らず、更に多く
することができ、その数が多いほど検査効率も向上す
る。またこれら実施例では、テスト動作時、１つの信号
出力端子ＴＭ１からデータを出力する構成としたが、複
数の信号出力端子からデータを出力することもできる。
例えば、並列出力されるデータのビット数が３２ビット
のような非常に多ビットの場合には、この数を、８，
４，２等とすることもできる。
【００２６】
【発明の効果】以上説明したように本発明は、内部回路
から並列出力される複数ビットのデータを、テスト動作
時には所定の期間内に１つの信号出力端子から外部へ出
力する構成としたので、並列出力されるデータのビット
数が増大しても、１つの検査装置で並列検査できる台数
を増すことができ、従って全体の検査時間を短縮し、検
査効率を向上させることができる効果がある。
から並列出力される複数ビットのデータを、テスト動作
時には所定の期間内に１つの信号出力端子から外部へ出
力する構成としたので、並列出力されるデータのビット
数が増大しても、１つの検査装置で並列検査できる台数
を増すことができ、従って全体の検査時間を短縮し、検
査効率を向上させることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の切換タイミング信号の
波形図である。
波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の半導体装置の一例を示すブロック図であ
る。
る。
１ａ〜１ｄ 内部回路 ２ａ〜２ｈ 出力段回路 ３，３ａ 出力データ切換回路 ４ テスト回路 ５ 切換タイミング信号発生回路 Ｇ１ａ〜Ｇ１ｄ，Ｇ２ｂ〜Ｇ２ｄ，Ｇ３ｂ〜Ｇ３ｄ
論理ゲート ＩＶ１ａ〜ＩＶ１ｄ，ＩＶ１０ インバータ Ｑ１ａ〜Ｑ１ｄ，Ｑ２ａ〜Ｑ２ｄ トランジスタ ＴＧ１ａ〜ＴＧ１ｄ，ＴＧ２ａ〜ＴＧ２ｄ トランス
ファゲート ＴＭ１〜ＴＭ４ 信号出力端子
論理ゲート ＩＶ１ａ〜ＩＶ１ｄ，ＩＶ１０ インバータ Ｑ１ａ〜Ｑ１ｄ，Ｑ２ａ〜Ｑ２ｄ トランジスタ ＴＧ１ａ〜ＴＧ１ｄ，ＴＧ２ａ〜ＴＧ２ｄ トランス
ファゲート ＴＭ１〜ＴＭ４ 信号出力端子
Claims (3)
- 【請求項１】 複数の内部回路と、前記複数の内部回路
に対応してその信号出力を外部に伝達する複数の信号出
力端子と、テスト信号及びアドレス信号とから、前記複
数の内部回路の信号出力を選択する切換タイミング信号
を発生する切換タイミング信号発生回路と、前記複数の
内部回路の信号出力を、前記切換タイミング信号及び前
記テスト信号により前記複数の信号出力端子側に伝達す
るか否かを制御するようにした出力データ切換回路と、
前記出力データ切換回路の各信号出力を前記信号出力端
子に伝達する出力段回路とを備え、前記出力データ切換
回路は、前記テスト信号がインアクテイブレベルのとき
オン状態となり、前記内部回路の信号出力を前記出力段
回路に伝達し、前記テスト信号がアクテイブレベルのと
きにはオフ状態となる第１のトランスファーゲート回路
及び、前記切換タイミング信号及び前記テスト信号によ
りオン状態、オフ状態を制御して、前記内部回路の信号
出力を前記複数の信号出力端子の内の１つの信号出力端
子をテストデータ出力端子として、前記テストデータ出
力端子に対応する第１のトランスファーゲート回路の信
号出力と共通接続した第２のトランスファーゲートとを
前記複数の内部回路に対応するように設け、前記テスト
データ出力端子に対応する前記第１のトランスファーゲ
ート回路の信号出力は対応する前記出力段回路に直接出
力し、前記テストデータ出力端子以外の信号出力端子に
対応する第１のトランスファーゲート回路の信号出力は
前記テスト信号と共に、前記テスト信号がアクテイブレ
ベルのときには対応する前記出力段回路をハイインピー
ダンス状態にし、前記テスト信号がインアクテイブレベ
ルのときには前記第１のトランスファーゲート回路の信
号出力と同じ論理レベルとなるように前記出力段回路を
制御する信号を発生する論理ゲート回路を備えるように
構成したことを特徴とする半導体装置。 - 【請求項２】 複数の内部回路と、前記複数の内部回路
に対応してその信号出力を外部に伝達する複数の信号出
力端子と、テスト信号及びアドレス信号とから、前記複
数の内部回路の信号出力を選択する切換タイミング信号
を発生する切換タイミング信号発生回路と、前記複数の
内部回路の信号出力を、前記切換タイミング信号及び前
記テスト信号により前記複数の信号出力端子側に伝達す
るか否 かを制御するようにした出力データ切換回路とを
備え、前記出力データ切換回路は、前記テスト信号がイ
ンアクテイブレベルのときオン状態となり、前記テスト
信号がアクテイブレベルのときにはオフ状態となる第１
のトランスファーゲート回路及び、前記切換タイミング
信号及び前記テスト信号によりオン状態、オフ状態を制
御して、前記内部回路の信号出力を前記複数の出力端子
の内の１つの信号出力端子をテストデータ出力端子とし
て、前記テストデータ出力端子に対応する第１のトラン
スファーゲート回路の信号出力と共通接続した第２のト
ランスファーゲートとを前記複数の内部回路に対応する
ように設けるように構成したことを特徴とする半導体装
置。 - 【請求項３】 前記切換タイミング信号発生回路は、前
記アドレス信号の変化を検出して、前記切換タイミング
信号を発生するようにしたことを特徴とする請求項１、
または請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7040213A JP2751857B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7040213A JP2751857B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08235898A JPH08235898A (ja) | 1996-09-13 |
| JP2751857B2 true JP2751857B2 (ja) | 1998-05-18 |
Family
ID=12574506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7040213A Expired - Lifetime JP2751857B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751857B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328809B1 (ko) * | 1999-07-22 | 2002-03-14 | 윤종용 | 웨이퍼 레벨 테스트 기능을 갖는 반도체 메모리 장치 |
| JP2002237198A (ja) * | 2001-02-09 | 2002-08-23 | Mitsubishi Electric Corp | 半導体記憶回路装置並びにその検査方法及びセル不良救済方法 |
| KR100450682B1 (ko) * | 2002-08-29 | 2004-10-01 | 삼성전자주식회사 | 테스트 효율을 향상시키기 위한 내부회로를 가지는 반도체메모리 장치 및 그 테스트 방법 |
| JP2006133166A (ja) * | 2004-11-09 | 2006-05-25 | Sony Corp | 電子回路デバイスと、その測定装置および測定方法 |
| JP5612249B2 (ja) * | 2008-01-31 | 2014-10-22 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62289992A (ja) * | 1986-06-06 | 1987-12-16 | Nec Corp | メモリ回路 |
| JPH0740440B2 (ja) * | 1987-02-04 | 1995-05-01 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04168699A (ja) * | 1990-10-31 | 1992-06-16 | Nec Corp | 半導体集積回路 |
| JPH04301290A (ja) * | 1991-03-28 | 1992-10-23 | Nec Corp | 先入れ先出しメモリ回路 |
-
1995
- 1995-02-28 JP JP7040213A patent/JP2751857B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08235898A (ja) | 1996-09-13 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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