JPH11339499A - 出力ドライバを共有する並列ビットテスト回路とこれを用いた並列ビットテスト方法、及びその半導体メモリ装置 - Google Patents
出力ドライバを共有する並列ビットテスト回路とこれを用いた並列ビットテスト方法、及びその半導体メモリ装置Info
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- JPH11339499A JPH11339499A JP11074520A JP7452099A JPH11339499A JP H11339499 A JPH11339499 A JP H11339499A JP 11074520 A JP11074520 A JP 11074520A JP 7452099 A JP7452099 A JP 7452099A JP H11339499 A JPH11339499 A JP H11339499A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ノーマル入出力時にデータの出力速度を向上
させ、しかも各出力データ間の出力速度の差を縮めるこ
とのできるテスト回路を提供する。 【解決手段】 並列ビットテスト回路はノーマルドライ
バ（ＮＤ）101〜115、比較回路117及びテストドライバ
（ＤＲＩ）119〜125を具備する。メモリセルアレイ160
において８個のデータは、それぞれ対応する感知増幅器
（図示せず）によって増幅され、データ線出力TDO0/TDO
B0ないしTDO7/TDOB7となる。前記比較回路117は、並列
ビットテストモードで、前記データ線出力TDO0〜TDO7を
比較ビット数に応答して比較して比較された信号を出力
する。そして、前記テストドライバ119、121、123、125
は、対応する前記比較回路117の出力信号を入力して、
対応する前記グローバル出力線へ伝送する。
させ、しかも各出力データ間の出力速度の差を縮めるこ
とのできるテスト回路を提供する。 【解決手段】 並列ビットテスト回路はノーマルドライ
バ（ＮＤ）101〜115、比較回路117及びテストドライバ
（ＤＲＩ）119〜125を具備する。メモリセルアレイ160
において８個のデータは、それぞれ対応する感知増幅器
（図示せず）によって増幅され、データ線出力TDO0/TDO
B0ないしTDO7/TDOB7となる。前記比較回路117は、並列
ビットテストモードで、前記データ線出力TDO0〜TDO7を
比較ビット数に応答して比較して比較された信号を出力
する。そして、前記テストドライバ119、121、123、125
は、対応する前記比較回路117の出力信号を入力して、
対応する前記グローバル出力線へ伝送する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に多数個のデータ線出力を同時に比較する並列
ビットテスト回路及びこれを用いた並列ビットテスト方
法、及びその半導体メモリ装置に関する。
係り、特に多数個のデータ線出力を同時に比較する並列
ビットテスト回路及びこれを用いた並列ビットテスト方
法、及びその半導体メモリ装置に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置は、ノーマル
（normal）出力モードにおいて、データ感知増幅器（se
nse amplifier）等によって増幅されて出力されるデー
タの数と出力パッドの数とはほぼ同様である。しかし、
同時に複数個のビットデータを出力してテストする並列
ビットテスト（Parallel Bit Test）モードの場合は、
予め定まったマルチビット（multi-bit）に見合う分だ
け内部的に入力する。その結果、正常動作時よりもはる
かに多い書込ドライバとデータ感知増幅器とが動作する
ことになる。しかし、実際に外部と入出力されるデータ
数はビット構造によって決定されるので、並列ビットテ
ストモードにおける出力データ数はノーマルモードと等
しい。したがって、並列ビットテストモードで内部的に
動作する動作ビット数と外部入力されるビット数との間
には多くの差が存在する。
（normal）出力モードにおいて、データ感知増幅器（se
nse amplifier）等によって増幅されて出力されるデー
タの数と出力パッドの数とはほぼ同様である。しかし、
同時に複数個のビットデータを出力してテストする並列
ビットテスト（Parallel Bit Test）モードの場合は、
予め定まったマルチビット（multi-bit）に見合う分だ
け内部的に入力する。その結果、正常動作時よりもはる
かに多い書込ドライバとデータ感知増幅器とが動作する
ことになる。しかし、実際に外部と入出力されるデータ
数はビット構造によって決定されるので、並列ビットテ
ストモードにおける出力データ数はノーマルモードと等
しい。したがって、並列ビットテストモードで内部的に
動作する動作ビット数と外部入力されるビット数との間
には多くの差が存在する。
【０００３】これを解決するために、普通の半導体メモ
リ装置は並列ビットテスト回路を有する。図７に示され
たような従来の並列ビットテスト回路においては、一本
のカラム選択ラインで制御される複数個のデータが感知
増幅器を介して出力される。出力されたデータから２個
を選択してこれを１次比較する。そして、１次比較され
たデータから２個を選択して２次比較し、また２個を選
択して３次比較を行う。
リ装置は並列ビットテスト回路を有する。図７に示され
たような従来の並列ビットテスト回路においては、一本
のカラム選択ラインで制御される複数個のデータが感知
増幅器を介して出力される。出力されたデータから２個
を選択してこれを１次比較する。そして、１次比較され
たデータから２個を選択して２次比較し、また２個を選
択して３次比較を行う。
【０００４】
【発明が解決しようとする課題】ところが、このような
比較は次々に拡張し続ける。図７の場合、１次比較され
たデータに対する出力ドライバ761、763、765、767は別
に存在する。そして、２次比較されたデータに対する出
力ドライバ769、771も別に存在する。同じく、３次比較
されたデータに対する出力ドライバ773も別に存在す
る。拡張された比較データに対しても同じく別の出力ド
ライバが存在する。そこで、従来の並列ビットテスト構
造を有する半導体メモリ装置は、比較回数に見合う分だ
けの出力ドライバを具備する必要がある。
比較は次々に拡張し続ける。図７の場合、１次比較され
たデータに対する出力ドライバ761、763、765、767は別
に存在する。そして、２次比較されたデータに対する出
力ドライバ769、771も別に存在する。同じく、３次比較
されたデータに対する出力ドライバ773も別に存在す
る。拡張された比較データに対しても同じく別の出力ド
ライバが存在する。そこで、従来の並列ビットテスト構
造を有する半導体メモリ装置は、比較回数に見合う分だ
けの出力ドライバを具備する必要がある。
【０００５】又、各出力ドライバより出力される信号は
出力マルチプレクサ（MUX）へ送られるが、チップの構
造により感知増幅器の出力と出力マルチプレクサとの間
の距離は互いに異なっている。したがって、距離が長く
なるにつれ、大きなサイズのドライバを具備する必要が
ある。これにより、従来の並列ビットテスト回路は、回
路の設計にあたってレイアウト（layout）面積が広くな
るという問題があった。
出力マルチプレクサ（MUX）へ送られるが、チップの構
造により感知増幅器の出力と出力マルチプレクサとの間
の距離は互いに異なっている。したがって、距離が長く
なるにつれ、大きなサイズのドライバを具備する必要が
ある。これにより、従来の並列ビットテスト回路は、回
路の設計にあたってレイアウト（layout）面積が広くな
るという問題があった。
【０００６】この結果、各出力ドライバに対する寄生容
量が大きくなり、ノーマル入出力モードにおける速度の
損失を招いてしまう。さらには、データ出力線に連結さ
れるドライバの数が異なるがために、ノーマル入出力時
にデータ間の速度差を招いてしまう。
量が大きくなり、ノーマル入出力モードにおける速度の
損失を招いてしまう。さらには、データ出力線に連結さ
れるドライバの数が異なるがために、ノーマル入出力時
にデータ間の速度差を招いてしまう。
【０００７】上記した問題点を解決するために、本発明
が果たそうとする技術的課題は、レイアウト面積を縮
め、ノーマル入出力時のデータの出力速度を向上させる
とともに、各出力データ間の出力速度の差を縮める並列
ビットテスト回路及び並列ビットテスト方法、及びその
半導体メモリ装置を提供することにある。
が果たそうとする技術的課題は、レイアウト面積を縮
め、ノーマル入出力時のデータの出力速度を向上させる
とともに、各出力データ間の出力速度の差を縮める並列
ビットテスト回路及び並列ビットテスト方法、及びその
半導体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の第１の態様は、
多数個のデータ線出力を同時に比較する並列ビットテス
ト回路である。本発明の並列ビットテスト回路は、ノー
マル出力モードで、対応する前記データ線出力を対応す
るグローバル出力線へ伝送する多数個のノーマルドライ
バと、並列ビットテストモードで、選択されるデータ線
出力が互いに比較される選択数を示す比較ビット信号に
応答して、前記選択数の前記データ線出力を互いに比較
し、比較された結果を発生する比較回路と、前記比較回
路に対応して具備され、前記比較ビット信号の２種以上
の値に対して比較された結果を少なくとも一本の前記グ
ローバル出力線へ伝送するテストドライバとを具備する
ことを特徴とする。
多数個のデータ線出力を同時に比較する並列ビットテス
ト回路である。本発明の並列ビットテスト回路は、ノー
マル出力モードで、対応する前記データ線出力を対応す
るグローバル出力線へ伝送する多数個のノーマルドライ
バと、並列ビットテストモードで、選択されるデータ線
出力が互いに比較される選択数を示す比較ビット信号に
応答して、前記選択数の前記データ線出力を互いに比較
し、比較された結果を発生する比較回路と、前記比較回
路に対応して具備され、前記比較ビット信号の２種以上
の値に対して比較された結果を少なくとも一本の前記グ
ローバル出力線へ伝送するテストドライバとを具備する
ことを特徴とする。
【０００９】本発明の第２の態様は、多数個のデータ線
出力を同時に比較する並列ビットテスト回路を有する半
導体メモリ装置である。本発明の半導体メモリ装置は、
複数個のデータ線出力を有するメモリセルアレイと、選
択されるデータ線出力が互いに比較される選択数を示す
比較ビット信号に応答して、前記選択数の前記データ線
出力を互いに比較し、比較された結果を発生する比較回
路と、前記比較回路に対応して具備され、前記比較ビッ
ト信号の２種以上の値に対して比較された結果を少なく
とも一本の前記グローバル出力線へ伝送するテストドラ
イバとを具備することを特徴とする。
出力を同時に比較する並列ビットテスト回路を有する半
導体メモリ装置である。本発明の半導体メモリ装置は、
複数個のデータ線出力を有するメモリセルアレイと、選
択されるデータ線出力が互いに比較される選択数を示す
比較ビット信号に応答して、前記選択数の前記データ線
出力を互いに比較し、比較された結果を発生する比較回
路と、前記比較回路に対応して具備され、前記比較ビッ
ト信号の２種以上の値に対して比較された結果を少なく
とも一本の前記グローバル出力線へ伝送するテストドラ
イバとを具備することを特徴とする。
【００１０】本発明の第３の態様は、メモリセルアレイ
のデータ線出力を同時に比較する並列ビットテスト方法
に関するものである。本発明の並列ビットテスト方法
は、（A）前記セルアレイよりデータを出力する段階
と、（B）ノーマル出力モードか、それとも並列テスト
出力モードかを判断する段階と、（C）ノーマル出力モ
ードで、ノーマルドライバを介して前記データ線出力を
グローバル出力線へ伝送する段階と、（D）並列ビット
テストモードで、選択されるデータ線出力が互いに比較
される選択数を示す比較ビット信号に応答して、前記選
択数の前記データ線出力を互いに比較し、比較された結
果を発生する段階と、（E）少なくとも一つのテストド
ライバを使用する前記比較ビット信号の２種以上の値に
対して比較された結果を少なくとも１本の前記グローバ
ル出力線へ伝送する段階と、（F）前記テストドライバ
を介して伝送されたデータを対応する前記グローバル出
力線へ伝送する段階とを具備することを特徴とする。
のデータ線出力を同時に比較する並列ビットテスト方法
に関するものである。本発明の並列ビットテスト方法
は、（A）前記セルアレイよりデータを出力する段階
と、（B）ノーマル出力モードか、それとも並列テスト
出力モードかを判断する段階と、（C）ノーマル出力モ
ードで、ノーマルドライバを介して前記データ線出力を
グローバル出力線へ伝送する段階と、（D）並列ビット
テストモードで、選択されるデータ線出力が互いに比較
される選択数を示す比較ビット信号に応答して、前記選
択数の前記データ線出力を互いに比較し、比較された結
果を発生する段階と、（E）少なくとも一つのテストド
ライバを使用する前記比較ビット信号の２種以上の値に
対して比較された結果を少なくとも１本の前記グローバ
ル出力線へ伝送する段階と、（F）前記テストドライバ
を介して伝送されたデータを対応する前記グローバル出
力線へ伝送する段階とを具備することを特徴とする。
【００１１】好ましくは、前記段階（D）は、（D1）前
記データ線出力から少なくとも２個ずつ選択して１次比
較する段階と、（D2）ｎ＝１とする段階と、（D3）ｎ次
並列ビットテストモードであるかを判断する段階と、
（D4）ｎ次並列ビットテストモードの時、前記（E）段
階を行う段階と、（D5）ｎ次並列ビットテストモードで
ない場合、ｎ次比較されたデータから少なくとも２個ず
つ選択してｎ＋１次比較する段階と、（D6）前記（D5）
段階を行った後、ｎ＝ｎ＋１にして再び前記（D3）段階
を行う段階とを具備する。
記データ線出力から少なくとも２個ずつ選択して１次比
較する段階と、（D2）ｎ＝１とする段階と、（D3）ｎ次
並列ビットテストモードであるかを判断する段階と、
（D4）ｎ次並列ビットテストモードの時、前記（E）段
階を行う段階と、（D5）ｎ次並列ビットテストモードで
ない場合、ｎ次比較されたデータから少なくとも２個ず
つ選択してｎ＋１次比較する段階と、（D6）前記（D5）
段階を行った後、ｎ＝ｎ＋１にして再び前記（D3）段階
を行う段階とを具備する。
【００１２】
【発明の実施の形態】以下、添付の図面に基づいて、本
発明の実施の形態をさらに詳細に説明する。ここで、各
図面において同一の構成要素には同一の参照符号や数字
が付してある。
発明の実施の形態をさらに詳細に説明する。ここで、各
図面において同一の構成要素には同一の参照符号や数字
が付してある。
【００１３】図１は、本実施の形態の出力ドライバを共
有する並列ビットテスト回路を概略的に示すブロック図
である。図１は、説明の便宜上メモリセルアレイから８
個のデータが出力される場合を例にしている。尚、出力
されるデータの数は拡張できる。
有する並列ビットテスト回路を概略的に示すブロック図
である。図１は、説明の便宜上メモリセルアレイから８
個のデータが出力される場合を例にしている。尚、出力
されるデータの数は拡張できる。
【００１４】図１を参照すれば、本実施の形態の並列ビ
ットテスト回路は、ノーマルドライバ101、103、105、1
07、109、111、113、115と、比較回路117と、テストド
ライバ119、121、123、125とを具備する。メモリセルア
レイ160からの８個のデータは、それぞれ対応する感知
増幅器（図示せず）によって増幅され、データ線出力TD
O0/TDOB0、TDO1/TDOB1、TDO2/TDOB2、TDO3/TDOB3、TDO4
/TDOB4、TDO5/TDOB5、TDO6/TDOB6、TDO7/TDOB7となる。
各ノーマルドライバ101、103、105、107、109、111、11
3、115は、ノーマル出力モードでは、対応する前記デー
タ線出力TDO0、TDO1、TDO2、TDO3、TDO4、TDO5、TDO6、
TDO7をグローバル出力線FDIO0、FDIO1、FDIO2、FDIO3、
FDIO4、FDIO5、FDIO6、FDIO7へ伝送する。
ットテスト回路は、ノーマルドライバ101、103、105、1
07、109、111、113、115と、比較回路117と、テストド
ライバ119、121、123、125とを具備する。メモリセルア
レイ160からの８個のデータは、それぞれ対応する感知
増幅器（図示せず）によって増幅され、データ線出力TD
O0/TDOB0、TDO1/TDOB1、TDO2/TDOB2、TDO3/TDOB3、TDO4
/TDOB4、TDO5/TDOB5、TDO6/TDOB6、TDO7/TDOB7となる。
各ノーマルドライバ101、103、105、107、109、111、11
3、115は、ノーマル出力モードでは、対応する前記デー
タ線出力TDO0、TDO1、TDO2、TDO3、TDO4、TDO5、TDO6、
TDO7をグローバル出力線FDIO0、FDIO1、FDIO2、FDIO3、
FDIO4、FDIO5、FDIO6、FDIO7へ伝送する。
【００１５】前記比較回路117は、並列ビットテストモ
ードで、前記データ線出力TDO0、TDO1、TDO2、TDO3、TD
O4、TDO5、TDO6、TDO7を比較ビット数に応答して比較
し、比較された信号を出力する。そして、前記テストド
ライバ119、121、123、125は、対応する前記比較回路11
7の出力信号を入力して、対応する前記グローバル出力
線へ伝送する。
ードで、前記データ線出力TDO0、TDO1、TDO2、TDO3、TD
O4、TDO5、TDO6、TDO7を比較ビット数に応答して比較
し、比較された信号を出力する。そして、前記テストド
ライバ119、121、123、125は、対応する前記比較回路11
7の出力信号を入力して、対応する前記グローバル出力
線へ伝送する。
【００１６】前記各ノーマルドライバ101、103、105、1
07、109、111、113、115は、ノーマル出力モードでは、
対応する前記データ線出力TDO0、TDO1、TDO2、TDO3、TD
O4、TDO5、TDO6、TDO7を入力し、対応する前記グローバ
ル出力線FDIO0、FDIO1、FDIO2、FDIO3、FDIO4、FDIO5、
FDIO6、FDIO7をドライビングする。そして、前記各ノー
マルドライバ101、103、105、107、109、111、113、115
は、並列ビットテストモードでは、前記データ線出力信
号を対応する前記グローバル出力線へドライビングしな
い。
07、109、111、113、115は、ノーマル出力モードでは、
対応する前記データ線出力TDO0、TDO1、TDO2、TDO3、TD
O4、TDO5、TDO6、TDO7を入力し、対応する前記グローバ
ル出力線FDIO0、FDIO1、FDIO2、FDIO3、FDIO4、FDIO5、
FDIO6、FDIO7をドライビングする。そして、前記各ノー
マルドライバ101、103、105、107、109、111、113、115
は、並列ビットテストモードでは、前記データ線出力信
号を対応する前記グローバル出力線へドライビングしな
い。
【００１７】図２は、図１のノーマルドライバ101、10
3、105、107、109、111、113、115のうちの１つの回路
例を示す図面である。
3、105、107、109、111、113、115のうちの１つの回路
例を示す図面である。
【００１８】図２を参照すれば、本実施の形態のノーマ
ルドライバは、スイッチング部201及びドライビング部2
03を具備する。前記スイッチング部201は、並列ビット
テスト指示信号PBTに応じて制御される。そしてドライ
ビング部203は、前記スイッチング部201の出力信号N20
2、N204に応じて駆動される。
ルドライバは、スイッチング部201及びドライビング部2
03を具備する。前記スイッチング部201は、並列ビット
テスト指示信号PBTに応じて制御される。そしてドライ
ビング部203は、前記スイッチング部201の出力信号N20
2、N204に応じて駆動される。
【００１９】前記ノーマルドライバの動作について具体
的に説明すれば、並列ビットテストモードでは、前記並
列ビットテスト指示信号PBTは"ハイ"レベルを有する。
その結果、前記スイッチング部201は入力信号TDOiに応
答しない。しかし、ノーマル出力モードでは、前記並列
ビットテスト指示信号PBTは"ロー"レベルを有する。ノ
ーマル出力モード、すなわち、前記信号PBTが"ロー"レ
ベルにおいて、前記入力信号TDOiが"ハイ"レベルで、か
つ反転入力信号TDOBiが"ロー"レベルであれば、前記ス
イッチング部201の出力信号N202，N204は共に"ロー"レ
ベルとなり、前記ノーマルドライバの出力FDIOiは"ハ
イ"レベルとなる。
的に説明すれば、並列ビットテストモードでは、前記並
列ビットテスト指示信号PBTは"ハイ"レベルを有する。
その結果、前記スイッチング部201は入力信号TDOiに応
答しない。しかし、ノーマル出力モードでは、前記並列
ビットテスト指示信号PBTは"ロー"レベルを有する。ノ
ーマル出力モード、すなわち、前記信号PBTが"ロー"レ
ベルにおいて、前記入力信号TDOiが"ハイ"レベルで、か
つ反転入力信号TDOBiが"ロー"レベルであれば、前記ス
イッチング部201の出力信号N202，N204は共に"ロー"レ
ベルとなり、前記ノーマルドライバの出力FDIOiは"ハ
イ"レベルとなる。
【００２０】ここで、前記各ノーマルドライバの入力信
号は、それぞれ前記データ線出力TDO0、TDO1、TDO2、TD
O3、TDO4、TDO5、TDO6、TDO7と連結される。そして、各
前記ノーマルドライバの出力信号は、それぞれ前記グロ
ーバル出力線FDIO0、FDIO1、FDIO2、FDIO3、FDIO4、FDI
O5、FDIO6、FDIO7に連結される。従って、ノーマル出力
モードで、各ノーマルドライバは対応するデータ出力を
対応するグローバル出力線へ伝送する。
号は、それぞれ前記データ線出力TDO0、TDO1、TDO2、TD
O3、TDO4、TDO5、TDO6、TDO7と連結される。そして、各
前記ノーマルドライバの出力信号は、それぞれ前記グロ
ーバル出力線FDIO0、FDIO1、FDIO2、FDIO3、FDIO4、FDI
O5、FDIO6、FDIO7に連結される。従って、ノーマル出力
モードで、各ノーマルドライバは対応するデータ出力を
対応するグローバル出力線へ伝送する。
【００２１】図１をさらに参照すれば、前記比較回路11
7は、１次比較器127、129、131、133と、１次スイッチ1
35、137、139、141と、２次比較器143、145と、２次ス
イッチ147、149と、３次比較器151と、３次スイッチ159
とを含む。前記１次比較器127は、前記TDO0と前記TDO1
とを比較して１次比較された信号FCO0を出力する。前記
１次比較器129は、前記TDO2と前記TDO3とを比較して１
次比較された信号FCO1を出力する。前記１次比較器131
は、前記TDO4と前記TDO5とを比較して１次比較された信
号FCO2を出力する。前記１次比較器133は、前記TDO6と
前記TDO7とを比較して１次比較された信号FCO3を出力す
る。そして、前記１次スイッチ135は、１次並列テスト
モードで前記FCO0を入力し、前記テストドライバ119の
入力へ出力する。前記１次スイッチ137は、１次並列テ
ストモードで前記FCO1を入力し、前記テストドライバ12
1の入力へ出力する。前記１次スイッチ139は、１次並列
テストモードで前記FCO2を入力し、前記テストドライバ
123の入力へ出力する。前記１次スイッチ141は、１次並
列テストモードで前記FCO3を入力し、前記テストドライ
バ125の入力へ出力する。
7は、１次比較器127、129、131、133と、１次スイッチ1
35、137、139、141と、２次比較器143、145と、２次ス
イッチ147、149と、３次比較器151と、３次スイッチ159
とを含む。前記１次比較器127は、前記TDO0と前記TDO1
とを比較して１次比較された信号FCO0を出力する。前記
１次比較器129は、前記TDO2と前記TDO3とを比較して１
次比較された信号FCO1を出力する。前記１次比較器131
は、前記TDO4と前記TDO5とを比較して１次比較された信
号FCO2を出力する。前記１次比較器133は、前記TDO6と
前記TDO7とを比較して１次比較された信号FCO3を出力す
る。そして、前記１次スイッチ135は、１次並列テスト
モードで前記FCO0を入力し、前記テストドライバ119の
入力へ出力する。前記１次スイッチ137は、１次並列テ
ストモードで前記FCO1を入力し、前記テストドライバ12
1の入力へ出力する。前記１次スイッチ139は、１次並列
テストモードで前記FCO2を入力し、前記テストドライバ
123の入力へ出力する。前記１次スイッチ141は、１次並
列テストモードで前記FCO3を入力し、前記テストドライ
バ125の入力へ出力する。
【００２２】前記２次比較器143は、前記FCO0と前記FCO
1とを比較して２次比較された信号SCO0を出力する。前
記２次比較器145は、前記FCO2と前記FCO3とを比較して
２次比較された信号SCO1を出力する。前記２次スイッチ
147は、２次並列テストモードで前記SCO0を入力し、前
記テストドライバ119の入力へ出力する。前記２次スイ
ッチ149は、２次並列テストモードで前記SCO1を入力
し、前記テストドライバ123の入力へ出力する。
1とを比較して２次比較された信号SCO0を出力する。前
記２次比較器145は、前記FCO2と前記FCO3とを比較して
２次比較された信号SCO1を出力する。前記２次スイッチ
147は、２次並列テストモードで前記SCO0を入力し、前
記テストドライバ119の入力へ出力する。前記２次スイ
ッチ149は、２次並列テストモードで前記SCO1を入力
し、前記テストドライバ123の入力へ出力する。
【００２３】前記３次比較器151は、前記SCO0と前記SCO
1とを比較して３次比較された信号TCOを出力する。前記
３次スイッチ159は、３次並列テストモードで前記TCO0
を入力し、前記テストドライバ123の入力へ出力する。
1とを比較して３次比較された信号TCOを出力する。前記
３次スイッチ159は、３次並列テストモードで前記TCO0
を入力し、前記テストドライバ123の入力へ出力する。
【００２４】図３は、図１のスイッチ135、137、139、1
41、147、149、159のうちの一実施例を示す図面であ
る。
41、147、149、159のうちの一実施例を示す図面であ
る。
【００２５】図３を参照すれば、前記スイッチ135、13
7、139、141、147、149、159は、スイッチング部301及
び伝送部303を具備する。前記スイッチング部301は、テ
スト次数制御信号FRPiが"ロー"レベルの時は、入力信号
COiに応答する。そして、前記伝送部303は、並列テスト
ビット数指示信号PBTXiが"ハイ"レベルとなるとき、前
記スイッチング部301の出力信号DRIPi、DRIPBiを前記該
当テストドライバへ伝送する。一方、前記スイッチング
部301は、テスト次数制御信号FRPiが"ハイ"レベルの時
は入力信号COiに応答しない。
7、139、141、147、149、159は、スイッチング部301及
び伝送部303を具備する。前記スイッチング部301は、テ
スト次数制御信号FRPiが"ロー"レベルの時は、入力信号
COiに応答する。そして、前記伝送部303は、並列テスト
ビット数指示信号PBTXiが"ハイ"レベルとなるとき、前
記スイッチング部301の出力信号DRIPi、DRIPBiを前記該
当テストドライバへ伝送する。一方、前記スイッチング
部301は、テスト次数制御信号FRPiが"ハイ"レベルの時
は入力信号COiに応答しない。
【００２６】図３のスイッチにおいて入力信号COiは該
当比較器の出力信号と接続される。図３のスイッチにお
いて出力信号DRIPi、DRIPBiは該当テストドライバの入
力信号と接続される。そして、テスト次数制御信号FRPi
は、前記スイッチの該当するテスト次数制御信号に接続
される。そして、前記並列テストビット数指示信号PBTX
iは、同時に比較されるテストビット数に対応して並列
テストビット数指示信号と接続される。
当比較器の出力信号と接続される。図３のスイッチにお
いて出力信号DRIPi、DRIPBiは該当テストドライバの入
力信号と接続される。そして、テスト次数制御信号FRPi
は、前記スイッチの該当するテスト次数制御信号に接続
される。そして、前記並列テストビット数指示信号PBTX
iは、同時に比較されるテストビット数に対応して並列
テストビット数指示信号と接続される。
【００２７】まず、１次スイッチ137を例にして図３の
スイッチを説明すれば、次の通りである。前記１次スイ
ッチ137の入力信号COiは１次比較器129の出力信号FCO1
と接続される。そして、前記１次スイッチ137の出力信
号DRIPi、DRIPBiはテストドライバ121の入力信号DRIP
1、DRIPB1と接続される。そして前記１次スイッチ137の
テスト次数制御信号FRPiは１次並列テストモード指示信
号FRPFCと接続される。そして前記１次スイッチ137の並
列テストビット数指示信号PBTXiは４個のデータが並列
に出力されることを示すPBTX4と接続される。
スイッチを説明すれば、次の通りである。前記１次スイ
ッチ137の入力信号COiは１次比較器129の出力信号FCO1
と接続される。そして、前記１次スイッチ137の出力信
号DRIPi、DRIPBiはテストドライバ121の入力信号DRIP
1、DRIPB1と接続される。そして前記１次スイッチ137の
テスト次数制御信号FRPiは１次並列テストモード指示信
号FRPFCと接続される。そして前記１次スイッチ137の並
列テストビット数指示信号PBTXiは４個のデータが並列
に出力されることを示すPBTX4と接続される。
【００２８】次に、２次スイッチ147を例にして説明す
れば、次の通りである。前記２次スイッチ147の入力信
号COiは２次比較器143の出力信号SCO0と接続される。そ
して前記２次スイッチ147の出力信号DRIPi、DRIPBiはテ
ストドライバ119の入力信号DRIP0、DRIPB0と接続され
る。そして前記２次スイッチ147のテスト次数制御信号F
RPiは２次並列テストモード指示信号FRPSCと接続され
る。そして前記２次スイッチ147の並列テストビット数
指示信号PBTXiは２個のデータが並列に出力されること
を示すPBTX2と接続される。
れば、次の通りである。前記２次スイッチ147の入力信
号COiは２次比較器143の出力信号SCO0と接続される。そ
して前記２次スイッチ147の出力信号DRIPi、DRIPBiはテ
ストドライバ119の入力信号DRIP0、DRIPB0と接続され
る。そして前記２次スイッチ147のテスト次数制御信号F
RPiは２次並列テストモード指示信号FRPSCと接続され
る。そして前記２次スイッチ147の並列テストビット数
指示信号PBTXiは２個のデータが並列に出力されること
を示すPBTX2と接続される。
【００２９】そして、３次スイッチ159の場合には、次
の通りである。前記３次スイッチ159の入力信号COiは３
次比較器151の出力信号TCOと接続される。そして前記３
次スイッチ159の出力信号DRIPi、DRIPBiはテストドライ
バ123の入力信号DRIP2、DRIPB2と接続される。そして前
記３次スイッチ159のテスト次数制御信号FRPiは３次並
列テストモード指示信号FRPTCと接続される。そして前
記３次スイッチ159の並列テストビット数指示信号PBTXi
は１個のデータが出力されることを示すPBTX1と接続さ
れる。
の通りである。前記３次スイッチ159の入力信号COiは３
次比較器151の出力信号TCOと接続される。そして前記３
次スイッチ159の出力信号DRIPi、DRIPBiはテストドライ
バ123の入力信号DRIP2、DRIPB2と接続される。そして前
記３次スイッチ159のテスト次数制御信号FRPiは３次並
列テストモード指示信号FRPTCと接続される。そして前
記３次スイッチ159の並列テストビット数指示信号PBTXi
は１個のデータが出力されることを示すPBTX1と接続さ
れる。
【００３０】前記１次、２次、３次の並列テストモード
指示信号FRPFC、FRPSC、FRPTCは、それぞれ１回、２
回、３回に亘って比較を行なうことを指示する信号であ
る。
指示信号FRPFC、FRPSC、FRPTCは、それぞれ１回、２
回、３回に亘って比較を行なうことを指示する信号であ
る。
【００３１】図４は、本実施の形態の並列テストビット
数指示信号PBTXiの発生回路例を示す図面である。
数指示信号PBTXiの発生回路例を示す図面である。
【００３２】図４を参照すれば、並列ビットテストモー
ド、すなわち、前記並列ビットテスト指示信号PBTが"ハ
イ"レベルの時、チップの構造を示す信号Xiに応答して
活性化する。すなわち、４個のデータを出力する信号X4
が活性化すると、並列テストビット数指示信号PBTX4が
活性化する。そして、２個のデータを出力する信号X2が
活性化すると、並列テストビット数指示信号PBTX2が活
性化する。そして、１個のデータを出力する信号X1が活
性化すると、並列テストビット数指示信号PBTX1が活性
化する。一方、前記並列ビットテスト指示信号PBTが"ロ
ー"レベルの時、チップの構造を示す信号Xiには応答せ
ず、PBTX1,2,4のいずれも活性化しない。
ド、すなわち、前記並列ビットテスト指示信号PBTが"ハ
イ"レベルの時、チップの構造を示す信号Xiに応答して
活性化する。すなわち、４個のデータを出力する信号X4
が活性化すると、並列テストビット数指示信号PBTX4が
活性化する。そして、２個のデータを出力する信号X2が
活性化すると、並列テストビット数指示信号PBTX2が活
性化する。そして、１個のデータを出力する信号X1が活
性化すると、並列テストビット数指示信号PBTX1が活性
化する。一方、前記並列ビットテスト指示信号PBTが"ロ
ー"レベルの時、チップの構造を示す信号Xiには応答せ
ず、PBTX1,2,4のいずれも活性化しない。
【００３３】図５は、図１のテストドライバ119、121、
123、125のうちの一実施例を示す図面である。
123、125のうちの一実施例を示す図面である。
【００３４】図１のテストドライバ119を例に取って説
明すれば、次の通りである。図１のテストドライバ119
は、入力端DRIPi、DRIPBiと、駆動部501と、ラッチ部50
3、505と、プリチャージ部507とを具備する。前記入力
端DRIPi、DRIPBiは、前記比較回路117の出力信号DRIP
0、DRIPB0に接続される。そして、前記駆動部501は、前
記比較回路117の出力信号DRIP0及び反転出力信号DRIPB0
に基づいて駆動される。そして前記ラッチ部503は、前
記入力端DRIPiにより受信される前記比較回路117の出力
信号DRIP0をラッチさせる。そして前記ラッチ部505は、
前記入力端DRIPBiにより受信される前記比較回路117の
反転出力信号DRIPB0をラッチさせる。そして前記プリチ
ャージ部507は、前記入力端により受信される前記比較
回路117の出力信号DRIP0及び反転出力信号DRIPB0をパワ
ーアップに際してプリチャージさせる。そして前記テス
トドライバ119の出力信号FDIOiは、グローバル出力線FD
IO0に接続される。
明すれば、次の通りである。図１のテストドライバ119
は、入力端DRIPi、DRIPBiと、駆動部501と、ラッチ部50
3、505と、プリチャージ部507とを具備する。前記入力
端DRIPi、DRIPBiは、前記比較回路117の出力信号DRIP
0、DRIPB0に接続される。そして、前記駆動部501は、前
記比較回路117の出力信号DRIP0及び反転出力信号DRIPB0
に基づいて駆動される。そして前記ラッチ部503は、前
記入力端DRIPiにより受信される前記比較回路117の出力
信号DRIP0をラッチさせる。そして前記ラッチ部505は、
前記入力端DRIPBiにより受信される前記比較回路117の
反転出力信号DRIPB0をラッチさせる。そして前記プリチ
ャージ部507は、前記入力端により受信される前記比較
回路117の出力信号DRIP0及び反転出力信号DRIPB0をパワ
ーアップに際してプリチャージさせる。そして前記テス
トドライバ119の出力信号FDIOiは、グローバル出力線FD
IO0に接続される。
【００３５】本実施の形態の並列ビットテスト回路にお
いては、グローバル出力線FDIO0、FDIO1、FDIO2、FDIO3
に接続されるドライバの出力はいずれも１つのノーマル
ドライバ及び１つのテストドライバの出力と接続され
る。
いては、グローバル出力線FDIO0、FDIO1、FDIO2、FDIO3
に接続されるドライバの出力はいずれも１つのノーマル
ドライバ及び１つのテストドライバの出力と接続され
る。
【００３６】前記グローバル出力線FDIO0、FDIO1、FDIO
2、FDIO3の信号は、出力マルチプレクサ（図示せず）を
介して外部へ出力される。
2、FDIO3の信号は、出力マルチプレクサ（図示せず）を
介して外部へ出力される。
【００３７】さらに図１及び図７を参照すれば、本実施
の形態は、従来の技術に対してレイアウト面積から利点
を有する。つまり、図７の従来の技術に於いては、全体
的に７個の出力ドライバが使われる反面、図１に示され
た本実施の形態例によると、４つのドライバを使って並
列ビットテストを行うことができる。その結果、３つの
出力ドライバに該当するレイアウト面積が縮まり得る。
の形態は、従来の技術に対してレイアウト面積から利点
を有する。つまり、図７の従来の技術に於いては、全体
的に７個の出力ドライバが使われる反面、図１に示され
た本実施の形態例によると、４つのドライバを使って並
列ビットテストを行うことができる。その結果、３つの
出力ドライバに該当するレイアウト面積が縮まり得る。
【００３８】図６は、本実施の形態の並列ビットテスト
回路を利用する並列ビットテスト方法の手順例を示すフ
ローチャートである。これを参照して並列ビットテスト
方法を説明すれば、次の通りである。
回路を利用する並列ビットテスト方法の手順例を示すフ
ローチャートである。これを参照して並列ビットテスト
方法を説明すれば、次の通りである。
【００３９】まず、半導体メモリセルアレイよりデータ
を出力する（601）。そして、動作する半導体メモリ装
置がノーマル出力モードか、それとも並列テスト出力モ
ードかを判断する（603）。ノーマル出力モードでは、
ノーマルドライバ101、103、105、107、109、111、11
3、115を介して、前記データ線出力TDO0、TDO1、TDO2、
TDO3、TDO4、TDO5、TDO6、TDO7をグローバル出力線FDIO
0、FDIO1、FDIO2、FDIO3、FDIO4、FDIO5、FDIO6、FDIO7
へ伝送する（605）。並列テスト出力モードのときは、
比較回路117を介して前記データ線出力を比較する（60
7）。前記比較回路117で比較されたデータを比較される
回数によらずに対応するテストドライバ119、121、12
3、125へ伝送する（609）。前記テストドライバを介し
て送られたデータを対応する前記グローバル出力線へ送
る（611）。
を出力する（601）。そして、動作する半導体メモリ装
置がノーマル出力モードか、それとも並列テスト出力モ
ードかを判断する（603）。ノーマル出力モードでは、
ノーマルドライバ101、103、105、107、109、111、11
3、115を介して、前記データ線出力TDO0、TDO1、TDO2、
TDO3、TDO4、TDO5、TDO6、TDO7をグローバル出力線FDIO
0、FDIO1、FDIO2、FDIO3、FDIO4、FDIO5、FDIO6、FDIO7
へ伝送する（605）。並列テスト出力モードのときは、
比較回路117を介して前記データ線出力を比較する（60
7）。前記比較回路117で比較されたデータを比較される
回数によらずに対応するテストドライバ119、121、12
3、125へ伝送する（609）。前記テストドライバを介し
て送られたデータを対応する前記グローバル出力線へ送
る（611）。
【００４０】前記ステップ607を具体的に説明すれば、
次の通りである。
次の通りである。
【００４１】前記ステップ607では、前記データ線出力T
DO0、TDO1、TDO2、TDO3、TDO4、TDO5、TDO6、TDO7から
２個ずつ選択して１次比較を行う（613）。並列ビット
テストの次数を示す自然数ｎを１とする（615）。テス
トされている半導体装置がｎ次並列ビットテストモード
であるかを判断し（617）、ｎ次並列ビットテストモー
ドの時、前記ステップ609に進む。ｎ次並列ビットテス
トモードでない場合、ｎ次比較されたデータから２個ず
つ選択して（ｎ＋１）次比較を行う（619）。ステップ6
19を行った後、ｎに１を足して（621）、前記ステップ6
17に戻る。
DO0、TDO1、TDO2、TDO3、TDO4、TDO5、TDO6、TDO7から
２個ずつ選択して１次比較を行う（613）。並列ビット
テストの次数を示す自然数ｎを１とする（615）。テス
トされている半導体装置がｎ次並列ビットテストモード
であるかを判断し（617）、ｎ次並列ビットテストモー
ドの時、前記ステップ609に進む。ｎ次並列ビットテス
トモードでない場合、ｎ次比較されたデータから２個ず
つ選択して（ｎ＋１）次比較を行う（619）。ステップ6
19を行った後、ｎに１を足して（621）、前記ステップ6
17に戻る。
【００４２】本発明は図面に示す一実施の形態例に基づ
いて説明されたが、これは単なる例示的なものに過ぎ
ず、本技術分野における通常の知識を有した者なら、こ
れより種々なる変形及び均等な他実施例が可能であるこ
とが理解できる筈である。例えば、本発明では、メモリ
セルアレイから８個のデータが出力され比較される場合
が説明されている。しかし、本発明は、メモリセルアレ
イより出力されるデータ数を16、32、64個などに拡張し
たり、逆に4、2個などに縮小することができる。よっ
て、本発明の真の技術的保護範囲は添付された請求範囲
の技術的な思想によって定まるべきである。
いて説明されたが、これは単なる例示的なものに過ぎ
ず、本技術分野における通常の知識を有した者なら、こ
れより種々なる変形及び均等な他実施例が可能であるこ
とが理解できる筈である。例えば、本発明では、メモリ
セルアレイから８個のデータが出力され比較される場合
が説明されている。しかし、本発明は、メモリセルアレ
イより出力されるデータ数を16、32、64個などに拡張し
たり、逆に4、2個などに縮小することができる。よっ
て、本発明の真の技術的保護範囲は添付された請求範囲
の技術的な思想によって定まるべきである。
【００４３】
【発明の効果】本発明の並列ビットテスト回路及びこれ
を用いた並列ビットテスト方法、及びその半導体メモリ
装置によると、出力ドライバの数を減らせることから、
回路設計にあたってレイアウト面積が縮まる。さらに、
ノーマル入出力時にデータの出力速度を向上させるとと
もに、各出力データ間の出力速度の差を縮める。
を用いた並列ビットテスト方法、及びその半導体メモリ
装置によると、出力ドライバの数を減らせることから、
回路設計にあたってレイアウト面積が縮まる。さらに、
ノーマル入出力時にデータの出力速度を向上させるとと
もに、各出力データ間の出力速度の差を縮める。
【図１】本実施の形態の出力ドライバを共有する並列ビ
ットテスト回路を含む半導体メモリ装置を概略的に示す
ブロック図である。
ットテスト回路を含む半導体メモリ装置を概略的に示す
ブロック図である。
【図２】図１のノーマルドライバ101、103、105、107、
109、111、113、115のうちの一実施の形態例を示す図で
ある。
109、111、113、115のうちの一実施の形態例を示す図で
ある。
【図３】図１のスイッチ135、137、139、141、147、14
9、159のうちの一実施の形態例を示す図である。
9、159のうちの一実施の形態例を示す図である。
【図４】本実施の形態の並列テストビット数指示信号PB
TXiの発生回路を示す図である。
TXiの発生回路を示す図である。
【図５】図１のテストドライバ119、121、123、125のう
ち一の実施の形態例を示す図である。
ち一の実施の形態例を示す図である。
【図６】本実施の形態の並列ビットテスト回路を利用す
る並列ビットテスト方法を示すフローチャートである。
る並列ビットテスト方法を示すフローチャートである。
【図７】従来の出力ドライバを共有する並列ビットテス
ト回路をを含む半導体メモリ装置を概略的に示すブロッ
ク図である。
ト回路をを含む半導体メモリ装置を概略的に示すブロッ
ク図である。
101，103，105，107，109，111，113，115 ノーマルド
ライバ 117 比較回路 119，121，123，125 テストドライバ TDO0/TDOB0，TDO1/TDOB1，TDO2/TDOB2，TDO3/TDOB3，TD
O4/TDOB4，TDO5/TDOB5，TDO6/TDOB6，TDO7/TDOB7 デー
タ線出力 TDO0，TDO1，TDO2，TDO3，TDO4，TDO5，TDO6，TDO7 デ
ータ線出力 FDIO0，FDIO1，FDIO2，FDIO3，FDIO4，FDIO5，FDIO6，F
DIO7 グローバル出力線
ライバ 117 比較回路 119，121，123，125 テストドライバ TDO0/TDOB0，TDO1/TDOB1，TDO2/TDOB2，TDO3/TDOB3，TD
O4/TDOB4，TDO5/TDOB5，TDO6/TDOB6，TDO7/TDOB7 デー
タ線出力 TDO0，TDO1，TDO2，TDO3，TDO4，TDO5，TDO6，TDO7 デ
ータ線出力 FDIO0，FDIO1，FDIO2，FDIO3，FDIO4，FDIO5，FDIO6，F
DIO7 グローバル出力線
Claims (13)
- 【請求項１】 多数個のデータ線出力を同時に比較する
並列ビットテスト回路であって、 ノーマル出力モードで、対応する前記データ線出力を対
応するグローバル出力線へ伝送する多数個のノーマルド
ライバと、 並列ビットテストモードで、選択されるデータ線出力が
互いに比較される選択数を示す比較ビット信号に応答し
て、前記選択数の前記データ線出力を互いに比較し、比
較された結果を発生する比較回路と、 前記比較回路に対応して具備され、前記比較ビット信号
の２種以上の値に対して比較された結果を少なくとも一
本の前記グローバル出力線へ伝送するテストドライバと
を具備することを特徴とする並列ビットテスト回路。 - 【請求項２】 前記各ノーマルドライバは、 ノーマル出力モードでは、対応する前記データ線出力信
号を入力して対応する前記グローバル出力線へドライビ
ングし、 並列ビットテストモードでは、前記データ線出力信号を
ドライビングしないことを特徴とする請求項１に記載の
並列ビットテスト回路。 - 【請求項３】 前記ノーマルドライバは、 並列ビットテスト指示信号に応じて制御されるスイッチ
ング部と、 前記スイッチング部の出力信号に応じて駆動されるドラ
イビング部とを具備することを特徴とする請求項２に記
載の並列ビットテスト回路。 - 【請求項４】 前記比較回路は、 前記データ線出力のうち第１選択数のデータが互いに比
較されることを示す比較ビット信号に応答して、前記第
１選択数のデータを互いに比較して１次比較結果を発生
する少なくとも１つの１次比較器と、 １次並列ビットテストモードで、前記１次比較器の出力
を入力し、対応する前記テストドライバへ出力する１つ
或いは２つ以上の１次スイッチとを具備することを特徴
とする請求項１に記載の並列ビットテスト回路。 - 【請求項５】 前記１次スイッチは、 所定の１次並列ビットテスト信号に応じて制御される１
次スイッチング部と、 １次並列テストモードで、前記１次スイッチング部の出
力信号を前記テストドライバへ出力する１次伝送部とを
具備することを特徴とする請求項４に記載の並列ビット
テスト回路。 - 【請求項６】 前記比較回路は、 第１選択数の前記データ線出力を互いに比較して１次比
較結果を各々発生する多数個の１次比較器と、 並列ビットテストモードで、前記第１選択数よりも大き
い値を有する第２選択数のデータ線出力が互いに比較さ
れることを示す比較ビット信号に応答して、前記１次比
較結果を互いに比較して２次比較結果を発生する少なく
とも１つの２次比較器とを具備することを特徴とする請
求項１に記載の並列ビットテスト回路。 - 【請求項７】 前記比較回路は、 第１選択数の前記データ線出力を互いに比較して１次比
較結果を各々発生する多数個の１次比較器と、 前記１次比較結果を比較して、２次比較結果を各々発生
する多数個の２次比較器と、 並列ビットテストモードで、前記第１選択数よりも大き
い値を有する第２選択数のデータ線出力が互いに比較さ
れることを示す比較ビット信号に応答して、前記２次比
較結果を互いに比較して３次比較結果を発生する少なく
とも１つの３次比較器とを具備することを特徴とする請
求項１に記載の並列ビットテスト回路。 - 【請求項８】 前記各テストドライバは、 前記比較回路の出力信号を受信する入力端と、 前記入力端により受信される前記比較回路の出力信号及
び反転出力信号に基づき駆動される駆動部とを具備する
ことを特徴とする請求項１に記載の並列ビットテスト回
路。 - 【請求項９】 前記各テストドライバは、 前記入力端により受信される前記比較回路の出力信号及
び反転出力信号をラッチさせるラッチ部をさらに具備す
ることを特徴とする請求項８に記載の並列ビットテスト
回路。 - 【請求項１０】 複数個のデータ線出力を有するメモリ
セルアレイと、 選択されるデータ線出力が互いに比較される選択数を示
す比較ビット信号に応答して、前記選択数の前記データ
線出力を互いに比較し、比較された結果を発生する比較
回路と、 前記比較回路に対応して具備され、前記比較ビット信号
の２種以上の値に対して比較された結果を少なくとも一
本の前記グローバル出力線へ伝送するテストドライバと
を具備することを特徴とする半導体メモリ装置。 - 【請求項１１】 前記比較回路は、 第１選択数の前記データ線出力を互いに比較して１次比
較結果を各々発生する多数個の１次比較器と、 前記１次比較結果を比較して、２次比較結果を各々発生
する多数個の２次比較器と、 並列ビットテストモードで前記第１選択数より大きい値
を有する第２選択数のデータ線出力が互いに比較される
ことを示す比較ビット信号に応答して、前記２次比較結
果を互いに比較して３次比較結果を発生する少なくとも
１つの３次元比較器とを具備することを特徴とする請求
項１０に記載の半導体メモリ装置。 - 【請求項１２】 メモリセルアレイのデータ線出力を同
時に比較する並列ビットテスト方法であって、 （A）前記セルアレイよりデータを出力する段階と、 （B）ノーマル出力モードか、それとも並列テスト出力
モードかを判断する段階と、 （C）ノーマル出力モードで、ノーマルドライバを介し
て前記データ線出力をグローバル出力線へ伝送する段階
と、 （D）並列ビットテストモードで、選択されるデータ線
出力が互いに比較される選択数を示す比較ビット信号に
応答して、前記選択数の前記データ線出力を互いに比較
し、比較された結果を発生する段階と、 （E）少なくとも一つのテストドライバを使用する前記
比較ビット信号の２種以上の値に対して比較された結果
を少なくとも１本の前記グローバル出力線へ伝送する段
階と、 （F）前記テストドライバを介して伝送されたデータを
対応する前記グローバル出力線へ伝送する段階とを具備
することを特徴とする並列ビットテスト方法。 - 【請求項１３】 前記段階（D）は、（D1）前記データ
線出力から少なくとも２個ずつ選択してこれを１次比較
する段階と、 （D2）ｎ＝１とする段階と、 （D3）ｎ次並列ビットテストモードであるかを判断する
段階と、 （D4）ｎ次並列ビットテストモードの時、前記（E）段
階を行う段階と、 （D5）ｎ次並列ビットテストモードでない場合、ｎ次比
較されたデータから少なくとも２個ずつ選択してｎ＋１
次比較する段階と、 （D6）前記（D5）段階を行った後、ｎ＝ｎ＋１にして、
再び前記（D3）段階を行う段階とを具備することを特徴
とする請求項１２に記載の並列ビットテスト方法。
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