JP3833341B2 - Ｉｃ試験装置のテストパターン発生回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明はＩＣ試験装置のテストパターン発生回路に関する。
【０００２】
【従来の技術】
従来のテストパターン発生回路では、発生されるテストパターンのテスタ・チャンネル当たりのビット数が常に一定のため、多様な波形生成／期待値発生、高速試験を実現する場合には、ピンマルチプレクス（Ｐin multiplex) を用いたりテスタ・チャンネル当たりのビット数を増やす必要があった。
【０００３】
前者のピンマルチプレクスとは、テスタの２チャンネル分をＤＵＴ（被試験デバイス）の１ピンに接続することにより、より複雑な試験波形の生成や高速試験を実現する機能のことである。図３に示すように、通常、隣接する奇数チャンネルの試験回路ＣＨ（２ｉ＋１）と偶数チャンネルの試験回路ＣＨ（２ｉ＋２）を用い、偶数チャンネルのハードも奇数チャンネルのハードと一緒に使用する。各チャンネルの試験回路ＣＨには、テストパターン及び期待値データを格納したパターンメモリ２が設けられる。各チャンネルのパターンメモリ２にはそれぞれ、例えば３ビットで１ワード（Ｗ）を構成する１メガワードのデータが格納されている。
【０００４】
ピンマルチプレクスを用いない通常のモードでは、図４Ｂに示すように各チャンネルのパターンメモリ２から８ワード分のデータＷ１〜Ｗ８，合計２４ビットが並列に出力され、並列／直列変換回路３で図４Ｃのような１ワード（３ビット）並列で、８ワード直列のデータＷ１〜Ｗ８に変換され、フォーマット制御回路４に入力される。フォーマット制御回路４では、タイミング発生回路５から供給されるタイミングデータに基づいて８サイクル分の試験波形Ｖ１〜Ｖ８（図４Ｄ）及び期待値データが生成され、前者は例えば１テストサイクル遅れてオアゲート６及びドライバ７，入出力端子８を通じてＤＵＴ９の１つの入出力ピンＰm に印加され、後者はデジタルコンペア回路１１に与えられる。
【０００５】
入出力ピンＰm に発生した応答波形は、入出力端子８よりコンパレータ１０に入力され、比較レベルと比較される。コンパレータ１０の比較情報はデジタルコンペア回路１１に入力されて、フォーマット制御回路４より供給される期待値データと比較される。そこで、フェイル（誤り）が発生すると、フェイルデータメモリ１２に記録される。
【０００６】
ピンマルチプレクスモードの場合には、図５Ｃに示すように奇数チャンネル試験回路ＣＨ（２ｉ＋１）の並列／直列変換回路３では、直列データＷ１〜Ｗ８の各々が対応するテストサイクルの前半に出力される。一方、偶数チャンネル試験回路ＣＨ（２ｉ＋２）の並列／直列変換回路３では、図５Ｆに示すように直列データＷ１′〜Ｗ８′の各々が対応するテストサイクルの後半に出力される。これら各チャンネルの並列／直列変換回路３の出力Ｗ１〜Ｗ８及びＷ１′〜Ｗ８′はフォーマット制御回路４に入力され、タイミングデータに基づいて、例えば１テストサイクル遅れて試験波形Ｖ１〜Ｖ８及びＶ１′〜Ｖ８′が生成され、奇数チャンネルのオアゲート６に供給され、ドライバを介して入出力ピンＰm に印加される。
【０００７】
ピンマルチプレクスモードのときは、同モード信号ＰＭＵＸは“１”とされているのでアンドゲート１３は開かれており、またセレクタ１４はＡ側、即ち奇数チャンネルのコンパレータ１０の出力が選択される。偶数チャンネルの入出力端子８はＤＵＴ９のいかなる入出力ピンとも接続されない。
このように２チャンネル分のハードウエアをＤＵＴの１ピンに接続することより、複雑な試験波形の生成が可能となる。また１テスト周期の前半に奇数チャンネルの試験波形が、後半に偶数チャンネルの試験波形を同一ピンＰm に印加することにより、テスタの基本周波数より高い周波数での試験、つまり高速試験が可能となる。
【０００８】
ピンマルチプレクスに代わる方法としては、前述したようにテストパターン発生回路の１Ｗのビット数を、通常の３ビットから４ビット／Ｗ，５ビット／Ｗと増加させる方法がある。
【０００９】
【発明が解決しようとする課題】
▲１▼ 多様な波形生成／期待値発生や高速試験を実現するために従来行っていたピンマルチプレクスによる方法は、ＤＵＴの１ピンに対し、テスタのチャンネル・リソースを２チャンネル分使用するため、テスタの有効チャンネル数が減少する欠点がある。デバイスのピン数とテスタのチャンネル構成によっては使用できない場合もある。
【００１０】
▲２▼ 従来のテストパターン発生回路の１テストサイクルの試験波形を規定する１ワード／ピンのビット数を増やす方法では、それだけメモリの規模が大きくなり、テスタの価格が上昇してしまう。また、単純な波形生成／期待値発生や低速試験の場合には（多くの場合はこれに当たる）、増やしたビット分は冗長でしかなく、ユーザ負担を無駄に増大させる。
【００１１】
【課題を解決するための手段】
（１）請求項１の発明は、パターンメモリと、そのパターンメモリより並列に出力されるパターンデータＮワード分（Ｎは複数で、１ワードは複数のｍビットで構成される）を入力して、直列に出力する並列／直列変換回路とより成るＩＣ試験装置のテストパターン発生回路に関する。請求項１では特に、並列／直列変換回路が、モード制御信号によって、１ワード／ピンのデータを各テストサイクルごとに直列に出力する直列出力モードと、ｎ（複数）ワート／ピンの並列データ（ｍ×ｎビット）を１テストサイクルごとに直列に出力する並・直列出力モードとに切換え可能とされている。
【００１２】
上記パターンメモリに１アドレス当たりＮ（Ｎは偶数とする）ワードのデータが格納される。並列／直列変換回路に、前記パターンメモリより順次転送された１アドレス当たりＮワード分の並列データを１アドレス当たりＮワード分のメモリ領域に順次格納するキャッシュメモリと、そのキャッシュメモリより出力されるＮワード分の並列データをＮ／２ワード並列データ×２サイクルに展開する展開手段と、直列出力モードのとき、展開手段より出力されるＮ／２ワード並列／（ＮＴ／２）（Ｔは１テスト周期）のデータを入力して１ワード／Ｔずつ直列に出力する並列／直列変換手段（３２，３３，３６）と、並・直列出力モードのとき、展開手段より出力されるＮ／２ワード並列／２Ｔのデータを入力して、Ｎ／４ワード並列×２サイクル直列のデータに変換する並列／並・直列変換手段（３２，３４，３５，３６，３７）とが設けられる。
【００１３】
（２）請求項２の発明では、前記（１）において、パターンメモリが、シンクロナイス・ダイナミックＲＡＭ（ＳＤＲＡＭ）より成り、キャッシュメモリが一対のスタティックＲＡＭをインターリーブ構成にしたものである。
（３）請求項３の発明では、前記（１）において、１ワードが３ビットで構成れる。
【００１４】
（４）請求項４の発明では、前記（１）において、展開手段が、キャッシュメモリの１アドレス当たりＮワードのデータをＮ／２ワードずつ格納する第１，第２バッファレジスタ（２９，３０）と、それら第１，第２バッファレジスタよりそれぞれ並列に出力されるＮ／２ワードのデータを交互に選択するセレクタ（３１）とより構成される。
【００１５】
（５）請求項５の発明では、前記（１）において、並列／直列変換手段が、展開手段より出力されるＮ／２ワード並列のデータを格納するバッファレジスタ（３２）と、そのバッファレジスタのデータを１ワードずつ選択して出力するセレクタ（３３）とより構成される。
（６）請求項６の発明では、前記（１）において、１アドレス当たりのパターンメモリ及びキャッシュメモリのワード数Ｎが８とされる。
【００１６】
（７）請求項７の発明では、前記（６）において、並列／並・直列変換手段が、展開手段より出力される４ワード並列データを格納するバッファレジスタ（３２）と、そのバッファレジスタの第１〜第４ワード並列／２Ｔデータのうち、第１，第２テストサイクルにおいて、それぞれ第１，第３ワードを選択するセレクタ（３４）と、第１，第２テストサイクルにおいて、それぞれ第２，第４ワードを選択するセレクタ（３５）とより構成される。
【００１７】
【発明の実施の形態】
この発明の実施例を図１，図２を参照して説明する。この発明のテストパターン発生回路では各テスタ・チャンネルごとに図１のようなパターンメモリ２と並列／直列変換回路３とを有する。パターンメモリ２はこの例ではＳＤＲＡＭ（シンクロナス・ダイナミックＲＡＭ）を用いている。シンクロナスＤＲＡＭはクロック同期型のインタフェースをもつ。ＤＲＡＭは１トランジスタ、１キャパシタでメモリセルが構成され、記憶内容を保存するために、一定時間ごとにリフレッシュパルスを必要とする。一般的にスタティックＲＡＭに比べ、消費電力が少なく、集積度が高く安価であるが、動作速度は遅い。テストパターン発生回路ではＳＤＲＡＭより８Ｗ（３×８＝２４ビット）並列に読み出しているので、動作速度の遅い点は問題にならない。
【００１８】
各テスタ・チャンネルのパターンメモリ制御回路２１は入力されにＲＡＴＥ信号（テスト周期Ｔをもつ）に同期して，アドレス信号等を含むリードタイミング信号ＲＴをパターンメモリ２に与える。これによりパターンメモリ２から８Ｗ（３×８＝２４ビット）並列のデータ、つまり８サイクル分のテストパターンデータが出力され、バッファレジスタ２２に並列に書き込まれる。
【００１９】
バッファレジスタ２２に書き込まれた８Ｗのデータはキャッシュメモリ２３ａまたは２３ｂに並列に転送される。ＳＤＲＡＭはリフレッシュのため、データを読み出しできない期間があるので、一対のキャッシュ（Ｃａｃｈｅ）メモリ２３ａ，２３ｂを用いて２ウエイ（ＷＡＹ）のインタリーブ構成として、一方（例えば２３ａ側）が書込みモードのとき、他方（２３ｂ側）を読み出しモードにすることにより、既に書き込まれたデータを中断されることなく読み出せるようにしている。
【００２０】
パターンメモリ制御回路２１から、パターンメモリ２の読み出しと、キャッシュメモリ２３ａ，２３ｂの書込みとの同期をとるための同期信号ＳＹＣ１がキャッシュ書込タイミング発生器２５に与えられ、該回路２５からパターンメモリ２から１アドレス当たり８Ｗ（２４ビット）並列のデータを取り込むためのクロックＣＬＫがバッファレジスタ２２に与えられると共に、書込アドレスポインタ信号ＷＡＰ−ＡまたはＷＡＰ−Ｂがキャッシュメモリ２３ａまたは２３ｂに供給される。
【００２１】
パターンメモリ制御回路２１から、パターンメモリ２に与えるリードタイミング信号ＲＴに含まれるアドレスポインタ信号と同様のアドレスポインタ信号ＡＰが同期回路２６に与えられる。該回路２６からキャッシュメモリ２３ａまたは２３ｂの読み出しをアドレスポインタ信号ＡＰとＲＡＴＥ信号とに同期させるために、同期信号ＳＹＣ２がキャッシュ読出タイミング発生器２７に与えられる。その結果、該回路２７から、アドレスポインタ信号ＡＰとＲＡＴＥ信号に同期した読出アドレスポインタ信号ＲＡＰ−ＡまたはＲＡＰ−Ｂがキャッシュメモリ２３ａまたは２３ｂに与えられる。キャッシュメモリ２３ａ，２３ｂは、図１において縦方向、つまりメモリ２の深さ方向／アドレス方向が例えば６４行あり、各行が８Ｗ（３×８＝２４ビット）分のデータを蓄積できる。
【００２２】
セレクタ２８にはキャッシュ書込タイミング発生器２７からキャッシュメモリ２３ａまたは２３ｂのいずれかの出力を選択させるバンク（Ｂank)セレクト信号ＢＳがセレクタ２８に与えられる。キャッシュメモリ２３ａまたは２３ｂから読み出された８Ｗ分の並列データはセレクタ２８を介してバッファレジスタ２９及び３０に４Ｗ分ずつ同時に並列に書き込まれる。
【００２３】
（１）直列出力モード（ＭＣ＝“０”）
各チャンネルの並列／直列変換回路３が、テシストパターンデータを１テストサイクル（１×Ｔ）ごとに１ワード（３ビット並列）ずつ直列に出力する場合であり、外部より端子２０に与えるモード制御信号ＭＣは論理“０”とされる。キャッシュメモリ２３ａからセレクタ２８を介して第１，第２バッファレジスタ２９，３０に入力されるキャッシュ出力ＣＯ（Ｃache Ｏut) は、８Ｔ時間の間、ワードＷ１〜Ｗ８（８Ｗ分で合計２４ビット）の並列データとなり、次の８Ｔ時間の間、ワードＷ９〜Ｗ１６の並列データとなる（図２Ｂ）。同期回路２６からセレクタ３１に与えるセレクト信号ＳＡは前記８Ｔ時間のうち、前半の４Ｔ時間の間は低（Ｌ）レベル、後半の４Ｔ時間の間は高（Ｈ）レベルとなる信号である（図２Ｃ）。このセレクト信号ＳＡのＬ／Ｈによって、セレクタ３１はバッファレジスタ２９または３０の４Ｗ分の並列データをそれぞれ選択して、バッファレジスタ３２に並列に入力する。
【００２４】
バッファレジスタ３２の４Ｗ分（３×４＝１２ビット）のデータを例えばワートＷ１〜Ｗ４とすると、Ｗ１，Ｗ２，Ｗ３，Ｗ４の各３ビットのデータがセレクタ３３の０番、１番、２番及び３番入力端子（各番の入力端子とも３ビット分の３個の端子をもつ）にそれぞれ供給される。またワードＷ１及びＷ３のデータが、セレクタ３４の０番及び１番入力端子（各番とも３個）にそれぞれ供給され、ワードＷ２及びＷ４のデータがセレクタ３５の０番及び１番入力端子（各番とも３個）にそれぞれ供給される。
【００２５】
同期回路２６より出力されるセレクト信号ＳＢの表す数値は、セレクト信号ＳＡがＬレベルの期間（４Ｔ）では、１Ｔごとに０，１，２，３と１つずつ増加し、次のセレクト信号ＳＡがＨレベルの期間（４Ｔ）でも同様に０，１，２，３と増加し、以下同様に数値データの変化を繰り返す（図２Ｄ）。このセレクト信号ＳＡの数値データ０，１，２，３の変化によってセレクタ３３から０番〜３番入力端子にそれぞれ印加されているデータＷ１，Ｗ２，Ｗ３，Ｗ４が順次選択され、セレクタ３６（ＭＣ＝“０”であるので、０番入力端子（３個）側が選択される）を介してバッファレジスタ３８に入力され、次のＲＡＴＥ信号の立上がりに同期して出力端子４０に出力される。
【００２６】
次に、セレクト信号ＳＡがＨに切り換わってから４Ｔの間、セレクタ３１によってバッファレジスタ３０に書き込まれていたデータＷ５〜Ｗ８が選択されてバッファレジスタ３２に転送され、セレクタ３３によりセレクト信号ＳＢの示す数値データ０，１，２，３の変化に応じて、データＷ５〜Ｗ８が順次選択され、セレクタ３６を介してバッファレジスタ３８に入力され、次のタイミングで出力端子４０に出力される。以下上述と同様の動作が繰り返される。
【００２７】
モード制御信号ＭＣ＝“０”の期間では、セレクタ３４の出力はセレクタ３６で選択されない。またセレクタ３５の出力もアンドゲート３７が閉じられているので、そこで通過を阻止される。従って、出力端子４１の出力はＬレベルとなっている（図２Ｆ）。
なお、一方のキャッシュメモリ２３ａまたは２３ｂの読み出しが終了すると、パターンメモリ２より次の読み出しを行う必要があるので、キャッシュ読出タイミング発生器２７よりリクエスト信号ＲＥＱがパターンメモリ制御回路２１に与えられる。
【００２８】
（２）並・直列出力モード（ＭＣ＝“１”）
各チャネルの並列／直列変換回路３がテストパターンデータを１テストサイクル（１×Ｔ）ごとに２ワード並列のデータを直列に出力する場合であり、モード制御信号ＭＣは論理“１”にされる。キャッシュメモリ２３ａから４Ｔごとにセレクタ２８を介してバッファレジスタ２９，３０に出力されるデータは、Ｗ１〜Ｗ８，Ｗ９〜Ｗ１６，Ｗ１７〜Ｗ２４，Ｗ２５〜Ｗ３２，…となる（図２Ｇ）。セレクト信号ＳＡは２ＴごとにＬ→Ｈ→Ｌ…と変化し（図２Ｈ）、そのＬ／Ｈに変じてバッファレジスタ２９／３０の４Ｗのデータがセレクタ３１で選択されてバッファレジスタ３２に入力される。
【００２９】
セレクト信号ＳＡがＬまたはＨをとる２Ｔの間に、セレクト信号ＳＢの数値データは、前半の１Ｔで“０”となり、後半の １Ｔで“１”に変化する（図２Ｉ）。前半のＳＢ＝“０”のとき、バッファレジスタ３２のデータＷ１がセレクタ３４で選択され、セレクタ３６（ＭＣ＝“１”であるので、１番入力端子側が選択される）を介してバッファレジスタ３８に入力されると共に、バッファレジスタ３２のデータＷ２がセレクタ３５で選択され、アンドゲート３７を介してバッファレジスタ３９に入力される。次のタイミングで出力端子４０及び４１にデータＷ１及びＷ２が同時に出力される（図２Ｊ，Ｋ）。
【００３０】
後半のＳＡ＝“１”のとき、バッファレジスタ３２のデータＷ３及びＷ４がセレクタ３４及び３５でそれぞれ選択され、前と同様にしてバッファレジスタ３８及び３９にそれぞれ入力され、次のタイミングで出力端子４０及び４１に同様に出力される（図１Ｊ，Ｋ）。以下同様にし、１Ｔごとに出力端子４０，４１にデータ（Ｗ５，Ｗ６）；（Ｗ７，Ｗ８）；（Ｗ９，Ｗ１０）…が出力される。
【００３１】
これまでの説明では、パターンメモリ２及びキャッシュメモリ２３ａ，２３ｂの１アドレス当たりの記憶容量をＮ＝８ワードとし、１ワードを３ビット構成としたが、この発明はこの場合に限定する必要はなく、Ｎ＝１６，３２ワード等としてもよく、また１ワードのビット数は４，５ビット…一般にｍビットとすることができる。
【００３２】
直列出力モードのとき、パターンデータを３ビット／ピンとし、並・直列出力モードのときパターンデータを３×２＝６ビット／ピンとする場合を述べたが、直列出力モードのときｍビット／ピン、並・直列出力モードのときｍ×ｎ（ｎは複数）ビット／ピン、つまりｎワード並列データを直列に出力する場合に容易に拡張できることは明らかである。
【００３３】
【発明の効果】
▲１▼ この発明では、各チャンネルのテストパターン発生回路の並列／直列変換回路３に与えるモード制御信号ＭＣを新設し、該回路３が、例えばＭＣ＝“０”のとき、パターンメモリ２のデータを１試験サイクル（１×Ｔ）ごとに１ワードずつＷ１，Ｗ２，Ｗ３…と順に出力するように構成し、またＭＣ＝“１”のとき、ｎワード（例えばｎ＝２）並列データを１×Ｔごとに直列に、例えば（Ｗ１，Ｗ２）；（Ｗ３，Ｗ４）；（Ｗ５，Ｗ６）…と順に出力するように構成している。従って、従来のピンマルチプレクスによる方法のように、ＤＵＴの１ピンに対し、テスタチャンネル・リソースを２チャンネル分使用するため、テスタの有効チャンネル数が減少すると言う問題はない。
【００３４】
▲２▼ この発明では、低速試験の場合には、ＭＣ＝“０”として１テスタサイクルごとに１ワード（例えば３ビット）ずつ順に出力すればよいので、１ワードを構成するビット数を多様な試験波形の発生や高速試験のために増加させている従来のパターン発生回路のように、増やしたビット分が余分となり、ユーザ負担を無駄に増大させるような問題は起こらない。
【図面の簡単な説明】
【図１】この発明のテストパターン発生回路の実施例（１チャネル分）を示すブロック図。
【図２】図１のタイミングチャート。
【図３】ピンマルチプレクサモードに切換え可能な従来の試験回路（テストパターン発生回路を含む）のブロック図。
【図４】図３の試験回路をピンマルチプレクスを行わない通常の低速モードで動作させるときのタイミングチャート。
【図５】図３の試験回路をピンマルチプレクスモードで使用する場合のタイミングチャート。

Claims (7)

1. パターンメモリと、そのパターンメモリより並列に出力されるパターンデータＮワード分（Ｎは複数で、１ワードは複数のｍビットで構成される）を入力して、直列に出力する並列／直列変換回路とより成るＩＣ試験装置のテストパターン発生回路において、
   信号によって、１ワード／ピンのデータを各テストサイクルごとに直列に出力する直列出力モードと、ｎ（複数）ワード／ピンの並列データ（ｍ×ｎビット）を１テストサイクルごとに直列に出力する並・直列出力モードとに切換える前記並列／直列変換回路から成る切換え手段と、
   前記パターンメモリに１アドレス当たりＮ（Ｎは偶数とする）ワードのデータが格納され、前記並列／直列変換回路が、前記パターンメモリより順次転送された１アドレス当たりＮワード分の並列データを１アドレス当たりＮワード分のメモリ領域に順次格納するキャッシュメモリと、そのキャッシュメモリより出力されるＮワード分の並列データをＮ／２ワード並列に分割して順次出力する展開手段と、
   前記切換え手段が直列出力モードのとき、前記展開手段よりＮＴ／２ごとに出力されるＮ／２ワード並列（Ｔは１テスト周期）のデータを入力して１ワード／Ｔずつ直列に出力する並列／直列変換手段（３２，３３，３６）と、
   前記切換え手段が並・直列出力モードのとき、前記展開手段よりＮＴ／４ごとに出力される上記Ｎ／２ワード並列のデータを入力して、１テストサイクル当たりＮ／４個ワードデータを並列に出力する２つの直列データに変換する並列／並・直列変換手段（３２，３４，３５，３６，３７）とを有することを特徴とするＩＣ試験装置のテストパターン発生回路。
2. 請求項１において、前記パターンメモリが、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）より成り、前記キャッシュメモリが一対のスタティックＲＡＭをインターリーブ構成にしたものであることを特徴とするＩＣ試験装置のテストパターン発生回路。
3. 請求項１において、前記１ワードが３ビットより成ることを特徴とするＩＣ試験装置のテストパターン発生回路。
4. 請求項１において、前記展開手段が、前記キャッシュメモリの１アドレス当たりＮワードのデータをＮ／２ワードずつ格納する第１，第２バッファレジスタ（２９，３０）と、それら第１，第２バッファレジスタよりそれぞれ並列に出力されるＮ／２ワードのデータを交互に選択するセレクタ（３１）とより成ることを特徴とするＩＣ試験装置のテストパターン発生回路。
5. 請求項１において、前記並列／直列変換手段が、前記展開手段より出力されるＮ／２ワード並列のデータを格納するバッファレジスタ（３２）と、そのバッファレジスタのデータを１ワードずつ選択して出力するセレクタ（３３）を有することを特徴とするＩＣ試験装置のテストパターン発生回路。
6. 請求項１において、１アドレス当たりの前記パターンメモリ及びキャッシュメモリのワード数Ｎが８であることを特徴とするＩＣ試験装置のテストパターン発生回路。
7. 請求項６において、前記並列／並・直列変換手段が、前記展開手段より出力される４ワード並列データを格納するバッファレジスタ（３２）と、そのバッファレジスタの第１〜第４ワード並列／２Ｔデータのうち、第１，第２テストサイクルにおいて、それぞれ第１，第３ワードを選択するセレクタ（３４）と、第１，第２テストサイクルにおいて、それぞれ第２，第４ワードを選択するセレクタ（３５）を有することを特徴とするＩＣ試験装置のテストパターン発生回路。

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