JPH0392027A - タイムスロット入替回路 - Google Patents
タイムスロット入替回路Info
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- JPH0392027A JPH0392027A JP23012889A JP23012889A JPH0392027A JP H0392027 A JPH0392027 A JP H0392027A JP 23012889 A JP23012889 A JP 23012889A JP 23012889 A JP23012889 A JP 23012889A JP H0392027 A JPH0392027 A JP H0392027A
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- Japan
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- time slot
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 238000006243 chemical reaction Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データがタイムス■ットごとに多重化された
多重化装置のタイムスロットのテータ入れ替えを行うタ
イムスロット入替回路に関する。
多重化装置のタイムスロットのテータ入れ替えを行うタ
イムスロット入替回路に関する。
従来、この種のタイムスロット入替回路は大容量のメモ
リを有し、まずｌフレーム内のデータを全てメモリに書
き込み、次いでその任意のタイムスロットのデータを読
み出してタイムスロットのデータ入れ替えを行なってい
た。
リを有し、まずｌフレーム内のデータを全てメモリに書
き込み、次いでその任意のタイムスロットのデータを読
み出してタイムスロットのデータ入れ替えを行なってい
た。
これについて第３図を参照して説明する。第３図は従来
の一例を示す回路構或図である。
の一例を示す回路構或図である。
第３図において、多重化装置のタイムスロット入替回路
は直並列変換部１，メモリ部２，メモリ制御部３，バッ
ファ４，並直列変換回路５，および多重化部６を有する
。
は直並列変換部１，メモリ部２，メモリ制御部３，バッ
ファ４，並直列変換回路５，および多重化部６を有する
。
入力は直並列変換部ｌで直列／並列変換したの？バッフ
ァ４を介してメモリ部２に、メモリ制御部３がバッファ
４およびメモリ部２を制御して、記憶する。メモリ部２
に記憶されたデータはメモリ制御部３の制御をうけて読
み出され、並直列変換部５で読み出されたデータを並列
／直列変換して多重化部６を介しタイムスロットの所定
の入替えを実施して出力する。
ァ４を介してメモリ部２に、メモリ制御部３がバッファ
４およびメモリ部２を制御して、記憶する。メモリ部２
に記憶されたデータはメモリ制御部３の制御をうけて読
み出され、並直列変換部５で読み出されたデータを並列
／直列変換して多重化部６を介しタイムスロットの所定
の入替えを実施して出力する。
上述した従来のタイムスロット入替回路は１フレーム内
の全てのデータを、一旦メモリに書き込み、次に該当す
る任意のタイムスロットのデータをメモリから読み出し
て指定されるタイムスロットに挿入するデータのタイム
スロット入れ替えを行なうように構成されているので、
この構戒上ｌフレームのデータ全てを一時記憶するため
の大容量メモリが必要であるという問題点があった。
の全てのデータを、一旦メモリに書き込み、次に該当す
る任意のタイムスロットのデータをメモリから読み出し
て指定されるタイムスロットに挿入するデータのタイム
スロット入れ替えを行なうように構成されているので、
この構戒上ｌフレームのデータ全てを一時記憶するため
の大容量メモリが必要であるという問題点があった。
本発明の目的は上記問題点を解決したタイムスロット入
替回路を提供することにある。
替回路を提供することにある。
本発明によるタイムス■ット入替回路は、予め定めた周
期毎にフレーム構造を有するディジタルデータ系列の任
意のタイムスロット位置のデータを前記フレーム内の予
め定めたタイムスロット位置へデータを入れ替えるタイ
ムスロット入替回路において、前記フレーム内の任意の
タイムスロット位置のデータを少くとも記憶する記憶容
量を有するメモリ部と、前記フレーム内のタイムスロッ
トごとに発生するストローブクμックと入れ替える任意
のタイムスロットの位置を検出する検出信号との論理積
をとることにより選択したタイムスロット位置のみにス
トローブクロックを作或することにより前記フレーム内
から入れ替える任意のタイムスロット位置のデータのみ
を前記メモリ部に書き込ませるメモリ書込制御部とを有
する。
期毎にフレーム構造を有するディジタルデータ系列の任
意のタイムスロット位置のデータを前記フレーム内の予
め定めたタイムスロット位置へデータを入れ替えるタイ
ムスロット入替回路において、前記フレーム内の任意の
タイムスロット位置のデータを少くとも記憶する記憶容
量を有するメモリ部と、前記フレーム内のタイムスロッ
トごとに発生するストローブクμックと入れ替える任意
のタイムスロットの位置を検出する検出信号との論理積
をとることにより選択したタイムスロット位置のみにス
トローブクロックを作或することにより前記フレーム内
から入れ替える任意のタイムスロット位置のデータのみ
を前記メモリ部に書き込ませるメモリ書込制御部とを有
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路構戊図である。第
１図において、多重化装置が直並列変換部１，メモリ部
２．メモリ書込制御部３０，メモリ読出制御部４０，並
直列変換部５０，および多重化部６を有し、メモリ書込
制御部３ｏは、タイムスロットクロック発生部３１，被
タイムスロット検出部３２，および論理積回路３３を有
する。
１図において、多重化装置が直並列変換部１，メモリ部
２．メモリ書込制御部３０，メモリ読出制御部４０，並
直列変換部５０，および多重化部６を有し、メモリ書込
制御部３ｏは、タイムスロットクロック発生部３１，被
タイムスロット検出部３２，および論理積回路３３を有
する。
第２図は第１図の主要部、入力データａ，タイムスロッ
トクロック発生部３１の出力であるストローブクロック
バルスｂ，被タイムスロット検出部３２の出力である被
タイムスロット検出信号Ｃ，および出力データｄ、のそ
れぞれの状態の一例を示すタイムチャートである。
トクロック発生部３１の出力であるストローブクロック
バルスｂ，被タイムスロット検出部３２の出力である被
タイムスロット検出信号Ｃ，および出力データｄ、のそ
れぞれの状態の一例を示すタイムチャートである。
第１図および第２図を併せ参照して次に説明する。
入力データａは、一方で多重化部６へ接続され、他方で
は直並列変換部１に入力され直列データを並列化する。
は直並列変換部１に入力され直列データを並列化する。
タイムスロットクロック発生部３ｌから出力されるスト
ローブクロックパルスｂ、および被タイムスロット検出
部３２が検出した被タイムスロット位置を示す検出信号
Ｃを論理積回路３３が入力し、この論理積回路３３の出
力により直並列変換部１の出力をメモリ部２に必要なデ
ータとして書き込む。並直列変換部５ｏは、メモリ読出
制御部４０からの信号により必要な位置にメモリ部２か
らデータを読み出し、並列データを直列に変換して多重
化部６へ出力し、多重化部６がタイムスロットの入れ替
えを行い出力データｄを出力する。
ローブクロックパルスｂ、および被タイムスロット検出
部３２が検出した被タイムスロット位置を示す検出信号
Ｃを論理積回路３３が入力し、この論理積回路３３の出
力により直並列変換部１の出力をメモリ部２に必要なデ
ータとして書き込む。並直列変換部５ｏは、メモリ読出
制御部４０からの信号により必要な位置にメモリ部２か
らデータを読み出し、並列データを直列に変換して多重
化部６へ出力し、多重化部６がタイムスロットの入れ替
えを行い出力データｄを出力する。
第２図では、入力データａのタイムスロット番号８が空
きで、被タイムスロット検出信号Ｃがタイムスロット番
号３の位置を検出指定する場合を示し、タイムスロット
番号３の入力データＣが出力データｄのタイムスロット
番号８の位置に出力する。
きで、被タイムスロット検出信号Ｃがタイムスロット番
号３の位置を検出指定する場合を示し、タイムスロット
番号３の入力データＣが出力データｄのタイムスロット
番号８の位置に出力する。
上記実施例では入れ替えタイムスロットとして一つのパ
イロット信号を想定して図示し説明したので、メモリ部
は従来に比較して１／８の容量で済む。入れ替えタイム
スロットが少数ｎの場合ｎ／８のメモリ容量ですむこと
になる。
イロット信号を想定して図示し説明したので、メモリ部
は従来に比較して１／８の容量で済む。入れ替えタイム
スロットが少数ｎの場合ｎ／８のメモリ容量ですむこと
になる。
以上説明したように本発明は、各タイムスロットのスト
ローブクロックと入れ替えする被タイムスロットの位置
を検出した検出信号との論理積をとりメモリ部への書き
込みを制御することにより、メモリ容量が入れ替えする
タイムスロット分のデータだけで済むという効果がある
。
ローブクロックと入れ替えする被タイムスロットの位置
を検出した検出信号との論理積をとりメモリ部への書き
込みを制御することにより、メモリ容量が入れ替えする
タイムスロット分のデータだけで済むという効果がある
。
第ｌ図は本発明のタイムスロット入替回路の一実施例を
示すブロック構或図、第２図は第１図の主要部のデータ
および信号の一例を示すタイムチャート、第３図は従来
の一例を示すブロック構成図である。 １・・・・・・直並列変換部、２・・・・・・メモリ部
、６・・・・・・多重化部、３０・・・・・・メモリ書
込制御部、３１・・・・・・タイムスロットクロック発
生部、３２・・・・・・被タイムスロット検出部、３３
・・・・・・論理積回路、４０・・・・・・メモリ読込
制御部、５０・・・・・・並直列変換部。
示すブロック構或図、第２図は第１図の主要部のデータ
および信号の一例を示すタイムチャート、第３図は従来
の一例を示すブロック構成図である。 １・・・・・・直並列変換部、２・・・・・・メモリ部
、６・・・・・・多重化部、３０・・・・・・メモリ書
込制御部、３１・・・・・・タイムスロットクロック発
生部、３２・・・・・・被タイムスロット検出部、３３
・・・・・・論理積回路、４０・・・・・・メモリ読込
制御部、５０・・・・・・並直列変換部。
Claims (1)
- 予め定めた周期毎にフレーム構造を有するディジタルデ
ータ系列の任意のタイムスロット位置のデータを前記フ
レーム内の予め定めたタイムスロット位置へ入れ替える
タイムスロット入替回路において、前記フレーム内の任
意のタイムスロット位置のデータを少くとも記憶する記
憶容量を有するメモリ部と、前記フレーム内のタイムス
ロットごとに発生するストローブクロックと入れ替える
任意のタイムスロットの位置を検出する検出信号との論
理積をとることにより選択したタイムスロット位置のみ
にストローブクロックを作成することにより前記フレー
ム内から入れ替える任意のタイムスロット位置のデータ
のみを前記メモリ部に書き込ませるメモリ書込制御部と
を有することを特徴とするタイムスロット入替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23012889A JPH0392027A (ja) | 1989-09-04 | 1989-09-04 | タイムスロット入替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23012889A JPH0392027A (ja) | 1989-09-04 | 1989-09-04 | タイムスロット入替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0392027A true JPH0392027A (ja) | 1991-04-17 |
Family
ID=16903012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23012889A Pending JPH0392027A (ja) | 1989-09-04 | 1989-09-04 | タイムスロット入替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0392027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430723A (en) * | 1992-05-13 | 1995-07-04 | Nec Corporation | Time-slot switching system identifying and storing only time-slot signals to be output in a time division multiplex control system |
| EP0724376A1 (en) * | 1995-01-25 | 1996-07-31 | Nec Corporation | Method of and apparatus for switching multi-slot time division signals |
-
1989
- 1989-09-04 JP JP23012889A patent/JPH0392027A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430723A (en) * | 1992-05-13 | 1995-07-04 | Nec Corporation | Time-slot switching system identifying and storing only time-slot signals to be output in a time division multiplex control system |
| EP0724376A1 (en) * | 1995-01-25 | 1996-07-31 | Nec Corporation | Method of and apparatus for switching multi-slot time division signals |
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