JPS63310298A - タイムスロット入替え装置 - Google Patents
タイムスロット入替え装置Info
- Publication number
- JPS63310298A JPS63310298A JP14630787A JP14630787A JPS63310298A JP S63310298 A JPS63310298 A JP S63310298A JP 14630787 A JP14630787 A JP 14630787A JP 14630787 A JP14630787 A JP 14630787A JP S63310298 A JPS63310298 A JP S63310298A
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- JP
- Japan
- Prior art keywords
- temporary storage
- storage circuit
- circuit
- data
- signal
- Prior art date
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- Granted
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はタイムスロット屓序の時間的入替えを行なうた
めのタイムスロット入替え装置に関し、特に多重化され
た信号に対し、可変遅延を与える回路装置に関するもの
である。
めのタイムスロット入替え装置に関し、特に多重化され
た信号に対し、可変遅延を与える回路装置に関するもの
である。
従来の技術
従来、仁の種のタイムスロット入替え装置は、第１図に
おいて選択回路ｌおよびバス５を有しないものであシ、
一時記憶回路２と書込みカウンタ３と読出しカウンタ４
とからなり、タイムスロット屓序の入替えを行うもので
あった。したがって、信号に遅延を与えようとする場合
には、別ハードとして遅延回路を追加する必要があシ、
規模が増大するという欠点があった。
おいて選択回路ｌおよびバス５を有しないものであシ、
一時記憶回路２と書込みカウンタ３と読出しカウンタ４
とからなり、タイムスロット屓序の入替えを行うもので
あった。したがって、信号に遅延を与えようとする場合
には、別ハードとして遅延回路を追加する必要があシ、
規模が増大するという欠点があった。
また多重化された信号全体を遅延回路に入れるため、フ
レーム単位での同一遅延とな９、タイムスロット単位に
異なったフレームへの遅延を与えることは困難であると
いう欠点があった。
レーム単位での同一遅延とな９、タイムスロット単位に
異なったフレームへの遅延を与えることは困難であると
いう欠点があった。
発明が解決しようとする問題点
本発明の目的は、上記の欠点、すなわち信号の遅延手段
として別に遅延回路を必要とし、かつタイムスロット単
位に異なったフレームへの遅延ヲ与えることは困難であ
るという問題点を解決したタイムスロット入替え装置を
提供することにある。
として別に遅延回路を必要とし、かつタイムスロット単
位に異なったフレームへの遅延ヲ与えることは困難であ
るという問題点を解決したタイムスロット入替え装置を
提供することにある。
問題点を解決するための手段
本発明は上述の問題点を解決するために、一時記憶回路
と、この出力を入力に戻すパスと、この戻された信号と
入力信号とを選択する選択回路と、一時記憶回路に書込
みを行うための書込みカウンタと、一時記憶回路から読
出すとともに選択回路に選択信号を送出する読出しカウ
ンタとからなる構成を採用するものである。
と、この出力を入力に戻すパスと、この戻された信号と
入力信号とを選択する選択回路と、一時記憶回路に書込
みを行うための書込みカウンタと、一時記憶回路から読
出すとともに選択回路に選択信号を送出する読出しカウ
ンタとからなる構成を採用するものである。
作用
本発明は上述のように構成したので、入力信号を書込み
カウンタの指示によって一時記憶回路に記憶し、読出し
カウンタの指示によって読出されるが、この読出された
信号をパスを用いて入力に戻して読出しカウンタからの
選択信号を用いて選択回路によって選択し、再度一時記
憶回路に記憶させる動作を繰返すことによって、可変の
遅延が得られる。
カウンタの指示によって一時記憶回路に記憶し、読出し
カウンタの指示によって読出されるが、この読出された
信号をパスを用いて入力に戻して読出しカウンタからの
選択信号を用いて選択回路によって選択し、再度一時記
憶回路に記憶させる動作を繰返すことによって、可変の
遅延が得られる。
実施例
次に本発明の実施例について図面を参照して説明する。
本発明の一実施例をブロック回路図で示す第１図を参照
すると、本発明のタイムスロット入替え装置は、一時記
憶回路２と、この出力を入力に戻すパス５と、この戻さ
れた信号と入力信号とを選択する選択回路ｌと、一時記
憶回路２に書込みを行うための書込みカウンタ３と、一
時記憶回路２から読出しを行うとともに選択回路ｌに選
択信号を送出する読出しカウンタ４とからなっている。
すると、本発明のタイムスロット入替え装置は、一時記
憶回路２と、この出力を入力に戻すパス５と、この戻さ
れた信号と入力信号とを選択する選択回路ｌと、一時記
憶回路２に書込みを行うための書込みカウンタ３と、一
時記憶回路２から読出しを行うとともに選択回路ｌに選
択信号を送出する読出しカウンタ４とからなっている。
第２図は本実施例の回路動作を示す説明図である。
次に本実施例の動作について第１図および第２図を用い
て説明する。
て説明する。
まず、入力された信号データは選択回路１で選択され、
一時記憶回路２に書込みカウンタ３の指示によシ記憶さ
れる。この後、読出しカウンタ４の指示によノ読出され
、遅延が必要ない場合にはそのｔま出力される。また遅
延が必要な場合には、読出しカウンタ４の指示が選択信
号となり選択回路１で再度選択され、一時記憶回路２に
入力される。これをＮ回繰返すことにより、Ｎフレーム
（フレームは一時記憶回路２の動作周期）の遅延を与え
ることができる。
一時記憶回路２に書込みカウンタ３の指示によシ記憶さ
れる。この後、読出しカウンタ４の指示によノ読出され
、遅延が必要ない場合にはそのｔま出力される。また遅
延が必要な場合には、読出しカウンタ４の指示が選択信
号となり選択回路１で再度選択され、一時記憶回路２に
入力される。これをＮ回繰返すことにより、Ｎフレーム
（フレームは一時記憶回路２の動作周期）の遅延を与え
ることができる。
第２図はこの動作の詳細を示すものでちゃ、選択信号は
第１図の選択回路ｌの切替信号であシ、ＸＸＬ“の時デ
ータ入力ｅ、％＝）（“の時データ出力をそれぞれ選択
する。第１のフレームではデータ入力管選択し、まずデ
ータを取込む。この後、第２および第３のフレームでは
、異ったタイムスロットに読出すことによりデータ出力
側を選択し、遅延を与える。そして、第４のフレームで
データを出力する。ここで通常データ入力（第１のフレ
ーム）およびデータ出力（第４のフレーム）のタイムス
ロットは決っているため、第２および第３のフレームで
使用する遅延用タイムスロットは、このいずれとも異な
るものとする。
第１図の選択回路ｌの切替信号であシ、ＸＸＬ“の時デ
ータ入力ｅ、％＝）（“の時データ出力をそれぞれ選択
する。第１のフレームではデータ入力管選択し、まずデ
ータを取込む。この後、第２および第３のフレームでは
、異ったタイムスロットに読出すことによりデータ出力
側を選択し、遅延を与える。そして、第４のフレームで
データを出力する。ここで通常データ入力（第１のフレ
ーム）およびデータ出力（第４のフレーム）のタイムス
ロットは決っているため、第２および第３のフレームで
使用する遅延用タイムスロットは、このいずれとも異な
るものとする。
なお入力データ信号には当然ながら空（あき）タイムス
ロットを有し、これを使用するものとする。
ロットを有し、これを使用するものとする。
発明の効果
以上に説明したように、本発明によれば、タイムスロッ
ト入替え用の一時記憶回路の出力から入力に戻るパスと
、選択回路とを追加することによシ、一時記憶回路を通
過する回数を制御し、多重化レベルで各タイムスロット
の遅延を可変にでき、ハード規模を低減できるという効
果がある。
ト入替え用の一時記憶回路の出力から入力に戻るパスと
、選択回路とを追加することによシ、一時記憶回路を通
過する回数を制御し、多重化レベルで各タイムスロット
の遅延を可変にでき、ハード規模を低減できるという効
果がある。
第１図は本発明の一実施例のブロック回路図、第２図は
第１図の回路動作の説明図である。 １・・・・・・選択回路、２・・・・・・一時記憶回路
、３・・・・・・匂 書込みカウンタ、４・・・・・・読出しカウンタ、５°
°°゛°。 パス。
第１図の回路動作の説明図である。 １・・・・・・選択回路、２・・・・・・一時記憶回路
、３・・・・・・匂 書込みカウンタ、４・・・・・・読出しカウンタ、５°
°°゛°。 パス。
Claims (1)
- 一時記憶回路と書込みカウンタと読出しカウンタとを有
し、入力信号を前記一時記憶回路にシーケンシャルに書
込みランダムに読出し、またはランダムに書込みシーケ
ンシャルに読出して、前記入力信号のタイムスロットの
入替えを行うタイムスロット入替え装置において、前記
一時記憶回路の出力を入力に戻すパスと、入力信号と一
時記憶回路の出力とを選択する選択回路とを設け、各タ
イムスロット毎の遅延を可変にすることを特徴とするタ
イムスロット入替え装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146307A JP2826311B2 (ja) | 1987-06-12 | 1987-06-12 | タイムスロット入替え装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146307A JP2826311B2 (ja) | 1987-06-12 | 1987-06-12 | タイムスロット入替え装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310298A true JPS63310298A (ja) | 1988-12-19 |
| JP2826311B2 JP2826311B2 (ja) | 1998-11-18 |
Family
ID=15404714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146307A Expired - Lifetime JP2826311B2 (ja) | 1987-06-12 | 1987-06-12 | タイムスロット入替え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2826311B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174326A (ja) * | 1988-12-26 | 1990-07-05 | Nippon Telegr & Teleph Corp <Ntt> | タイムスロット変換回路 |
| JPH04189041A (ja) * | 1990-11-22 | 1992-07-07 | Nec Corp | 多重処理形遅延可変回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61238195A (ja) * | 1985-04-15 | 1986-10-23 | Nec Corp | 多元時間スイツチ |
| JPS61242193A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 時間スイツチ |
-
1987
- 1987-06-12 JP JP62146307A patent/JP2826311B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61238195A (ja) * | 1985-04-15 | 1986-10-23 | Nec Corp | 多元時間スイツチ |
| JPS61242193A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 時間スイツチ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174326A (ja) * | 1988-12-26 | 1990-07-05 | Nippon Telegr & Teleph Corp <Ntt> | タイムスロット変換回路 |
| JPH04189041A (ja) * | 1990-11-22 | 1992-07-07 | Nec Corp | 多重処理形遅延可変回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2826311B2 (ja) | 1998-11-18 |
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