JPH06109812A - タイミング発生装置 - Google Patents
タイミング発生装置Info
- Publication number
- JPH06109812A JPH06109812A JP4254607A JP25460792A JPH06109812A JP H06109812 A JPH06109812 A JP H06109812A JP 4254607 A JP4254607 A JP 4254607A JP 25460792 A JP25460792 A JP 25460792A JP H06109812 A JPH06109812 A JP H06109812A
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- memory
- value
- test
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＩＣ試験装置に用いられるタイミング発生装
置の回路規模を小さくし、簡素な構成のタイミング発生
装置を提供する。 【構成】 試験パターン信号の周期を規定する周期値
と、ＩＣの各端子に与える試験パターン信号の位相を規
定する遅延値とが予め組み合わせられて構成されたタイ
ミングセットをメモリから読み出してタイミング信号を
生成するタイミング発生器１０において、周期値メモリ
１１は試験に必要とする数の周期値のみを記憶し、この
周期値をの記憶したアドレスを周期スクランブルメモリ
１５に記憶させ、タイミングセットデータＴＳ1 〜ＴＳ
n により周期スクランブルメモリ１５をアクセスし、周
期スクランブルメモリ１５から読み出したアドレスによ
り周期値メモリ１１から周期データを読み出すと共に、
遅延値メモリ１２から各端子ごとの遅延値を読み出すよ
うに構成したタイミング発生装置。
置の回路規模を小さくし、簡素な構成のタイミング発生
装置を提供する。 【構成】 試験パターン信号の周期を規定する周期値
と、ＩＣの各端子に与える試験パターン信号の位相を規
定する遅延値とが予め組み合わせられて構成されたタイ
ミングセットをメモリから読み出してタイミング信号を
生成するタイミング発生器１０において、周期値メモリ
１１は試験に必要とする数の周期値のみを記憶し、この
周期値をの記憶したアドレスを周期スクランブルメモリ
１５に記憶させ、タイミングセットデータＴＳ1 〜ＴＳ
n により周期スクランブルメモリ１５をアクセスし、周
期スクランブルメモリ１５から読み出したアドレスによ
り周期値メモリ１１から周期データを読み出すと共に、
遅延値メモリ１２から各端子ごとの遅延値を読み出すよ
うに構成したタイミング発生装置。
Description
【０００１】
【産業上の利用分野】この発明は例えばＩＣ試験装置に
利用することができるタンミング発生装置に関する。
利用することができるタンミング発生装置に関する。
【０００２】
【従来の技術】ＩＣ試験装置では被試験ＩＣの各端子に
試験パターン信号を与え、被試験ＩＣが正常に動作する
か否かを試験している。各端子に与える試験パターン信
号はそれぞれ独自にテストサイクルごとに位相を自由に
設定し、可変できるように構成され、例えば端子相互に
位相差を与えた場合に被試験ＩＣが正常に動作するか否
か等を試験する。
試験パターン信号を与え、被試験ＩＣが正常に動作する
か否かを試験している。各端子に与える試験パターン信
号はそれぞれ独自にテストサイクルごとに位相を自由に
設定し、可変できるように構成され、例えば端子相互に
位相差を与えた場合に被試験ＩＣが正常に動作するか否
か等を試験する。
【０００３】このために各端子ごとにタイミング発生器
が設けられる。図２は従来のタイミング発生器の概略の
構成を示す。図中１０はタイミング発生器の全体を示
す。タイミング発生器１０は周期値メモリ１１と遅延値
メモリ１２及び周期値メモリ１１から読み出した周期値
が与えられて基準となる周期パルスＰｚ（図３Ｂ）を発
生する周期発生部１３と、遅延値メモリ１２から読み出
された遅延値が与えられて基準となる周期パルスＰｚを
その遅延値に応じて遅延させて周期パルスＰｚの位相を
制御し、各端子に与える試験パターン信号の立上り、立
下りを規定するタイミング信号Ｐ1 〜Ｐ3 （図３Ｃ，
Ｄ，Ｅ）を生成する遅延発生部１４とによって構成され
る。
が設けられる。図２は従来のタイミング発生器の概略の
構成を示す。図中１０はタイミング発生器の全体を示
す。タイミング発生器１０は周期値メモリ１１と遅延値
メモリ１２及び周期値メモリ１１から読み出した周期値
が与えられて基準となる周期パルスＰｚ（図３Ｂ）を発
生する周期発生部１３と、遅延値メモリ１２から読み出
された遅延値が与えられて基準となる周期パルスＰｚを
その遅延値に応じて遅延させて周期パルスＰｚの位相を
制御し、各端子に与える試験パターン信号の立上り、立
下りを規定するタイミング信号Ｐ1 〜Ｐ3 （図３Ｃ，
Ｄ，Ｅ）を生成する遅延発生部１４とによって構成され
る。
【０００４】遅延値メモリ１２及び遅延発生部１４は被
試験ＩＣの端子の数だけ設けられ、各端子に与えるテス
トパターン信号の位相を、独自に制御できるように構成
される。２０は試験パターン信号の実波形生成器を示
す。つまりタイミング発生器１０で生成したタイミング
信号Ｐ1 〜Ｐ3 によって試験パターン信号を生成する。
図３Ａは各テストサイクルＴ1 ，Ｔ2 ……ごとにパター
ン発生器（特に図示しない）から与えられるタイミング
セットデータを示す。このタイミングセットデータＴＳ
1 ，ＴＳ2 …ＴＳn により周期値メモリ１１と遅延値メ
モリ１２がアクセスされて読み出され、周期値と各端子
に与える試験パターン信号の立上り、立下りのタイミン
グ（位相）を規定する。
試験ＩＣの端子の数だけ設けられ、各端子に与えるテス
トパターン信号の位相を、独自に制御できるように構成
される。２０は試験パターン信号の実波形生成器を示
す。つまりタイミング発生器１０で生成したタイミング
信号Ｐ1 〜Ｐ3 によって試験パターン信号を生成する。
図３Ａは各テストサイクルＴ1 ，Ｔ2 ……ごとにパター
ン発生器（特に図示しない）から与えられるタイミング
セットデータを示す。このタイミングセットデータＴＳ
1 ，ＴＳ2 …ＴＳn により周期値メモリ１１と遅延値メ
モリ１２がアクセスされて読み出され、周期値と各端子
に与える試験パターン信号の立上り、立下りのタイミン
グ（位相）を規定する。
【０００５】つまり、周期値メモリ１１と遅延値メモリ
１２は共通のメモリによって構成され、一つのアドレス
に一つのタイミングセットが書き込まれる。一つのタイ
ミングセットは周期値と各端子に与える試験パターン信
号の立上り、立下りのタイミングを規定する遅延値とに
よって構成される。図の例では遅延値メモリ１２として
３端子分を示しているが、実際には数１００端子分の遅
延値メモリが用意される。
１２は共通のメモリによって構成され、一つのアドレス
に一つのタイミングセットが書き込まれる。一つのタイ
ミングセットは周期値と各端子に与える試験パターン信
号の立上り、立下りのタイミングを規定する遅延値とに
よって構成される。図の例では遅延値メモリ１２として
３端子分を示しているが、実際には数１００端子分の遅
延値メモリが用意される。
【０００６】
【発明が解決しようとする課題】周期値と遅延値との組
み合わせは多種多様であるため、テストサイクルごとに
使用する周期値と遅延値の組み合わせを全てメモリに用
意するとメモリ１１と１２の容量は大きなものとなる。
特に被試験ＩＣの端子の数が増加する傾向にあること
と、機能が複雑になることによって周期値及び遅延値と
の組み合わせの数の増大は避けられない。この結果、タ
イミング発生器の規模が肥大化する欠点がある。
み合わせは多種多様であるため、テストサイクルごとに
使用する周期値と遅延値の組み合わせを全てメモリに用
意するとメモリ１１と１２の容量は大きなものとなる。
特に被試験ＩＣの端子の数が増加する傾向にあること
と、機能が複雑になることによって周期値及び遅延値と
の組み合わせの数の増大は避けられない。この結果、タ
イミング発生器の規模が肥大化する欠点がある。
【０００７】
【課題を解決するための手段】この発明では試験中に周
期値が変更される率は遅延値が変更される率より大幅に
少ない点に着目し、周期値メモリを遅延値メモリから切
り離し、周期値メモリは試験に必要な数の周期値だけ記
憶するだけの小容量メモリとし、更にタイミングセット
データによってアクセスされて、必要な周期値を記憶し
たアドレスを出力する周期スクランブルメモリを設け、
この周期スクランブルメモリから読み出されるアドレス
信号によって小容量メモリによって構成される周期値メ
モリをアクセスするように構成する。
期値が変更される率は遅延値が変更される率より大幅に
少ない点に着目し、周期値メモリを遅延値メモリから切
り離し、周期値メモリは試験に必要な数の周期値だけ記
憶するだけの小容量メモリとし、更にタイミングセット
データによってアクセスされて、必要な周期値を記憶し
たアドレスを出力する周期スクランブルメモリを設け、
この周期スクランブルメモリから読み出されるアドレス
信号によって小容量メモリによって構成される周期値メ
モリをアクセスするように構成する。
【０００８】この発明の構成によれば、周期値メモリを
小容量メモリによって構成することができるから、タイ
ミング発生器の回路規模を小さくすることができる利点
が得られる。
小容量メモリによって構成することができるから、タイ
ミング発生器の回路規模を小さくすることができる利点
が得られる。
【０００９】
【実施例】図１にこの発明によるタイミング発生器の一
実施例を示す。図中１１は周期値メモリ、１２は遅延値
メモリ、１３は周期発生部、１４は遅延発生部を示す点
は従来の技術と同じである。この発明の特徴とする構成
は周期値メモリ１１を小容量メモリによって構成し、こ
の小容量メモリによって構成した周期値メモリ１１をタ
イミングセットデータＴＳ1 〜ＴＳn によってアクセス
される周期スクランブルメモリ１５から読み出したアド
レス信号ＡＲによってアクセスする構造とした点であ
る。
実施例を示す。図中１１は周期値メモリ、１２は遅延値
メモリ、１３は周期発生部、１４は遅延発生部を示す点
は従来の技術と同じである。この発明の特徴とする構成
は周期値メモリ１１を小容量メモリによって構成し、こ
の小容量メモリによって構成した周期値メモリ１１をタ
イミングセットデータＴＳ1 〜ＴＳn によってアクセス
される周期スクランブルメモリ１５から読み出したアド
レス信号ＡＲによってアクセスする構造とした点であ
る。
【００１０】つまり周期値メモリ１１は試験に使用する
周期値を記憶すればよい。例えば試験中に周期が１０ns
と２０nsだけが使用される場合は、周期値メモリ１１に
は１０nsと２０nsの２つの周期値だけを記憶すればよ
い。周期値１０nsを第１アドレスに記憶し、２０nsを
第２アドレスに記憶したとすると、周期スクランブル
メモリ１５には各タイミングセットデータＴＳ1 〜ＴＳ
n ごとにこれらのアドレスまたはを記憶させればよ
い。
周期値を記憶すればよい。例えば試験中に周期が１０ns
と２０nsだけが使用される場合は、周期値メモリ１１に
は１０nsと２０nsの２つの周期値だけを記憶すればよ
い。周期値１０nsを第１アドレスに記憶し、２０nsを
第２アドレスに記憶したとすると、周期スクランブル
メモリ１５には各タイミングセットデータＴＳ1 〜ＴＳ
n ごとにこれらのアドレスまたはを記憶させればよ
い。
【００１１】このように構成することにより、各タイミ
ングセットデータＴＳ1 〜ＴＳn の何れかを指定するこ
とにより、周期値に関しては各タイミングセットごとに
記憶した周期値メモリ１１のアドレスまたはが読み
出されて、このアドレスまたはによって周期値メモ
リ１１がアクセスされ周期値が読み出され、これと共に
各遅延値メモリ１２から各端子ごとに設定する遅延値と
が読み出され遅延発生部１４に与えられる。
ングセットデータＴＳ1 〜ＴＳn の何れかを指定するこ
とにより、周期値に関しては各タイミングセットごとに
記憶した周期値メモリ１１のアドレスまたはが読み
出されて、このアドレスまたはによって周期値メモ
リ１１がアクセスされ周期値が読み出され、これと共に
各遅延値メモリ１２から各端子ごとに設定する遅延値と
が読み出され遅延発生部１４に与えられる。
【００１２】
【発明の効果】以上説明したように、この発明によれば
周期値メモリ１１は試験に必要とする周期値だけを記憶
すればよいから、周期値メモリ１１は小容量のメモリで
構成することができる。また周期スクランブルメモリ１
５は周期値メモリ１１のアドレスだけを記憶すれば済む
から、そのビット幅は周期値メモリ１１のビット幅より
小さくすることができる。よって周期スクランブルメモ
リ１５も小容量のメモリで済ませることができる。よっ
て全体としてメモリの容量を小さくすることができ、タ
イミング発生器１０の規模を小さくすることができる利
点が得られる。
周期値メモリ１１は試験に必要とする周期値だけを記憶
すればよいから、周期値メモリ１１は小容量のメモリで
構成することができる。また周期スクランブルメモリ１
５は周期値メモリ１１のアドレスだけを記憶すれば済む
から、そのビット幅は周期値メモリ１１のビット幅より
小さくすることができる。よって周期スクランブルメモ
リ１５も小容量のメモリで済ませることができる。よっ
て全体としてメモリの容量を小さくすることができ、タ
イミング発生器１０の規模を小さくすることができる利
点が得られる。
【図１】この発明の一実施例を示すブロック図。
【図２】従来の技術を説明するためのブロック図。
【図３】タイミング発生器の動作を説明するための波形
図。
図。
１０ タイミング発生器 １１ 周期値メモリ １２ 遅延値メモリ １３ 周期発生部 １４ 遅延発生部 １５ 周期スクランブルメモリ
Claims (1)
- 【請求項１】 被試験ＩＣの各端子に与えるテストパタ
ーン信号の各テストサイクルごとの周期値と、立上り及
び立下りのタイミングを規定する遅延値とを周期値メモ
リ及び遅延値メモリから読み出し、それぞれの値を周期
発生部と遅延発生部に与えてテストパターン信号の周期
及び立上り及び立下りのタイミングを制御できるように
構成したタイミング信号を生成するタイミング発生装置
において、 上記周期値メモリを試験に必要な周期値の数に対応した
数のアドレスを具備するメモリによって構成し、この周
期値メモリをテストサイクルごとに周期スクランブルメ
モリから読み出されるアドレス信号によってアクセス
し、各テストサイクルごとの周期値を得るように構成し
たことを特徴とするタイミング発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254607A JPH06109812A (ja) | 1992-09-24 | 1992-09-24 | タイミング発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254607A JPH06109812A (ja) | 1992-09-24 | 1992-09-24 | タイミング発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06109812A true JPH06109812A (ja) | 1994-04-22 |
Family
ID=17267386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254607A Pending JPH06109812A (ja) | 1992-09-24 | 1992-09-24 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06109812A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002071767A (ja) * | 2000-08-31 | 2002-03-12 | Advantest Corp | タイミング発生器及び半導体試験装置 |
| WO2008120389A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Limited | メモリテスト回路、半導体集積回路およびメモリテスト方法 |
-
1992
- 1992-09-24 JP JP4254607A patent/JPH06109812A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002071767A (ja) * | 2000-08-31 | 2002-03-12 | Advantest Corp | タイミング発生器及び半導体試験装置 |
| WO2008120389A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Limited | メモリテスト回路、半導体集積回路およびメモリテスト方法 |
| JPWO2008120389A1 (ja) * | 2007-03-29 | 2010-07-15 | 富士通株式会社 | メモリテスト回路、半導体集積回路およびメモリテスト方法 |
| JP4724774B2 (ja) * | 2007-03-29 | 2011-07-13 | 富士通株式会社 | 半導体回路装置、メモリテスト回路及び半導体回路装置の試験方法 |
| US8412983B2 (en) | 2007-03-29 | 2013-04-02 | Fujitsu Limited | Memory test circuit, semiconductor integrated circuit, and memory test method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |